專利名稱：用于n型或p型溝道晶體管的層疊結(jié)構(gòu)及平面反向電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及具有高遷移率的量子阱溝道及對能帶密度(density of states,DOS) 具有設(shè)計的場效晶體管，尤其涉及一種能急遽變換溝道載子密度及漏極電流的互補式場效晶體管。
背景技術(shù)：
公知的高遷移率金屬氧化物半導(dǎo)體場效晶體管(MOSFET)為在高遷移率的塊材中形成導(dǎo)電溝道(例如，參見Xuan et al.所發(fā)表的“High Performance submicron inversion-type enhancement-mode InGaAs MOSFETs with ALD Al2O3,HfO2 and HfAlO as gate dielectrics，” IEDM Tech Dig. , p. 637(2007))；或以高能隙半導(dǎo)體層包覆高遷移率的量子阱(例如，參見 R. J.W.Hill et al. ,"Iym gate length, In0 53Ga0 47As channel thin body n-M0SFET on InP substrate with transconductance of 737 μ S/ μ m, " Electron Lett.，Vol. 44，p. 498(2008))。具有高遷移率的塊材(例如In0.53Ga0.47As)的電子有效質(zhì)量偏低(mn = 0. 044)，導(dǎo)致有效能階密度(DOS - mJ偏低，而使裝置的最大電流受到限制。 一般的包覆層(cladded layers)，例如Ina5Ala5As,僅具有稍微較高的質(zhì)量(mn = 0. 086)， 無法在量子阱的設(shè)計中實質(zhì)上提升平均電子有效質(zhì)量(unified electron effective mass)ο公知的金屬氧化物半導(dǎo)體場效晶體管(MOSFET)為依靠電荷載子的熱活化 (thermal activation)，且在室溫下的次臨界擺幅(subthreshold swing) S需限制在60mV/ dec以下。對于小尺寸的的互補式金屬氧化物半導(dǎo)體導(dǎo)體(CMOS)裝置來說，由于短溝道效應(yīng)，S可輕易超過lOOmV/dec。因此，導(dǎo)致實質(zhì)的源極-漏極漏電流，且過剩的功率消耗及所產(chǎn)生的熱限制了小尺寸的CMOS電路的效能。

發(fā)明內(nèi)容
為了解決上述問題，本發(fā)明實施例提供一種用于η型溝道晶體管的層疊結(jié)構(gòu)，包括一第一半導(dǎo)體層，具有一導(dǎo)帶最低能階；一第二半導(dǎo)體層，具有一分離的空穴能階Htl 一寬能隙半導(dǎo)體阻擋層，位于此第一及此第二半導(dǎo)體層之間；一柵極介電層，位于此第一半導(dǎo)體層上；以及一柵極金屬層，位于此柵極介電層上；其中此分離的空穴能階Htl低于此導(dǎo)帶最低能階以施予零偏壓至此柵極金屬層。本發(fā)明實施例亦提供一種用于ρ型溝道晶體管的層疊結(jié)構(gòu)，包括一第一半導(dǎo)體層，具有一分離的空穴能階Htl ；—第二半導(dǎo)體層，具有一導(dǎo)帶最低能階Ε。2 ； —寬能隙半導(dǎo)體阻擋層，位于此第一及此第二半導(dǎo)體層之間；一柵極介電層，位于此第一半導(dǎo)體層上；以及一柵極金屬層，位于此柵極介電層上；其中此分離的空穴能階Htl低于此導(dǎo)帶最低能階Era， 以施予零偏壓至此柵極金屬層。本發(fā)明實施例再提供一種平面反向電路，包括一使用一第一層疊結(jié)構(gòu)的η型溝道晶體管，包含一第一半導(dǎo)體層，具有導(dǎo)帶最低能階Ea ；—第二半導(dǎo)體層，具有分離的第一空穴能階Htl ；—第一寬能隙半導(dǎo)體阻擋層，位于此第一及此第二半導(dǎo)體層之間；一第一柵極介電層，位于此第一半導(dǎo)體層上；及一第一柵極金屬層，位于此第一柵極介電層上；其中此分離的第一空穴能階Htl低于此導(dǎo)帶最低能階以施予零偏壓至此第一柵極金屬層；以及一使用一第二層疊結(jié)構(gòu)的P型溝道晶體管，包含一第三半導(dǎo)體層，具有分離的第二空穴能階Htl ；—第四半導(dǎo)體層，具有導(dǎo)帶最低能階E。2 ；—第二寬能隙半導(dǎo)體阻擋層，位于此第三及此第四半導(dǎo)體層之間；一第二柵極介電層，位于此第三半導(dǎo)體層上；及一第二柵極金屬層，位于此第二柵極介電層上；其中此分離的第二空穴能階Htl低于此導(dǎo)帶最低能階&2，以施予零偏壓至此第二柵極金屬層。采用本發(fā)明實施例中的層疊結(jié)構(gòu)的晶體管，其實質(zhì)上具有增大的平均有效質(zhì)量 (increased unified effective mass)，以增加最大電流。采用本發(fā)明實施例中的層疊結(jié)構(gòu)的晶體管，還能突然變換溝道載子濃度，以急遽地減少CMOS裝置的斷路電流。為讓本發(fā)明的上述和其他目的、特征、和優(yōu)點能更明顯易懂，下文特舉出優(yōu)選實施例，并配合附圖，作詳細(xì)說明如下。


圖IA顯示依照本發(fā)明實施例的用于對能階密度作設(shè)計的金屬氧化物半導(dǎo)體場效晶體管中的層疊結(jié)構(gòu)。圖IB顯示依照圖IA的層疊結(jié)構(gòu)的實施例的詳細(xì)圖示。圖IC顯示如圖IB的實施例的能帶圖。圖2A顯示如圖IB所示的層疊結(jié)構(gòu)，在InAs層為2、5及IOnm時的平均有效質(zhì)量。圖2B顯示如圖IB所示的層疊結(jié)構(gòu)，在InAs層為2及5nm時的電子氣片載子濃度。圖3A顯示依照本發(fā)明另一實施例的用于對能階密度作設(shè)計的金屬氧化物半導(dǎo)體場效晶體管中的層疊結(jié)構(gòu)。圖;3B顯示如圖3A所示的層疊結(jié)構(gòu)的實施例的詳細(xì)圖示。圖3C顯示如圖;3B所示的層疊結(jié)構(gòu)的能帶圖。圖4A及圖4B顯示圖IA及圖;3B所示的層疊結(jié)構(gòu)的片電子密度對柵極偏壓的函數(shù)， 在指數(shù)及線性刻度下的函數(shù)圖。圖5顯示含圖IB或圖;3B所示的膜層疊結(jié)構(gòu)的金屬氧化物半導(dǎo)體場效晶體管。圖6A顯示依照本發(fā)明實施例的用于η型溝道晶體管的金屬氧化物半導(dǎo)體場效晶體管。圖6Β顯示如圖6Α所示的層疊結(jié)構(gòu)的實施例的詳細(xì)圖示。圖7Α顯示經(jīng)計算得到的能帶圖，其顯示如圖6Β所示的層疊結(jié)構(gòu)在熱平衡下的相對能階。圖7Β顯示經(jīng)計算得到的能帶圖，其顯示如圖6Β所示的層疊結(jié)構(gòu)在施予_0. IV偏壓至柵極電壓的條件下的相對能階。圖8Α及圖8Β顯示為如圖6Β所示的層疊結(jié)構(gòu)的計算得到的電子氣片載子濃度對柵極偏壓的函數(shù)，在指數(shù)刻度及線性刻度下的函數(shù)圖。圖9Α顯示依照本發(fā)明實施例的用于ρ型溝道晶體管中的層疊結(jié)構(gòu)。圖9Β顯示依照圖9Α所示的層疊結(jié)構(gòu)的實施例的詳細(xì)圖示。
圖IOA顯示經(jīng)計算得到的能帶圖，其顯示如圖9B所示的層疊結(jié)構(gòu)在熱平衡下的相對能階。圖IOB顯示經(jīng)計算得到的能帶圖，其顯示如圖9B所示的層疊結(jié)構(gòu)在施予-0. IV的偏壓至柵極電極的條件下的相對能階。圖IlA及圖IlB顯示為如圖9B所示的層疊結(jié)構(gòu)的計算得到的空穴氣片載子濃度對柵極偏壓的函數(shù)，在指數(shù)刻度及線性刻度下的函數(shù)圖。圖12A及圖12B顯示互補式η型溝道及ρ型溝道裝置如于圖8Α至圖8Β及圖IlA 至圖IlB的數(shù)據(jù)摘要圖。圖13顯示依照本發(fā)明實施例的含η型及ρ型溝道裝置串聯(lián)的互補式反向電路。上述附圖中的附圖標(biāo)記說明如下100 層疊結(jié)構(gòu)102 柵極金屬104 高介電常數(shù)介電層106 具有低電子有效質(zhì)量的高遷移率半導(dǎo)體溝道層108 具有高電子有效質(zhì)量的寬能隙半導(dǎo)體包覆層110 寬能隙半導(dǎo)體緩沖層112 基材114 半導(dǎo)體層200 含2nm InAs層的層疊結(jié)構(gòu)的平均有效質(zhì)量202 含5nm InAs層的層疊結(jié)構(gòu)的平均有效質(zhì)量204 含IOnm InAs層的層疊結(jié)構(gòu)的平均有效質(zhì)量210 含2nm InAs層的層疊結(jié)構(gòu)的電子氣片載子濃度212 含5nm InAs層的層疊結(jié)構(gòu)的電子氣片載子濃度300 層疊結(jié)構(gòu)302 柵極金屬304 高介電常數(shù)介電層306 半導(dǎo)體阻擋層308 具有低電子有效質(zhì)量的高遷移率半導(dǎo)體溝道層310 具有高電子有效質(zhì)量的寬能隙半導(dǎo)體包覆層312 寬能隙半導(dǎo)體緩沖層314 基材316 半導(dǎo)體層400、401 含5nm InAs層的層疊結(jié)構(gòu)的片電子濃度對柵極偏壓的函數(shù)402、403 含Inm GaSb/5nm InAs層的層疊結(jié)構(gòu)的平均有效質(zhì)量500 含層疊結(jié)構(gòu)的MOSFET600 層疊結(jié)構(gòu)602 柵極金屬層604 高介電常數(shù)介電層606 具有導(dǎo)帶最低能階的高遷移率半導(dǎo)體溝道層608 寬能隙半導(dǎo)體阻擋層610 具有價帶最高能階的半導(dǎo)體層612 寬能隙半導(dǎo)體緩沖層614 摻雜的寬能隙半導(dǎo)體緩沖層616 基材618 半導(dǎo)體層800,801 η型溝道結(jié)構(gòu)的電子氣片載子濃度對柵極偏壓的函數(shù)
802、803 η型溝道結(jié)構(gòu)的等效氧化層厚度900 含層疊結(jié)構(gòu)的ρ型溝道晶體管900 層疊結(jié)構(gòu)902 柵極金屬層904 高介電常數(shù)介電層906 具有價帶最高能階的高遷移率半導(dǎo)體溝道層908 寬能隙半導(dǎo)體阻擋層910 具有導(dǎo)帶最低能階的半導(dǎo)體層912 寬能隙半導(dǎo)體緩沖層914 摻雜的寬能隙半導(dǎo)體緩沖層916 基材918 半導(dǎo)體層1200、1201 η型溝道結(jié)構(gòu)的函數(shù)1202、1203 ρ型溝道結(jié)構(gòu)的函數(shù)1300 互補式反向電路的η型溝道結(jié)構(gòu)1302 互補式反向電路的ρ型溝道結(jié)構(gòu)
具體實施例方式本發(fā)明接下來將會提供許多不同的實施例以實施本發(fā)明中不同的特征。各特定實施例中的組成及配置將會在以下作描述以簡化本發(fā)明。這些為實施例并非用于限定本發(fā)明。此外，本說明書中顯示兩層或多層膜層相互接觸，可能是直接接觸，亦有可能是有其他額外元件使這些膜層為非直接接觸，例如通過非直接的連接。本發(fā)明的實施例在此提供一種高遷移率的M0SFET，其實質(zhì)上具有增大的平均有效質(zhì)量(increased unified effective mass)，以增加最大電流。本發(fā)明的實施例在此還提供一種M0SFET，其能突然變換溝道載子濃度，以急遽地減少CMOS裝置的斷路電流。圖IA至圖5顯示具有增大的電子有效質(zhì)量的層疊結(jié)構(gòu)。圖6A至圖13顯示用于能快速轉(zhuǎn)換的互補式裝置的兩種不同的層疊結(jié)構(gòu)。在圖IA中，顯示本發(fā)明一實施例的使用于對能階密度作設(shè)計的M0SFET(D0S engineered M0SFET)中的層疊結(jié)構(gòu)100。層疊結(jié)構(gòu)100包含柵極金屬102、高介電常數(shù)介電層104、具有低電子有效質(zhì)量mnl的寬能隙半導(dǎo)體溝道層106、具有高電子有效質(zhì)量mn2的寬能隙半導(dǎo)體包覆層108、寬能隙半導(dǎo)體緩沖層110及基材112。包覆層可選用使電子有效質(zhì)量mn2遠大于mnl的材料。膜層106至110為半導(dǎo)體層，一并標(biāo)號為114。圖IB顯示層疊結(jié)構(gòu)100的一實施例的詳細(xì)圖示。如圖IB所示，具有低電子有效質(zhì)量的高遷移率半導(dǎo)體溝道層106的厚度約2至lOnm，且包含InAs (mnl = 0. 023)。具有高電子有效質(zhì)量的寬能隙半導(dǎo)體包覆層108的厚度約20nm，且包含AlAsSb Oiin2 = 0. 33)。寬能隙半導(dǎo)體緩沖層110包含ρ+摻雜的AlAsSb。如圖IB所示，柵極介電層的厚度約30nm。圖IC圖顯示圖IB所示的層疊結(jié)構(gòu)100的能帶圖。此層疊結(jié)構(gòu)100具有厚度為 5nm的InAs層106及分離的電子能階及空穴能階H。。由于量子尺寸效應(yīng)，InAs量子阱層的能隙Eg為0. 48eV，較InAs塊材的0. 36eV增加0. 12eV。圖2A顯示圖IB所示的層疊結(jié)構(gòu)100的平均有效質(zhì)量，其中點200、202及204各自表示為InAs膜層厚度各自為2、5、IOnm時的平均有效質(zhì)量。2nm的InAs量子阱的平均有效質(zhì)量達到0. 067，超過InAS塊材的有效質(zhì)量(mnl = 0. 023)至2. 9倍，并同樣導(dǎo)致其能階密度(DOS)增加至InAS塊材的2. 9倍。圖28顯示如圖18所示的厚度各自為&1111(11111= 0.067)、5歷(11111 = 0.038)的 InAs 層的層疊結(jié)構(gòu)100的電子氣片載子濃度(electron sheet carrier concentration)圖，各自表示為線210、212。具有增大的mn的較薄的InAs量子阱具有較高的能階密度，且其反而在相同的費米能階4- 分離(Ferrni level s印aration)下，具有較高的電子氣片載子濃度。圖3A顯示依照本發(fā)明另一實施例的使用于對能階密度作設(shè)計的MOSFET的層疊結(jié)構(gòu)300。如圖3A所示，層疊結(jié)構(gòu)300包含柵極金屬層302、高介電常數(shù)介電層304、半導(dǎo)體阻擋層306、具有低電子有效質(zhì)量mnl的高遷移率半導(dǎo)體溝道層308、具有高電子有效質(zhì)量mn2 的高遷移率半導(dǎo)體包覆層310、寬能隙半導(dǎo)體緩沖層312及基材314。包覆層可選用使電子有效質(zhì)量Hin2遠大于mnl的材料。半導(dǎo)體阻擋層306將位于高遷移率半導(dǎo)體溝道層306中的導(dǎo)電溝道的電子與氧化物-半導(dǎo)體界面分隔開來。阻擋層306可增進電子傳輸，或可使氧化物-半導(dǎo)體界面基本上具有較少的缺陷，上述兩種因素皆為達到理想的MOSFET操作的重要因素。膜層306-312為半導(dǎo)體層，一并標(biāo)號為316。圖;3B顯示圖3A所示的用于對能階密度作設(shè)計的η型溝道晶體管(n-charmel transistors)的層疊結(jié)構(gòu)300的一實施例的的詳細(xì)圖示。如圖所示，半導(dǎo)體阻擋層306 厚度約Inm的，且包含(iaSb。具有低電子有效質(zhì)量的高遷移率半導(dǎo)體溝道層308的厚度約2 至lOnm，且包含InAs (mnl = 0. 023)。具有高電子有效質(zhì)量的寬能隙半導(dǎo)體包覆層310的厚度約20nm,且包含AlAsSb Oiin2 = 0. 33)。寬能隙半導(dǎo)體緩沖層312包含p.摻雜的AlAsSb0圖3C顯示圖;3B所示的層疊結(jié)構(gòu)300的能帶圖。此層疊結(jié)構(gòu)300具有厚度為5nm 的InAs層308及分離的電子能階及空穴能階Hc^H115由于量子尺寸效應(yīng)，InAs量子阱層的能隙&為0. 53eV，較InAs塊材的0. 36eV上升0. 17eV。平均電子有效質(zhì)量mn為0. 033。圖4A及圖4B顯示如圖IB所示的具有5nm InAs層的層疊結(jié)構(gòu)100的片電子密度(sheet electron density)對柵極偏壓的函數(shù)圖(在圖4A、圖4B中各自表示為線400、 401，mn = 0.038)，及如圖;3B所示的具有Inm GaSb/5nm InAs層的層疊結(jié)構(gòu)100的片電子密度(sheet electron density)對柵極偏壓的函數(shù)圖(在圖4A、圖4B中各自表示為線402、 403,mn = 0. 038)，其中圖4A為指數(shù)刻度、圖4B為線性刻度。由于圖IB所述的實施例其具有較高的平均有效質(zhì)量mn及較薄的等效氧化層厚度(lower equivalent oxide thickness, EOT)，因而具有較高的片電子密度。圖5顯示使用如圖IB所示的層疊結(jié)構(gòu)100的MOSFET 500?？芍氖?，MOSFET 500 亦可使用如圖3B所示的層疊結(jié)構(gòu)300?？墒褂贸Ｓ玫氖侄蝸硇纬蒒型延伸502，例如離子注入。圖6A顯示依照本發(fā)明另一實施例的使用于η型溝道晶體管的層疊結(jié)構(gòu)600。層疊結(jié)構(gòu)600包含柵極金屬層602、高介電常數(shù)介電層604、具有導(dǎo)帶最低能階(conduction band minimum)的半導(dǎo)體溝道層606、寬能隙半導(dǎo)體阻擋層608、具有價帶最高能階 (valence band maximum)的半導(dǎo)體層610、寬能隙半導(dǎo)體緩沖層612、摻雜的寬能隙半導(dǎo)體緩沖層614及基材616。柵極金屬層602可選用具有合適功函數(shù)的金屬。在此實施例中，具有價帶最高能階(valence band maximum)的半導(dǎo)體層610的價帶最高能階Ev2可位于具有導(dǎo)帶最低能階(conduction band minimum)的半導(dǎo)體溝道層606的導(dǎo)帶最低能階Eel附近。 膜層606-614為半導(dǎo)體層，一并標(biāo)號為618。圖6B顯示如圖6A所示的使用于η型溝道晶體管的層疊結(jié)構(gòu)600的一實施例的詳細(xì)圖示。寬能隙阻擋層608及寬能隙緩沖層612各自的厚度約2nm及20nm，且皆包含 AlAsa。具有價帶最高能階(valence band maximum)的半導(dǎo)體層610的厚度約2nm，且包含&1釙。具有導(dǎo)帶最低能階(conduction band minimum)的半導(dǎo)體溝道層606的厚度約 2nm，且包含InAs。在一實施例中，使用如上所述的材料，Eto為-4. 79eV and Eci為-4. 9eV。 摻雜的寬能隙半導(dǎo)體緩沖層包含P+摻雜的AlAsSb層614。在一實施例中，高介電常數(shù)介電層604的厚度約30nm，且可包含Hf02。在相同或另一實施例中，柵極金屬層602可包含氮化鉭(TaN)。圖7A顯示經(jīng)計算的能帶圖，其顯示如圖6B所示的η型溝道裝置層疊結(jié)構(gòu)600，在含有分離的電子能階(電子基態(tài)能階)及空穴能階(重或輕空穴能階，heavy or light hole level)的熱平衡下(偏壓為0V)的相對能階。費米能階&(虛線)位于能量為OeV 的位置。在平衡及零偏壓時，分離的空穴能階Htl(與其波函數(shù)ΨΗ。一并顯示)低于InAs導(dǎo)帶最低能階Εε1。既然分離的InAs電子能階實質(zhì)上高于&，晶體管為關(guān)閉的，且具有偏低的電子氣片載子濃度ns。在圖7A所示的實施例中，ns*5.7X106CnT2。分離的能階的平均有效電子質(zhì)量mn為0. 067，且Htl的平均有效空穴質(zhì)量mp估算為0. 4。柵極金屬有效功函數(shù)為 4. 95eV。圖7B顯示經(jīng)計算的能帶圖，其顯示圖6B所示的η型溝道裝置層疊結(jié)構(gòu)600，在施予+0. IV的偏壓至柵極電極時的相對能階。如圖所示，形成了混成態(tài)(hybrid StateW11(于模擬元件無法計算混成態(tài)，混成態(tài)功函數(shù)ΨΗ在此僅顯示在feSb層中的功函數(shù)ΨΗ)。使用如圖7Β所示的Ef及Eh的能階位置，計算得到InAs層中的電子密度δ。η為1. hl012cm_2， 估算混成態(tài)的平均有效質(zhì)量1%為0.2。在混成態(tài)未形成的瞬間，層疊結(jié)構(gòu)為關(guān)閉的，且在 InAs層中具有由所導(dǎo)致的電子密度S。ff*6.3X107cm_2，及產(chǎn)生“混成變換值(hybrid switching ratio，HSR) ”，混成變換值為δ。η/δ。ff為1.俶104。當(dāng)在合適的柵極偏壓下形成混成態(tài)，系假設(shè)轉(zhuǎn)換能幾乎在變換電壓Vs的瞬間發(fā)生。由于膜層的組成成分、厚度等在膜層的橫向中不均勻，轉(zhuǎn)換可能不會如預(yù)測般急遽變動。Vs有可能稍低于+0. IV，但在接下來的敘述中設(shè)定為等于+0. IV以便于表示。相對于柵極電壓的微分柵極效率(在混成態(tài)形成前，InAs導(dǎo)帶最低能階E。相對于Htl的模組)為55%?；斐蓱B(tài)的校正及自恰計算(self-consistent calculation)將使混成態(tài)的能階位置、功函數(shù)、平均有效質(zhì)量及載子密度有些許調(diào)整，且由于&上的耦極電荷(dipole charge)，將更可在( 及InAs層之間增加額外的電場。所有的調(diào)整均可使δ。η及HSR稍微降低，且使^相較于其在此的預(yù)測值有些許的遷移。事實上，在理想清況下的最大電子密度S。η(系統(tǒng)中僅有電荷與&上的耦極作用)可經(jīng)由δ。η= 0.5 kT mH/(7ih)*ln(2)估算為 7. ^dO11CnT2,其中mH = 0. 2，k、T及h各自為波茲曼常數(shù)、絕對溫度及約化普朗克常數(shù)。δ。η 的真實值為約SlxlO11Cnr2,使hAs層在室溫下可達到的HSR值降低約5000。較薄的hAs 層可達到較高的HSR。通常來說，HSR上限可使用0. 5*ln (2) * (mH/mn) *exp (E0-Ec) /kT推算， 其約等同于eXp Q-E。)/kT，其中mH = 0. 2、mn = 0. 067。當(dāng)InAs的厚度各自為1. 5、2及 5nm時，^1-Ee各自為0. 38,0. 29及0. lleV，所得到的室溫下的理論HSR值各自為2. 4xl06、7. 3xl04 及 70。圖8A及圖8B各自顯示，在指數(shù)刻度(圖8A)及線性刻度下(圖8B)，如圖6B所示的η型溝道結(jié)構(gòu)600的電子氣片載子濃度~對柵極偏壓的函數(shù)圖?？芍氖?，ns在圖8Α及圖8B中各自表示為線800、801，且ns在相對于Vs或高于Vs時，為使用能階Htl估算得到的值。氧化層電容C。x在圖8A及圖8B中各自表示為線802、803。由于在feiSb層中存在有高空穴濃度，限制了關(guān)閉狀態(tài)(99mV/dec)的次臨界擺幅S。雖然次臨界擺幅S上升，但空穴層位在僅低于溝道4nm的位置，可有效抑制短溝道效應(yīng)。一般而言，混成態(tài)基本上扮演強效的電子密度增幅器(electron density booster)，使裝置幾乎立即達到高δ。n，為“毫伏開關(guān) (millivolt switch)”的理想性質(zhì)。圖6A至圖8B所揭示的實施例可使用在高效能(high performance, HP)、低操作功率(low operating power, LOP)及低待機功率(low standby power, LSTP)裝置。圖9A顯示依照本發(fā)明另一實施例的使用于ρ型溝道晶體管(p-charmel transistor)的層疊結(jié)構(gòu)900，其包含柵極金屬層902、高介電常數(shù)介電層904、具有價帶最高能階的半導(dǎo)體溝道層906、寬能隙半導(dǎo)體阻擋層908、具有導(dǎo)帶最低能階的半導(dǎo)體溝道層 910、寬能隙半導(dǎo)體緩沖層912、摻雜的寬能隙半導(dǎo)體緩沖層914及基材916。柵極金屬層902 可選用具有合適功函數(shù)的金屬。在此實施例中，具有價帶最高能階的半導(dǎo)體溝道層906的價帶最高能階Evl可位于具有導(dǎo)帶最低能階的半導(dǎo)體溝道層910的導(dǎo)帶最低能階E。2附近。 膜層906-914為半導(dǎo)體層，一并標(biāo)號為918。圖9B顯示圖9A所示的層疊結(jié)構(gòu)900應(yīng)用于ρ型溝道晶體管的一實施例的詳細(xì)圖示。寬能隙阻擋層及寬能隙緩沖層908、912、914包含AlAsSb。具有價帶最高能階的半導(dǎo)體溝道層906包含(iaSb。具有導(dǎo)帶最低能階的半導(dǎo)體溝道層910包含InAs。在一實施例中， 使用如上所述的材料，Evi為-4. 79eV且E。2為-4. 9eV。摻雜的寬能隙半導(dǎo)體緩沖層包含η. 摻雜的AlAsSb層。在一實施例中，高介電常數(shù)柵極介電層904的厚度約30nm，且包含Η 2。 在相同或不同實施例中，柵極金屬層902可包含氮化鉭(TaN)。圖10A顯示經(jīng)計算的能帶圖，其顯示如圖9B所示的ρ型溝道裝置層疊結(jié)構(gòu)，在含有分離的電子能階仏(電子基態(tài)能階)及空穴能階Htl(重或輕空穴能階，heavy or light hole level)的熱平衡下(偏壓為0V)的相對能階。費米能階&位于能量為OeV的位置。 在平衡及零偏壓時，分離的空穴能階Htl (與其功函數(shù)ΨΗ。一并顯示)低于InAs導(dǎo)帶最低能階Ε。2。既然分離的GaSb空穴能階Htl實質(zhì)上低于費米能階&，晶體管為關(guān)閉的，并具有偏低的空穴氣片載子濃度(hole sheet carrier concentration)比。在圖10A所示的實施例中，Ps為3. 4xl0W2o柵極金屬有效功函數(shù)為4. 55eV。圖10B顯示經(jīng)計算的能帶圖，其顯示圖9B所示的ρ型溝道裝置層疊結(jié)構(gòu)在施予-0. IV偏壓至柵極電極時的相對能階。如圖所示，形成了混成態(tài)如圖所示，形成了混成態(tài)(hybrid StateW11(混成態(tài)功函數(shù)ΨΗ在此僅顯示在( 層中的功函數(shù)ΨΗ)。為了使在混成態(tài)上的電子空穴價數(shù)相等，當(dāng)混成態(tài)&形成時(未顯示)， 將被拉升至等同于 &的能態(tài)。假設(shè)理想情況下(系統(tǒng)中僅有電荷與混成態(tài)&上的耦極作用)，可估算、為 7. 5xl0ncm-2o在更真實的情況下，可估算SmStlxIO11cnT2tj在混成態(tài)尚未形成的瞬間， 層疊結(jié)構(gòu)的由feiSb層中的Htl所導(dǎo)致的空穴密度δ。ff為5. 3X107cm_2，且產(chǎn)生的混成轉(zhuǎn)換值 (HSR，δ J δ。ff)為7. 7xl03。由于膜層的組成成分、厚度等在膜層的橫向中不均勻，轉(zhuǎn)換可能不會如預(yù)測般急遽變動。Vs有可能稍高于-0. IV，但在接下來的敘述中設(shè)定為等于-0. 1 以便于表示。相對于柵極電壓的微分柵極效率(在混成態(tài)&形成前，InAs導(dǎo)帶最低能階E。 相對于H。的模組)為39%。混成態(tài)的校正及自恰計算(self-consistent calculation)將導(dǎo)致混成態(tài)的能階位置、功函數(shù)、平均有效質(zhì)量及載子密度有些許調(diào)整，且由于&上的耦極電荷(dipole charge)，將更可在(iaSb及InAs層之間增加額外的電場。由于ρ型溝道裝置的本質(zhì)(在轉(zhuǎn)換時需將混成能階提升300meV)，對應(yīng)于柵極電壓的轉(zhuǎn)換(switching)可能會有些許的遲滯。圖IlA及圖IlB各自顯示，在指數(shù)刻度(圖8A)及線性刻度下(圖8B)，如圖9B所示的P型溝道結(jié)構(gòu)在的電子氣片載子濃度ns對柵極偏壓的函數(shù)圖?？芍氖?，在此函數(shù)中， Ps在相對于Vs及低于Vs時為估算值。由于在(iaSb層中存在有高電子濃度，限制了關(guān)閉狀態(tài)(87mV/dec)的次臨界擺幅S。雖然次臨界擺幅S上升，但電子層位在僅低于溝道4nm的位置，可有效抑制短溝道效應(yīng)。一般而言，混成態(tài)基本上扮演強效的空穴密度增幅器(hole density booster)，使裝置幾乎立即達到高δ。n，為“毫伏開關(guān)(millivolt switch) ”的理想性質(zhì)。圖12A及圖12B各自顯示圖8及圖11所示的用于互補式η型溝道裝置(表示為線1200、1201)及P型溝道裝置(表示為線1202、1203)的數(shù)據(jù)摘要圖示。既然η型及ρ 型溝道裝置在開路(on-state)時，皆通過平均有效質(zhì)量相同(mH = 0. 2)的混成態(tài)進行導(dǎo)電，可預(yù)期P型溝道的開路特性(on-state characteristics)為η型溝道的鏡像行為。 圖9Α至圖12Β所述的實施例可應(yīng)用于高效能(high performance, HP)、低操作功率(low operating power, LOP)及低待機功率(low standby power, LSTP)裝置。圖13顯示一種含η型溝道裝置(使用如圖6Β所示的層疊結(jié)構(gòu))1300及ρ型溝道裝置(使用如圖9Β所示)串聯(lián)的層疊結(jié)構(gòu)1302的反向電路。在一實施例中，η型及ρ 型溝道裝置的柵極有效功函數(shù)各自為4. 95及4. 55eV。柵極電極602及902的電壓表示在相對于對應(yīng)的裝置1300及1302的源極端。圖13所述的實施例可應(yīng)用于高效能(high performance, HP)、低操作功率(low operating power, LOP)及低待機功率(low standby power, LSTP)裝置?？芍氖?，上述所有的晶體管可應(yīng)用于任何電子裝置及/或含一或多個晶體管的電路。雖然本發(fā)明已以優(yōu)選實施例揭示如上，然其并非用以限定本發(fā)明，任何所屬技術(shù)領(lǐng)域中普通技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作更動、替代與潤飾。再者，本發(fā)明的保護范圍并未局限于說明書內(nèi)所述特定實施例中的工藝、機器、制造、物質(zhì)組成、裝置、方法及步驟，任何所屬技術(shù)領(lǐng)域中普通技術(shù)人員可從本發(fā)明揭示內(nèi)容中理解現(xiàn)行或未來所發(fā)展出的工藝、機器、制造、物質(zhì)組成、裝置、方法及步驟，只要可以在此處所述實施例中實施大體相同功能或獲得大體相同結(jié)果皆可使用于本發(fā)明中。因此，本發(fā)明的保護范圍應(yīng)以較寬廣的范圍或意義來解讀。
權(quán)利要求
1.一種用于η型溝道晶體管的層疊結(jié)構(gòu)，包括 一第一半導(dǎo)體層，具有一導(dǎo)帶最低能階Ea ； 一第二半導(dǎo)體層，具有一分離的空穴能階Htl ；一寬能隙半導(dǎo)體阻擋層，位于該第一及該第二半導(dǎo)體層之間； 一柵極介電層，位于該第一半導(dǎo)體層上；以及一柵極金屬層，位于該柵極介電層上；其中該分離的空穴能階Htl低于該導(dǎo)帶最低能階以施予零偏壓至該柵極金屬層。
2.如權(quán)利要求1所述的用于η型溝道晶體管的層疊結(jié)構(gòu)，其中該導(dǎo)帶最低能階^ 為-4. 9eV。
3.如權(quán)利要求1所述的用于η型溝道晶體管的層疊結(jié)構(gòu)，其中在施予該柵極金屬層一正向偏壓時，該第一半導(dǎo)體層的電子密度相對應(yīng)地急遽增加。
4.如權(quán)利要求1所述的用于η型溝道晶體管的層疊結(jié)構(gòu)，其中該寬能隙半導(dǎo)體阻擋層的厚度約2nm，且包含AlAsSb。
5.如權(quán)利要求1所述的用于η型溝道晶體管的層疊結(jié)構(gòu)，其中該第一半導(dǎo)體層的厚度約2nm，且包含hAs。
6.如權(quán)利要求1所述的用于η型溝道晶體管的層疊結(jié)構(gòu)，其中該第二半導(dǎo)體層的厚度約2nm，且包含GaSb。
7.如權(quán)利要求1所述的用于η型溝道晶體管的層疊結(jié)構(gòu)，還包含 一寬能隙半導(dǎo)體緩沖層，位于該第二半導(dǎo)體層下；一 P型摻雜的寬能隙半導(dǎo)體緩沖層，位于該寬能隙半導(dǎo)體緩沖層下；及一基材，位于該P型摻雜的寬能隙半導(dǎo)體緩沖層下方。
8.如權(quán)利要求7所述的用于η型溝道晶體管的層疊結(jié)構(gòu)，其中該寬能隙半導(dǎo)體緩沖層的厚度約20nm，且包含AlAsSb。
9.如權(quán)利要求7所述的用于η型溝道晶體管的層疊結(jié)構(gòu)，其中該ρ型摻雜的寬能隙半導(dǎo)體緩沖層包含P型摻雜的AlAsSb。
10.如權(quán)利要求1所述的用于η型溝道晶體管的層疊結(jié)構(gòu)，其中該η型溝道晶體管用于一低操作功率裝置、一高效能裝置或一低待機功率裝置。
11.一種用于P型溝道晶體管的層疊結(jié)構(gòu)，包括 一第一半導(dǎo)體層，具有一分離的空穴能階Htl ； 一第二半導(dǎo)體層，具有一導(dǎo)帶最低能階Ec2 ；一寬能隙半導(dǎo)體阻擋層，位于該第一及該第二半導(dǎo)體層之間； 一柵極介電層，位于該第一半導(dǎo)體層上；以及一柵極金屬層，位于該柵極介電層上；其中該分離的空穴能階Htl低于該導(dǎo)帶最低能階Ε。2，以施予零偏壓至該柵極金屬層。
12.如權(quán)利要求14所述的用于ρ型溝道晶體管的層疊結(jié)構(gòu)，導(dǎo)帶最低能階^ 為-4. 9eV。
13.如權(quán)利要求11所述的用于ρ型溝道晶體管的層疊結(jié)構(gòu)，其中在施予該柵極金屬層一負(fù)向偏壓時，該第一半導(dǎo)體層的空穴密度相對應(yīng)地急遽增加。
14.如權(quán)利要求11所述的用于ρ型溝道晶體管的層疊結(jié)構(gòu)，其中該寬能隙半導(dǎo)體阻擋層的厚度約2nm，且包含AlAsSb。
15.如權(quán)利要求11所述的用于ρ型溝道晶體管的層疊結(jié)構(gòu)，其中該第一半導(dǎo)體層的厚度約2nm，且包含feiSb。
16.如權(quán)利要求11所述的用于ρ型溝道晶體管的層疊結(jié)構(gòu)，其中該第二半導(dǎo)體層的厚度約2nm，且包含InAs。
17.如權(quán)利要求11所述的用于ρ型溝道晶體管的層疊結(jié)構(gòu)，還包含 一寬能隙半導(dǎo)體緩沖層，位于該第二半導(dǎo)體層下；一 η型摻雜的寬能隙半導(dǎo)體緩沖層，位于該寬能隙半導(dǎo)體緩沖層下；及一基材，位于該η型摻雜的寬能隙半導(dǎo)體緩沖層下。
18.如權(quán)利要求17所述的用于ρ型溝道晶體管的層疊結(jié)構(gòu)，其中該寬能隙半導(dǎo)體緩沖層的厚度約20nm，且包含AlAsSb。
19.如權(quán)利要求17所述的用于ρ型溝道晶體管的層疊結(jié)構(gòu)，其中該η型摻雜的寬能隙半導(dǎo)體緩沖層包含η型摻雜的AlAsSb。
20.如權(quán)利要求11所述的用于ρ型溝道晶體管的層疊結(jié)構(gòu)，其中該ρ型溝道晶體管用于一低操作功率裝置、一高效能裝置或一低待機功率裝置。
21.—種平面反向電路，包括一使用一第一層疊結(jié)構(gòu)的η型溝道晶體管，包含 一第一半導(dǎo)體層，具有導(dǎo)帶最低能階； 一第二半導(dǎo)體層，具有分離的第一空穴能階Htl ； 一第一寬能隙半導(dǎo)體阻擋層，位于該第一及該第二半導(dǎo)體層之間； 一第一柵極介電層，位于該第一半導(dǎo)體層上；及一第一柵極金屬層，位于該第一柵極介電層上；其中該分離的第一空穴能階Htl低于該導(dǎo)帶最低能階以施予零偏壓至該第一柵極金屬層；以及一使用一第二層疊結(jié)構(gòu)的P型溝道晶體管，包含 一第三半導(dǎo)體層，具有分離的第二空穴能階Htl ； 一第四半導(dǎo)體層，具有導(dǎo)帶最低能階Ee2 . 一第二寬能隙半導(dǎo)體阻擋層，位于該第三及該第四半導(dǎo)體層之間； 一第二柵極介電層，位于該第三半導(dǎo)體層上；及一第二柵極金屬層，位于該第二柵極介電層上；其中該分離的第二空穴能階Htl低于該導(dǎo)帶最低能階Ε。2，以施予零偏壓至該第二柵極金屬層。
22.如權(quán)利要求21所述的平面反向電路，其中在施予該第一柵極金屬層一正向偏壓時，該第一半導(dǎo)體層的電子密度相對應(yīng)地急遽增加。
23.如權(quán)利要求21所述的平面反向電路，其中在施予該第二柵極金屬層一負(fù)向偏壓時，該第三半導(dǎo)體層的空穴密度相對應(yīng)地急遽增加。
24.如權(quán)利要求21所述的平面反向電路，其中該第一層疊結(jié)構(gòu)還包含 一第一寬能隙半導(dǎo)體緩沖層，位于該第二半導(dǎo)體層下方；及一 P型摻雜的寬能隙半導(dǎo)體緩沖層，位于該第一寬能隙半導(dǎo)體緩沖層下方； 且其中該第二結(jié)構(gòu)還包含；一第二寬能隙半導(dǎo)體緩沖層，位于該第四半導(dǎo)體層下方；及一 η型摻雜的寬能隙半導(dǎo)體緩沖層，位于該第二寬能隙半導(dǎo)體緩沖層下方。
25.如權(quán)利要求21所述的平面反向電路，其中該平面反向電路用于一低操作功率裝置、一高效能裝置或一低待機功率裝置。
全文摘要
本發(fā)明提供了用于n型或p型溝道晶體管的層疊結(jié)構(gòu)及平面反向電路。在一實施例中，層疊結(jié)構(gòu)可用于制造n型溝道晶體管。層疊結(jié)構(gòu)包含一第一半導(dǎo)體層，具有一導(dǎo)帶最低能階EC1；一第二半導(dǎo)體層，具有一分離的空穴能階H0；一寬能隙半導(dǎo)體阻擋層，位于此第一及此第二半導(dǎo)體層之間；一柵極介電層，位于此第一半導(dǎo)體層上；一柵極金屬層，位于此柵極金屬層上，其中此分離的空穴能階H0低于導(dǎo)帶最低能階EC1，以施予零偏壓至此柵極金屬層。采用本發(fā)明實施例中的層疊結(jié)構(gòu)的晶體管，具有增大的平均有效質(zhì)量，并能急遽變換溝道載子密度及漏極電流。
文檔編號H01L29/06GK102169899SQ20111003482
公開日2011年8月31日 申請日期2011年1月30日 優(yōu)先權(quán)日2010年2月10日
發(fā)明者麥西亞斯·派斯雷克 申請人:臺灣積體電路制造股份有限公司