專利名稱：芯片級(jí)電磁干擾屏蔽結(jié)構(gòu)及制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種電磁干擾屏蔽結(jié)構(gòu)，且特別涉及一種芯片級(jí)(chip level)電磁干擾屏蔽結(jié)構(gòu)及制造方法，并且可直接在晶片背面形成保形屏蔽(conformal shielding)以達(dá)到抑制電磁干擾(Electromagnetic Interference, EMI)的效果。
背景技術(shù)：
集成電路產(chǎn)業(yè)主要包括集成電路設(shè)計(jì)、集成電路制造與芯片結(jié)構(gòu)。芯片結(jié)構(gòu)會(huì)直接影響集成電路本身的電性能、機(jī)械性能、熱性能與光性能，對(duì)于集成電路的穩(wěn)定性相當(dāng)重要，因此芯片結(jié)構(gòu)與電子產(chǎn)品是密不可分的，已經(jīng)成為電子工業(yè)中的核心技術(shù)。目前的芯片主要是以印刷電路板(printed circuit board, PCB)作為基板，芯片可設(shè)置于基板上，然后再經(jīng)由基板將芯片的電性接腳連接至外部?；迳蠒?huì)設(shè)置接地層或是金屬層來(lái)抑制電磁干擾，通常金屬層是形成在基板的表面或是內(nèi)層。但是隨著電子產(chǎn)品愈來(lái)愈輕薄的設(shè)計(jì)趨勢(shì)，傳統(tǒng)的芯片防電磁干擾的設(shè)計(jì)已經(jīng)無(wú)法滿足目前的需求。

發(fā)明內(nèi)容
本發(fā)明提供一種芯片級(jí)電磁干擾屏蔽結(jié)構(gòu)及制造方法，直接在晶片背面與側(cè)壁上形成接地層與連接結(jié)構(gòu)以形成保形屏蔽(conformal shielding)，這樣的設(shè)計(jì)方式不僅可以達(dá)到抑制電磁干擾的效果，同時(shí)可以縮小芯片的尺寸。本發(fā)明提出一種芯片級(jí)電磁干擾屏蔽結(jié)構(gòu)，適用于設(shè)置至少一芯片，該芯片級(jí)電磁干擾屏蔽結(jié)構(gòu)包括一半導(dǎo)體基材、至少一接地導(dǎo)線、一接地層與一連接結(jié)構(gòu)。半導(dǎo)體基材的一第一面具有一重配置層，接地層設(shè)置于半導(dǎo)體基材的一第二面上。接地導(dǎo)線設(shè)置于半導(dǎo)體基材的第一面上且接地導(dǎo)線位于半導(dǎo)體基材的邊緣，連接結(jié)構(gòu)設(shè)置于半導(dǎo)體基材的一側(cè)壁上，用以連接接地導(dǎo)線與接地層。在本發(fā)明一實(shí)施例中，上述半導(dǎo)體基材為一硅基材。上述連接結(jié)構(gòu)以無(wú)電鍍工藝形成于半導(dǎo)體基材的側(cè)壁上。上述重配置層包括多個(gè)金屬導(dǎo)線，用以電性連接至所述芯片。在本發(fā)明一實(shí)施例中，上述芯片設(shè)置于上述半導(dǎo)體基材的第一面上，芯片級(jí)電磁干擾屏蔽結(jié)構(gòu)更包括一保護(hù)層，覆蓋于上述芯片之上。保護(hù)層中具有多個(gè)金屬導(dǎo)線，用以電性連接至重配置層。本發(fā)明另提出一種芯片級(jí)電磁干擾屏蔽結(jié)構(gòu)的制造方法，包括下列步驟首先，形成一重配置層于一晶片的一第一面上；然后形成至少一接地導(dǎo)線于晶片的第一面上；接下來(lái)，設(shè)置至少一芯片于晶片的第一面上且上述接地導(dǎo)線位于芯片之間。然后，形成一接地層于晶片的一第二面；接下來(lái)，將晶片切割為多個(gè)半導(dǎo)體基材，且所述接地導(dǎo)線分別位于所述半導(dǎo)體基材的邊緣。然后，形成一連接結(jié)構(gòu)于所述半導(dǎo)體基材中的一第一半導(dǎo)體基材的一側(cè)壁上，該連接結(jié)構(gòu)用以連接對(duì)應(yīng)于該第一半導(dǎo)體基材的所述接地導(dǎo)線與該接地層。綜合上述，本發(fā)明直接于半導(dǎo)體背面與側(cè)面鍍上金屬層以直接形成屏蔽，并且直接于構(gòu)裝體上直接設(shè)計(jì)出電路，借此可省略一個(gè)印刷電路板以降低成本與體積。
為讓本發(fā)明的上述特征和優(yōu)點(diǎn)能更明顯易懂，下文特舉較佳實(shí)施例，并配合附圖， 作詳細(xì)說(shuō)明如下。


圖1為根據(jù)本發(fā)明第一實(shí)施例的芯片級(jí)電磁干擾屏蔽結(jié)構(gòu)示意圖。圖2為根據(jù)本發(fā)明第二實(shí)施例的芯片工藝的示意圖。圖3為根據(jù)本發(fā)明第二實(shí)施例晶片結(jié)構(gòu)示意圖。圖4為根據(jù)本發(fā)明第三實(shí)施例的芯片級(jí)電磁干擾屏蔽結(jié)構(gòu)的制造方法流程圖。上述附圖中的附圖標(biāo)記說(shuō)明如下110:半導(dǎo)體基材111:接地層112:連接結(jié)構(gòu)121 接地導(dǎo)線131 134 芯片140:保護(hù)層151、152:金屬導(dǎo)線210 M0:結(jié)構(gòu)301:晶片305:區(qū)域310,320 芯片設(shè)置區(qū)域S410 S470 流程圖步驟
具體實(shí)施例方式(第一實(shí)施例)圖1為根據(jù)本發(fā)明第一實(shí)施例的芯片級(jí)電磁干擾屏蔽結(jié)構(gòu)示意圖。芯片級(jí)電磁干擾屏蔽結(jié)構(gòu)主要包括半導(dǎo)體基材110、接地層111、連接結(jié)構(gòu)112、接地導(dǎo)線121與保護(hù)層 140。半導(dǎo)體基材110的上表面(第一面)上具有重配置層(Redistribution Layer,RDL) 以連接芯片131 134，重配置層中具有多個(gè)金屬導(dǎo)線，用以連接芯片131 134或進(jìn)行電信號(hào)的傳送。接地導(dǎo)線121設(shè)置于半導(dǎo)體基材110的第一面上且位于半導(dǎo)體基材110的邊緣。半導(dǎo)體基材110的下表面(第二面)具有整面的金屬層，此金屬層為接地層111。連接結(jié)構(gòu)112形成于半導(dǎo)體基材110的側(cè)壁上，接地層111會(huì)經(jīng)由連接結(jié)構(gòu)112連接至接地導(dǎo)線121以形成保形屏蔽(conformal shielding)。其中值得注意的是，上述接地層111、 連接結(jié)構(gòu)112與接地導(dǎo)線121可利用濺鍍(sputtering)的方式形成，但本發(fā)明并不受限于此。芯片131 134上的接地線也可以通過(guò)重配置層連接至接地導(dǎo)線121。接地層111與接地導(dǎo)線121會(huì)形成金屬屏蔽效應(yīng)以達(dá)到抑制電磁干擾(Electromagnetic Interference, EMI)的效果。連接結(jié)構(gòu)112可利用例如無(wú)電鍍工藝與激光技術(shù)形成于半導(dǎo)體基材110的側(cè)壁上，主要用來(lái)連接半導(dǎo)體基材110上下表面的接地導(dǎo)線121與接地層 111。此外，芯片131 134的接地接腳可以通過(guò)重配置層連接至接地導(dǎo)線121。
芯片131 134是以覆晶(芯片倒裝)技術(shù)配置于半導(dǎo)體基材110的上表面，保護(hù)層140覆蓋于集成電路芯片131 134之上以保護(hù)芯片131 134。保護(hù)層140為模塑復(fù)合材料(Molding Compound) 0保護(hù)層140中利用鉆孔或鍍孔等形成金屬導(dǎo)線151，將芯片131 134的輸出/輸入(I/O)接腳連接至保護(hù)層140上方的金屬導(dǎo)線152。半導(dǎo)體基材110例如為硅基材或是由硅晶片切割而成的基材。本發(fā)明是直接在半導(dǎo)體基材110的背面形成整面的金屬層來(lái)形成屏蔽(shielding)，所以不需以額外的印刷電路板來(lái)形成屏蔽。 因此利用本發(fā)明的芯片級(jí)電磁干擾屏蔽結(jié)構(gòu)可以縮小芯片尺寸，同時(shí)簡(jiǎn)化程序與降低制造成本。另外，芯片131 134的接腳可經(jīng)由金屬導(dǎo)線151連接至保護(hù)層140的上方的金屬導(dǎo)線152，外部的電路可以經(jīng)由金屬導(dǎo)線151與152與集成電路芯片131 134進(jìn)行電性連接。也就是說(shuō)，本實(shí)施例直接于保護(hù)層140上設(shè)計(jì)出電路以進(jìn)行電性連接，這樣的結(jié)構(gòu)具有取代集成電路基板的優(yōu)點(diǎn)，同時(shí)可以降低制造成本與體積。值得注意的是，位于半導(dǎo)體基材110的側(cè)壁的連接結(jié)構(gòu)112主要是用來(lái)連接半導(dǎo)體基材110背面的接地層111與正面的接地導(dǎo)線121。在本發(fā)明中，連接結(jié)構(gòu)112的形成方式與形狀可依照設(shè)計(jì)需求決定，本發(fā)明并不受限。在經(jīng)由上述實(shí)施例的說(shuō)明后，本技術(shù)領(lǐng)域普通技術(shù)人員應(yīng)可推知其他實(shí)施方式， 在此不加累述。(第二實(shí)施例)為實(shí)現(xiàn)上述芯片級(jí)電磁干擾屏蔽結(jié)構(gòu)，本發(fā)明提出一種芯片級(jí)電磁干擾屏蔽結(jié)構(gòu)的制造方法，請(qǐng)同時(shí)參照?qǐng)D2，圖2為根據(jù)本發(fā)明第二實(shí)施例的芯片工藝的示意圖。首先在半導(dǎo)體基材110(或是晶片)上形成重配置層與接地導(dǎo)線121，接地導(dǎo)線121設(shè)置在半導(dǎo)體基材110的邊緣。若接地導(dǎo)線121是形成于晶片上，接地導(dǎo)線121會(huì)設(shè)置在不同芯片設(shè)置區(qū)域之間，在切割晶片后，接地導(dǎo)線121同樣會(huì)位于切割后的半導(dǎo)體基材110的邊緣。芯片 131 134則是以覆晶(芯片倒裝)方式設(shè)置于半導(dǎo)體基材110上(參照結(jié)構(gòu)210)。接下來(lái)，在半導(dǎo)體基材110上形成保護(hù)層140，保護(hù)層140為模塑復(fù)合材料以保護(hù)芯片131 134(參照結(jié)構(gòu)220)。其中，值得注意的是，在晶片切割前，可進(jìn)行芯片研磨以降低產(chǎn)品厚度。研磨的時(shí)機(jī)可選擇在重配置層形成前或形成后，本實(shí)施例并不受限，其研磨后的芯片厚度也可依照產(chǎn)品需求決定，本實(shí)施例并不受限。接下來(lái)，利用鉆孔與填孔或是鍍孔等方式，在保護(hù)層140中形成金屬導(dǎo)線151，然后利用金屬導(dǎo)線151將芯片131 134連接至保護(hù)層140上方的金屬導(dǎo)線152 (參照結(jié)構(gòu) 230)。然后，在半導(dǎo)體基材110的側(cè)壁上形成連接結(jié)構(gòu)112以連接半導(dǎo)體基材110兩面的接地導(dǎo)線121與接地層111以形成金屬屏蔽。值得注意的是，上述結(jié)構(gòu)可直接應(yīng)用于晶片上，在形成保護(hù)層140后將晶片切割為多個(gè)半導(dǎo)體基材110，接地導(dǎo)線121需要事先規(guī)畫位置以便于在切割后可以位于半導(dǎo)體基材110的邊緣。本實(shí)施例中，接地導(dǎo)線121會(huì)設(shè)置于芯片之間，這樣在切割晶片后，接地導(dǎo)線121便會(huì)自然位于半導(dǎo)體基材110。請(qǐng)參照?qǐng)D3，圖 3為根據(jù)本發(fā)明第二實(shí)施例晶片示意圖，其中圖3(b)為圖3(a)中區(qū)域305的放大圖。芯片設(shè)置區(qū)域310與320為晶片301上用來(lái)設(shè)置芯片的區(qū)域(請(qǐng)參照?qǐng)D3(a))，接地導(dǎo)線121 設(shè)置于芯片設(shè)置區(qū)域310與320之間(請(qǐng)參照?qǐng)D3(b))，在沿著芯片設(shè)置區(qū)域進(jìn)行切割后， 接地導(dǎo)線121便會(huì)位于芯片設(shè)置區(qū)域310的邊緣，也就是半導(dǎo)體基材的邊緣。然后在半導(dǎo)體基材的側(cè)壁上形成連接結(jié)構(gòu)以連接接地導(dǎo)線121與另一面的接地層。
(第三實(shí)施例)接下來(lái)，以流程圖說(shuō)明本發(fā)明的芯片級(jí)電磁干擾屏蔽結(jié)構(gòu)的制造方法，請(qǐng)同時(shí)參照?qǐng)D3與圖4，圖4為根據(jù)本發(fā)明第三實(shí)施例的制造方法流程圖。首先，形成一重配置層于一晶片的一第一面上(步驟S410)，然后形成至少一接地導(dǎo)線121于晶片的第一面上(步驟S420)。接下來(lái)，設(shè)置至少一芯片131 134于晶片的第一面上且所述接地導(dǎo)線121位于所述芯片131 134之間(步驟S430)。然后形成一接地層111于晶片的一第二面(步驟 S440)。接下來(lái)，形成一保護(hù)層140于晶片上以覆蓋所述芯片131 134(步驟S450)，在保護(hù)層140與金屬導(dǎo)線151、152形成后，將晶片切割為多個(gè)半導(dǎo)體基材110，接地導(dǎo)線121會(huì)分別位于半導(dǎo)體基材110的邊緣(步驟S460)。然后，形成連接結(jié)構(gòu)112于各該半導(dǎo)體基材 110的一側(cè)壁上，用以連接各該半導(dǎo)體基材的接地導(dǎo)線121與接地層111以形成屏蔽。本實(shí)施例的芯片級(jí)電磁干擾屏蔽結(jié)構(gòu)的制造方法的其余實(shí)施細(xì)節(jié)請(qǐng)參照上述圖1 圖3的說(shuō)明，在此不加累述。值得注意的是，本實(shí)施例可依照設(shè)計(jì)需求選擇性在晶片上的特定區(qū)域設(shè)置接地層與接地導(dǎo)線，這樣可以在特定的半導(dǎo)體基材上形成所需的屏蔽以達(dá)到抑制電磁干擾的效果。本發(fā)明并不限制形成接地層與接地導(dǎo)線的區(qū)域、形狀與數(shù)量。綜上所述，本發(fā)明直接在晶片背面與側(cè)壁上形成金屬層與連接結(jié)構(gòu)以達(dá)到屏蔽的效果，利用本發(fā)明的芯片級(jí)電磁干擾屏蔽結(jié)構(gòu)至少具有以下優(yōu)點(diǎn)1.簡(jiǎn)化電磁干擾屏蔽結(jié)構(gòu)并降低芯片尺寸。2.降低制造成本。3.提高芯片的穩(wěn)定度。雖然本發(fā)明的較佳實(shí)施例已揭示如上，然而本發(fā)明并不受限于上述實(shí)施例，任何所屬技術(shù)領(lǐng)域中普通技術(shù)人員，在不脫離本發(fā)明所揭示的范圍內(nèi)，當(dāng)可作些許的更動(dòng)與調(diào)整，因此本發(fā)明的保護(hù)范圍應(yīng)當(dāng)以所附的權(quán)利要求所界定的范圍為準(zhǔn)。
權(quán)利要求
1.一種芯片級(jí)電磁干擾屏蔽結(jié)構(gòu)，適用于設(shè)置至少一芯片，其特征在于該芯片級(jí)電磁干擾屏蔽結(jié)構(gòu)包括一半導(dǎo)體基材；至少一接地導(dǎo)線，設(shè)置于該半導(dǎo)體基材的一第一面上且該接地導(dǎo)線位于該半導(dǎo)體基材的邊緣；一接地層，設(shè)置于該半導(dǎo)體基材的一第二面上；以及一連接結(jié)構(gòu)，設(shè)置于該半導(dǎo)體基材的一側(cè)壁上，用以連接所述接地導(dǎo)線與該接地層。
2.如權(quán)利要求1所述的芯片級(jí)電磁干擾屏蔽結(jié)構(gòu)，其特征在于該半導(dǎo)體基材為一硅基材，該半導(dǎo)體基材的該第一面具有一重配置層以連接至所述芯片。
3.如權(quán)利要求1所述的芯片級(jí)電磁干擾屏蔽結(jié)構(gòu)，其特征在于該連接結(jié)構(gòu)以無(wú)電鍍工藝形成于該半導(dǎo)體基材的該側(cè)壁上。
4.如權(quán)利要求1所述的芯片級(jí)電磁干擾屏蔽結(jié)構(gòu)，其特征在于該重配置層包括多個(gè)金屬導(dǎo)線，用以電性連接至所述芯片。
5.如權(quán)利要求1所述的芯片級(jí)電磁干擾屏蔽結(jié)構(gòu)，其特征在于所述芯片設(shè)置于該半導(dǎo)體基材的該第一面上，該芯片級(jí)電磁干擾屏蔽結(jié)構(gòu)更包括一保護(hù)層，該保護(hù)層覆蓋于所述芯片之上。
6.如權(quán)利要求5所述的芯片級(jí)電磁干擾屏蔽結(jié)構(gòu)，其特征在于該保護(hù)層中具有多個(gè)金屬導(dǎo)線，用以電性連接至該重配置層。
7.—種芯片級(jí)電磁干擾屏蔽結(jié)構(gòu)的制造方法，其特征在于上述制造方法包括 形成至少一接地導(dǎo)線于該晶片的一第一面上；設(shè)置至少一芯片于該晶片的該第一面上且所述接地導(dǎo)線位于所述芯片之間； 形成一接地層于該晶片的一第二面；將該晶片切割為多個(gè)半導(dǎo)體基材，且所述接地導(dǎo)線分別位于所述半導(dǎo)體基材的邊緣；以及形成一連接結(jié)構(gòu)于所述半導(dǎo)體基材中的一第一半導(dǎo)體基材的一側(cè)壁上，該連接結(jié)構(gòu)用以連接對(duì)應(yīng)于該第一半導(dǎo)體基材的所述接地導(dǎo)線與該接地層。
8.如權(quán)利要求7所述的制造方法，其特征在于該晶片為一硅晶片。
9.如權(quán)利要求7所述的制造方法，其特征在于該連接結(jié)構(gòu)以無(wú)電鍍工藝形成于該第一半導(dǎo)體基材的該側(cè)壁上。
10.如權(quán)利要求7所述的制造方法，其特征在于更包括 形成一重配置層于一晶片的該第一面上；以及形成一保護(hù)層于該晶片上以覆蓋所述芯片。
11.如權(quán)利要求10所述的制造方法，其特征在于更包括形成多個(gè)金屬導(dǎo)線于該保護(hù)層之中，所述金屬導(dǎo)線連接至該重配置層。
全文摘要
一種芯片級(jí)電磁干擾屏蔽結(jié)構(gòu)及制造方法，此芯片級(jí)電磁干擾屏蔽結(jié)構(gòu)包括半導(dǎo)體基材、至少一接地導(dǎo)線、一接地層與一連接結(jié)構(gòu)。接地導(dǎo)線設(shè)置于半導(dǎo)體基材的第一面，接地層設(shè)置于半導(dǎo)體基材的第二面，連接結(jié)構(gòu)則形成于半導(dǎo)體基材的側(cè)壁上以連接接地層與接地導(dǎo)線以形成屏蔽。此芯片級(jí)電磁干擾屏蔽結(jié)構(gòu)可降低芯片體積與成本。
文檔編號(hào)H01L21/50GK102456669SQ20111002117
公開(kāi)日2012年5月16日 申請(qǐng)日期2011年1月14日 優(yōu)先權(quán)日2010年10月25日
發(fā)明者吳明哲 申請(qǐng)人:環(huán)旭電子股份有限公司, 環(huán)鴻科技股份有限公司