專利名稱：半導(dǎo)體結(jié)構(gòu)及其制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體領(lǐng)域，具體地，涉及一種包括異質(zhì)外延結(jié)構(gòu)的半導(dǎo)體結(jié)構(gòu)及其制作方法。
背景技術(shù)：
一般而言，異質(zhì)外延是指在一種晶體材料上外延生長另一種晶體材料，例如在硅 (Si)襯底上外延生長鍺(Ge)、III-V族化合物半導(dǎo)體等。隨著半導(dǎo)體技術(shù)的不斷發(fā)展，異質(zhì)外延技術(shù)變得越來越重要。例如，在Si襯底上淀積具有高載流子遷移率的Ge用作溝道區(qū)材料，可以形成高性能Ge溝道金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFET)。此外，在Si襯底上淀積例如III-V族化合物半導(dǎo)體等材料有助于將光電子器件與Si互補金屬氧化物半導(dǎo)體(CMOS)工藝相集成。但是，通常這兩種晶體材料的晶格并不匹配，從而在生長過程中會有缺陷如位錯等出現(xiàn)。例如，當(dāng)在Si上直接外延生長超過數(shù)個納米(nm)的Ge時，由于兩者之間具有 4.2%的晶格失配，從而導(dǎo)致出現(xiàn)108-107(^2密度的位錯。這種缺陷對于生長的晶體并因此對于最終得到的器件有著不利的影響。當(dāng)前，已經(jīng)提出了各種方法來減少異質(zhì)外延時出現(xiàn)的這種缺陷，如漸變緩沖層、生長后高溫退火和高寬比捕獲(Aspect Ratio Trapping, ART)等技術(shù)。圖1中示出了通過 ART來減少缺陷的示意圖。如圖1所示，在Si襯底100上設(shè)有介質(zhì)材料(如SiO2) 110，介質(zhì)材料110在彼此之間限定了具有較大高寬比(AR)的開口。隨后，在Si襯底100上外延生長例如Ge層120。已經(jīng)注意到，生長過程中出現(xiàn)的缺陷如位錯等近似正交于生長表面。由于介質(zhì)材料110所限定的開口尺寸相對較小，從而通常所生長的Ge材料在該開口中為中間高、兩側(cè)低的外貌，即，生長表面并非平行于襯底表面，因此出現(xiàn)的缺陷130如圖1中所示沿傾斜方向向上延伸。最后，這些缺陷終止于非晶的介質(zhì)材料110，防止了缺陷繼續(xù)向上延伸。也就是說，在外延生長過程中，盡管缺陷大部分被限制在開口的底部，但是這種缺陷仍然存在。此外，當(dāng)相鄰開口中分別外延的半導(dǎo)體材料在介質(zhì)材料110上方匯聚時，還會出現(xiàn)聚結(jié)位錯(coalescence dislocation) 140。此外，已經(jīng)知道SOI (絕緣體上硅)結(jié)構(gòu)在很多應(yīng)用中有利于改善器件性能。常規(guī)的SOI結(jié)構(gòu)例如是半導(dǎo)體材料(如，Si)-絕緣體(如，氧化硅)-半導(dǎo)體材料(如，Si)的結(jié)構(gòu)。這種結(jié)構(gòu)通?？梢酝ㄟ^在兩個分離的Si晶片表面分別進行氧化，并按照氧化面相對的方式來使兩個Si晶面結(jié)合來形成。但是，尚不存在有效的工藝來在異質(zhì)半導(dǎo)體結(jié)構(gòu)(包括兩層不同的半導(dǎo)體材料)中結(jié)合SOI技術(shù)。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種半導(dǎo)體結(jié)構(gòu)及其制作方法，以便提供一種包括第一半導(dǎo)體層-絕緣體-第二半導(dǎo)體層的半導(dǎo)體結(jié)構(gòu)，并可以減少外延生長過程中導(dǎo)致的缺陷。根據(jù)本發(fā)明的一個方面，提供了一種制作半導(dǎo)體結(jié)構(gòu)的方法，包括提供第一半導(dǎo)體層；在第一半導(dǎo)體層上設(shè)置第一電介質(zhì)材料層，并在該第一電介質(zhì)材料層中限定開口 ； 在第一半導(dǎo)體層上，經(jīng)由第一電介質(zhì)材料層中限定的開口，外延生長第二半導(dǎo)體層，其中第二半導(dǎo)體層的材料與第一半導(dǎo)體層的材料不同；以及在第二半導(dǎo)體層中，在與第一電介質(zhì)材料層中之前限定的開口以及相鄰開口之間中部位置處，形成第二電介質(zhì)材料栓塞。根據(jù)本發(fā)明的實施例，可以有效地提供一種半導(dǎo)體結(jié)構(gòu)——即，第一半導(dǎo)體層-絕緣體-第二半導(dǎo)體層的結(jié)構(gòu)。因為經(jīng)由第一電介質(zhì)材料層中限定的開口進行外延生長，從而對于外延生成過程中的缺陷如位錯等可以通過第一電介質(zhì)材料層而得以ART。另外，最終形成的第二電介質(zhì)材料栓塞，可以進一步去除位于第一電介質(zhì)材料層中開口底部的缺陷以及第一電介質(zhì)材料層上方在各相鄰開口之間形成的聚結(jié)位錯，從而使得第二半導(dǎo)體層中基本上無缺陷或者缺陷很少。優(yōu)選地，第二電介質(zhì)材料栓塞構(gòu)成淺溝槽隔離(STI)。這樣，本發(fā)明的方法與STI
工藝兼容。優(yōu)選地，第一半導(dǎo)體層的材料包括Si，第二半導(dǎo)體層的材料包括Ge或III-V族化合物半導(dǎo)體。優(yōu)選地，開口的深寬比大于或等于1。優(yōu)選地，在靠近第一半導(dǎo)體層的第二半導(dǎo)體層中存在位錯時，各位錯均終止于形成所述開口后暴露的第一電介質(zhì)材料層的側(cè)壁上。根據(jù)本發(fā)明的另一方面，提供了一種半導(dǎo)體結(jié)構(gòu)，包括第一半導(dǎo)體層；在第一半導(dǎo)體層上設(shè)置的第一電介質(zhì)材料層，該第一電介質(zhì)材料層中限定了開口 ；在第一半導(dǎo)體層上且填充開口的第二半導(dǎo)體層，第二半導(dǎo)體層的材料與第一半導(dǎo)體層的材料不同；以及在第二半導(dǎo)體層中，在與第一電介質(zhì)材料層中限定的開口以及相鄰開口之間中部位置處形成的第二電介質(zhì)材料栓塞。優(yōu)選地，第二電介質(zhì)材料栓塞構(gòu)成淺溝槽隔離。優(yōu)選地，第一半導(dǎo)體層的材料包括Si，第二半導(dǎo)體層的材料包括Ge或III-V族化合物半導(dǎo)體。優(yōu)選地，開口的深寬比大于或等于1。優(yōu)選地，在靠近第一半導(dǎo)體層的所述第二半導(dǎo)體層中存在位錯時，各位錯均終止于形成所述開口后暴露的第一電介質(zhì)材料層的側(cè)壁上。根據(jù)本發(fā)明的半導(dǎo)體器件同樣可以實現(xiàn)上述根據(jù)本發(fā)明的方法所能實現(xiàn)的特征和優(yōu)點。


通過以下參照附圖對本發(fā)明實施例的描述，本發(fā)明的上述以及其他目的、特征和優(yōu)點將更為清楚，在附圖中圖1出了根據(jù)現(xiàn)有技術(shù)的異質(zhì)外延生長方法的示意圖；以及圖2 4示出了根據(jù)本發(fā)明實施例制作半導(dǎo)體結(jié)構(gòu)流程中各階段得到的結(jié)構(gòu)的示意截面圖。
具體實施方式
以下，通過附圖中示出的具體實施例來描述本發(fā)明。但是應(yīng)該理解，這些描述只是示例性的，而并非要限制本發(fā)明的范圍。此外，在以下說明中，省略了對公知結(jié)構(gòu)和技術(shù)的描述，以避免不必要地混淆本發(fā)明的概念。在附圖中示出了根據(jù)本發(fā)明實施例的層結(jié)構(gòu)示意圖。這些圖并非是按比例繪制的，其中為了清楚的目的，放大了某些細(xì)節(jié)，并且可能省略了某些細(xì)節(jié)。圖中所示出的各種區(qū)域、層的形狀以及它們之間的相對大小、位置關(guān)系僅是示例性的，實際中可能由于制造公差或技術(shù)限制而有所偏差，并且本領(lǐng)域技術(shù)人員根據(jù)實際所需可以另外設(shè)計具有不同形狀、大小、相對位置的區(qū)域/層。如圖2所示，首先進行異質(zhì)外延。具體地，例如，首先提供第一半導(dǎo)體層，所述第一半導(dǎo)體層材料可以是半導(dǎo)體襯底200，該半導(dǎo)體襯底可以包括Si或Ge等。在其他實施例中，第一半導(dǎo)體層材料還可以是形成于半導(dǎo)體襯底200上的任意半導(dǎo)體材料，如SiC等，還可以是形成于其他基板(如玻璃)上的任意半導(dǎo)體材料，甚至可以是III-V族化合物半導(dǎo)體(如GaAs、InP等)或II-VI族化合物半導(dǎo)體(如ZnSe、ZnS)等。以下以Si襯底為例來對本發(fā)明進行描述，但是并不意味著本發(fā)明僅限于此。在半導(dǎo)體襯底200上形成第一電介質(zhì)材料層210 (例如，氧化硅或氮化硅等業(yè)界慣用的絕緣材料)，并對第一電介質(zhì)材料層210進行構(gòu)圖以在其中限定開口。這些開口優(yōu)選地具有較大的高寬比(Aspect 1 站10^10，如，深寬比可大于1，以便在隨后的外延生長過程中充分地將生長缺陷限制在開口底部。另外，開口的寬度(沿圖中水平方向)可以選擇得相對較小，例如對應(yīng)于常規(guī)工藝中淺溝槽隔離(STI)的寬度。隨后，在半導(dǎo)體襯底200上(具體地，通過第一電介質(zhì)材料層210所限定的開口) 外延生長與第一半導(dǎo)體材料不同的第二半導(dǎo)體材料220如Ge。當(dāng)然，第二半導(dǎo)體材料也不限于Ge，也可以是IV族化合物半導(dǎo)體(如SiGe、SiC等)，III-V族化合物半導(dǎo)體(如GaAs、 InP等)或II-VI族化合物半導(dǎo)體(如SiSe、ZnS)等。一般而言，第二半導(dǎo)體材料與第一半導(dǎo)體材料之間存在晶格失配。第二半導(dǎo)體材料可以通過各種方式來外延生長，例如金屬有機物化學(xué)氣相沉積 (MOCVD)、低壓化學(xué)氣相沉積(LPCVD)、分子束外延(MBE)、原子層沉積(ALD)等。外延生長的工藝本身是已知的，在此不再贅述。如上所述，外延生長導(dǎo)致各種缺陷，如被限制在開口底部的位錯230以及相鄰開口之間的聚結(jié)位錯240等。這些缺陷對最終形成的器件的性能還是會造成一定的影響。
接下來，如圖3所示，在外延生長的第二半導(dǎo)體材料220 (如第二半導(dǎo)體層)中，與第一電介質(zhì)材料層210所限定的開口以及相鄰開口之間的聚結(jié)位錯相對應(yīng)的位置處，例如通過刻蝕等方式，形成溝槽250。一般而言，聚結(jié)位錯的位置處于第一電介質(zhì)材料層210中相鄰開口的中部位置處(例如，以相鄰開口之間的中點為中心而形成的對稱區(qū)域，所述區(qū)域的尺寸可以根據(jù)工藝要求確定，如，可在第二半導(dǎo)體層上形成半導(dǎo)體器件時對應(yīng)于隔離各所述半導(dǎo)體器件的淺溝槽隔離的位置)。因而，一般地可以在第二半導(dǎo)體材料220中與第一電介質(zhì)材料層210中的開口以及相鄰開口之間的中部位置處形成溝槽250。從圖3可以看出，由于溝槽250的形成，外延生長過程中出現(xiàn)的缺陷(如圖2所示的230和M0)大部分被去除。需說明的是，在靠近所述第一半導(dǎo)體層的所述第二半導(dǎo)體層中存在缺陷(如位錯)時，各所述位錯均終止于形成所述開口后暴露的第一電介質(zhì)材料層的側(cè)壁上。利于利用所述第一電介質(zhì)材料層210捕獲缺陷，使得在形成溝槽250后，被所述第一電介質(zhì)材料層 210捕獲的缺陷將被完全去除。接著，如圖4所示，可以在溝槽250中填充第二電介質(zhì)材料沈0。第二電介質(zhì)材料 260與第一電介質(zhì)材料層220的材料可以相同，也可以不同。這種填充例如可以通過淀積介質(zhì)材料然后對其進行平坦化(如CMP)或回蝕來完成。所述第二電介質(zhì)材料260可以為氧化硅或氮化硅等業(yè)界慣用的絕緣材料。這樣，就得到了根據(jù)本發(fā)明實施例的半導(dǎo)體結(jié)構(gòu)。如圖4所示，該半導(dǎo)體結(jié)構(gòu)包括第一半導(dǎo)體層200 ；在第一半導(dǎo)體層200上設(shè)置的第一電介質(zhì)材料層210，在該第一電介質(zhì)材料層210中限定了開口 ；在第一半導(dǎo)體層上填充所述開口的第二半導(dǎo)體層220 ；以及在第二半導(dǎo)體層220中，與第一電介質(zhì)材料層210中限定的開口以及相鄰開口之間的中部位置處形成的第二電介質(zhì)材料栓塞260。優(yōu)選地，第二電介質(zhì)材料栓塞260可以用作淺溝槽隔離(STI)。常規(guī)工藝中用來形成STI的方法，均可以用來形成栓塞沈0。優(yōu)選地，所述第一半導(dǎo)體層的材料包括Si，所述第二半導(dǎo)體層的材料包括Ge或III-V族化合物半導(dǎo)體。優(yōu)選地，所述開口的深寬比大于或等于1。優(yōu)選地，在靠近所述第一半導(dǎo)體層的所述第二半導(dǎo)體層中存在位錯時，各所述位錯均終止于形成所述開口后暴露的第一電介質(zhì)材料層的側(cè)壁上。此外，在圖4所示的半導(dǎo)體結(jié)構(gòu)中，第二半導(dǎo)體層220位于第一電介質(zhì)材料層210 之上，且被栓塞^o(STI)所隔離。因此，該半導(dǎo)體結(jié)構(gòu)形成了類似于SOI的半導(dǎo)體結(jié)構(gòu)，只是，所述半導(dǎo)體結(jié)構(gòu)為第一半導(dǎo)體層(如硅)-電介質(zhì)材料層(如氧化硅或氮化硅等絕緣材料)-材料異于第一半導(dǎo)體層的第二半導(dǎo)體層(如鍺)。因此，根據(jù)本發(fā)明的半導(dǎo)體結(jié)構(gòu)進一步具有SOI結(jié)構(gòu)的各種優(yōu)點。其中，對半導(dǎo)體結(jié)構(gòu)各實施例中各部分的結(jié)構(gòu)組成、材料及形成方法等均可與前述半導(dǎo)體結(jié)構(gòu)形成的方法實施例中描述的相同，不在贅述。在以上的描述中，對于各層的構(gòu)圖、刻蝕等技術(shù)細(xì)節(jié)并沒有做出詳細(xì)的說明。但是本領(lǐng)域技術(shù)人員應(yīng)當(dāng)理解，可以通過現(xiàn)有技術(shù)中的各種手段，來形成所需形狀的層、區(qū)域等。另外，為了形成同一結(jié)構(gòu)，本領(lǐng)域技術(shù)人員還可以設(shè)計出與以上描述的方法并不完全相同的方法。盡管以上分別描述了各個實施例，但是并不意味著這些實施例中的有利特征不能結(jié)合使用。以上參照本發(fā)明的實施例對本發(fā)明予以了說明。但是，這些實施例僅僅是為了說明的目的，而并非為了限制本發(fā)明的范圍。本發(fā)明的范圍由所附權(quán)利要求及其等價物限定。 不脫離本發(fā)明的范圍，本領(lǐng)域技術(shù)人員可以做出多種替代和修改，這些替代和修改都應(yīng)落在本發(fā)明的范圍之內(nèi)。
權(quán)利要求
1.一種制作半導(dǎo)體結(jié)構(gòu)的方法，包括 提供第一半導(dǎo)體層；在所述第一半導(dǎo)體層上設(shè)置第一電介質(zhì)材料層，并在該第一電介質(zhì)材料層中限定開π ；在所述第一半導(dǎo)體層上，經(jīng)由所述第一電介質(zhì)材料層中限定的開口，外延生長第二半導(dǎo)體層，其中所述第二半導(dǎo)體層的材料與所述第一半導(dǎo)體層的材料不同；以及在所述第二半導(dǎo)體層中，在所述第一電介質(zhì)材料層中之前限定的開口以及相鄰所述開口之間中部位置處，形成第二電介質(zhì)材料栓塞。
2.如權(quán)利要求1所述的方法，其中，所述第二電介質(zhì)材料栓塞構(gòu)成淺溝槽隔離。
3.如權(quán)利要求1所述的方法，其中，所述第一半導(dǎo)體層的材料包括Si，所述第二半導(dǎo)體層的材料包括Ge或III-V族化合物半導(dǎo)體。
4.如權(quán)利要求1所述的方法，其中，所述開口的深寬比大于或等于1。
5.如權(quán)利要求1所述的方法，其中，在靠近所述第一半導(dǎo)體層的所述第二半導(dǎo)體層中存在位錯時，各所述位錯均終止于形成所述開口后暴露的第一電介質(zhì)材料層的側(cè)壁上。
6.一種半導(dǎo)體結(jié)構(gòu)，包括 第一半導(dǎo)體層；在所述第一半導(dǎo)體層上設(shè)置的第一電介質(zhì)材料層，該第一電介質(zhì)材料層中限定了開Π ；在所述第一半導(dǎo)體層上且填充所述開口的第二半導(dǎo)體層，所述第二半導(dǎo)體層的材料與所述第一半導(dǎo)體層的材料不同；以及在所述第二半導(dǎo)體層中，在與所述第一電介質(zhì)材料層中限定的開口以及相鄰開口之間中部位置處形成的第二電介質(zhì)材料栓塞。
7.如權(quán)利要求6所述的半導(dǎo)體結(jié)構(gòu)，其中，所述第二電介質(zhì)材料栓塞構(gòu)成淺溝槽隔離。
8.如權(quán)利要求6所述的半導(dǎo)體結(jié)構(gòu)，其中，所述第一半導(dǎo)體層的材料包括Si，所述第二半導(dǎo)體層的材料包括Ge或III-V族化合物半導(dǎo)體。
9.如權(quán)利要求6所述的半導(dǎo)體結(jié)構(gòu)，其中，所述開口的深寬比大于或等于1。
10.如權(quán)利要求6所述的半導(dǎo)體結(jié)構(gòu)，其中，在靠近所述第一半導(dǎo)體層的所述第二半導(dǎo)體層中存在位錯時，各所述位錯均終止于形成所述開口后暴露的第一電介質(zhì)材料層的側(cè)壁上。
全文摘要
本申請公開了一種半導(dǎo)體結(jié)構(gòu)及其制作方法。該方法包括提供第一半導(dǎo)體層；在第一半導(dǎo)體層上設(shè)置第一電介質(zhì)材料層，并在該第一電介質(zhì)材料層中限定開口；在第一半導(dǎo)體層上，經(jīng)由第一電介質(zhì)材料層中限定的開口，外延生長第二半導(dǎo)體層，其中第二半導(dǎo)體層的材料與第一半導(dǎo)體層的材料不同；以及在第二半導(dǎo)體層中，在與第一電介質(zhì)材料層中之前限定的開口以及相鄰開口之間中部位置處，形成第二電介質(zhì)材料栓塞。根據(jù)本發(fā)明，可以提供一種半導(dǎo)體結(jié)構(gòu)，而不存在或者僅存在很少的外延缺陷。
文檔編號H01L29/06GK102593037SQ20111000610
公開日2012年7月18日 申請日期2011年1月12日 優(yōu)先權(quán)日2011年1月12日
發(fā)明者尹海洲, 朱慧瓏, 駱志炯 申請人:中國科學(xué)院微電子研究所