專利名稱：一種FinFET晶體管的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體集成電路及其制造技術(shù)領(lǐng)域，尤其涉及一種FinFET晶體管(鰭 形場效應(yīng)晶體管)的制作方法。
背景技術(shù)：
集成電路性能的提高主要是通過不斷縮小集成電路器件的尺寸以提高它的速度 來實(shí)現(xiàn)的。目前，集成電路器件(MOSFET)的特征尺寸已縮小到納米尺度。在此尺度下，各 種基本的和實(shí)際的限制開始出現(xiàn)，使得建立在硅平面CMOS技術(shù)之上的集成電路技術(shù)的發(fā) 展正遭受前所未有的挑戰(zhàn)。一般認(rèn)為，經(jīng)過努力，CMOS技術(shù)仍有可能推進(jìn)到20納米甚至10 納米技術(shù)節(jié)點(diǎn)，但在20納米節(jié)點(diǎn)之后，傳統(tǒng)的平面CMOS技術(shù)將很難進(jìn)一步發(fā)展。近年來， 在所提出的各種新技術(shù)當(dāng)中，多柵MOS器件技術(shù)被認(rèn)為是最有希望在亞20納米節(jié)點(diǎn)后得到 應(yīng)用的技術(shù)。這是因?yàn)?，與傳統(tǒng)單柵器件相比，多柵器件具有更強(qiáng)的短溝道抑制能力，更好 的亞閾特性、更高的驅(qū)動能力以及能帶來更高的電路密度。目前，F(xiàn)inFET (鰭形場效應(yīng)晶體管)器件因其自對準(zhǔn)結(jié)構(gòu)可由常規(guī)的平面CMOS 工藝來實(shí)現(xiàn)，從而成為最有希望的多柵器件。FinFET在結(jié)構(gòu)上可分為雙柵FinFET和三柵 FinFET。對雙柵FinFET來說，為獲得可接受的器件性能，要求其Fin的厚度為柵電極長度的 1/3 1/2，這樣，微細(xì)加工的水平必須大幅度超前發(fā)展。另一方面，就三柵FinFET而言，由 于Fin體的三個面都受到柵電極的控制，理應(yīng)具有更強(qiáng)的短溝道控制能力，因此Fin體的厚 度可以與柵電極的長度相當(dāng)或更大，即器件的(最小)特征尺寸仍然為柵電極的長度，對微 細(xì)加工水平?jīng)]有提出超常的要求，因而與傳統(tǒng)CMOS工藝技術(shù)更為兼容。然而，理論和實(shí)驗(yàn) 研究均表明，在溝道摻雜濃度較高的情況下，三柵FinFET的確呈現(xiàn)了更為優(yōu)良的短溝道特 性，但在溝道為輕(無)摻雜的情況下，三柵結(jié)構(gòu)與雙柵結(jié)構(gòu)相比并沒有明顯的改進(jìn)。而在 納米尺度情況下，為了避免雜質(zhì)數(shù)量離散引起的器件閾值電壓的分散，MOS器件不能采用高 摻雜的溝道，即必須采用輕(無)摻雜溝道。此外，在相同溝道面積的情況下，三柵結(jié)構(gòu)的 器件比雙柵結(jié)構(gòu)，甚至單柵結(jié)構(gòu)的器件占用更多的版圖面積。因此，綜合而言，雙柵FinFET 是更可取的新器件結(jié)構(gòu)。盡管目前看來雙柵FinFET比三柵FinFET更有希望成為下一代的集成電路器件， 但在進(jìn)入實(shí)用化之前，必須解決一些關(guān)鍵的技術(shù)難題。超薄Fin體的加工就是最主要的難 題之一。目前所報導(dǎo)的實(shí)驗(yàn)制備技術(shù)均不能成為大生產(chǎn)技術(shù)。迄今所演示的Fin體的制作 方法通常是在光刻的基礎(chǔ)上再通過某種手段，如對光刻圖形進(jìn)行灰化(Ashing)等處理，以 達(dá)到圖形的進(jìn)一步縮小。這種技術(shù)由于所形成圖形幾何尺寸的均勻性和重復(fù)性很差，不能 用于電路的制作。側(cè)墻圖形轉(zhuǎn)移技術(shù)(spacer image transfer)雖然是一種簡易的納米尺 度加工技術(shù)，可用來制作單個器件，但這種技術(shù)會產(chǎn)生眾多的寄生圖形，因而不能用于電路 的制作。
發(fā)明內(nèi)容
本發(fā)明要解決的主要技術(shù)問題是，提供一種FinFET晶體管的制作方法，利用該方 法制作出的Fin體的厚度可以達(dá)到不同F(xiàn)inFET晶體管對其Fin體厚度的要求，例如當(dāng)利用 該方法制作雙柵FinFET晶體管時，制作出的晶體管的Fin體的厚度可為其柵電極長度的 1/3 1/2，甚至更小。為解決上述技術(shù)問題，本發(fā)明提供一種FinFET晶體管的制作方法，包括在襯底上生成一介質(zhì)條；在所述襯底上以所述介質(zhì)條為掩膜進(jìn)行離子注入使原先為單晶材料的襯底表面 形成非晶層；在所述襯底上生成覆蓋所述介質(zhì)條的非晶半導(dǎo)體層，然后將其進(jìn)行熱退火處理， 使所述非晶層和所述非晶半導(dǎo)體層再結(jié)晶形成單晶層；對預(yù)設(shè)計為晶體管源漏區(qū)的所述介質(zhì)條兩端區(qū)域做相應(yīng)的處理形成保護(hù)層；在所述保護(hù)層覆蓋區(qū)域以外的介質(zhì)條兩側(cè)形成再結(jié)晶的半導(dǎo)體側(cè)墻，并在所述保 護(hù)層覆蓋區(qū)域內(nèi)形成再結(jié)晶的半導(dǎo)體塊；去除所述側(cè)墻之間的介質(zhì)條，所述側(cè)墻形成Fin體；所述半導(dǎo)體塊形成Fin體兩端 的支撐塊；所述Fin體兩端的支撐塊為晶體管的源漏區(qū)；在所述襯底和所述半導(dǎo)體塊上生成犧牲層，并在所述Fin體的兩側(cè)形成保護(hù)側(cè) 墻，然后將其進(jìn)行氧化處理，使所述Fin體與所述襯底隔離；去除所述保護(hù)側(cè)墻，形成柵介質(zhì)層和柵電極。在本發(fā)明的一種實(shí)施例中，所述襯底為無摻雜或者輕摻雜的單晶半導(dǎo)體襯底。在本發(fā)明的一種實(shí)施例中，形成所述半導(dǎo)體側(cè)墻的方法為對所述再結(jié)晶的半導(dǎo)體 層進(jìn)行各向異性刻蝕，在所述保護(hù)層覆蓋區(qū)域以外的介質(zhì)條兩側(cè)形成再結(jié)晶的半導(dǎo)體側(cè)墻。在本發(fā)明的一種實(shí)施例中，所述襯底上生成的犧牲層覆蓋所述Fin體，在去除所 述保護(hù)側(cè)墻步驟之后，還包括去除所述Fin體兩側(cè)的犧牲層步驟。在本發(fā)明的一種實(shí)施例中，使所述Fin體與所述襯底隔離的步驟具體為采用側(cè) 向氧化對其進(jìn)行氧化處理，讓Fin體的底部氧化形成一隔離層使Fin體與所述襯底隔離。在本發(fā)明的一種實(shí)施例中，對預(yù)設(shè)計為晶體管源漏區(qū)的所述介質(zhì)條兩端區(qū)域做相 應(yīng)處理形成保護(hù)層的具體過程為在預(yù)設(shè)計為晶體管源漏區(qū)的所述介質(zhì)條兩端區(qū)域覆蓋光 刻膠。在本發(fā)明的一種實(shí)施例中，所述熱退火的退火溫度為600 900°C，處理時間為 1 8小時，退火環(huán)境為無氧環(huán)境。在本發(fā)明的一種實(shí)施例中，在所述襯底上生成所述介質(zhì)條之后，還包括在所述襯 底上生成一屏蔽層，然后才以所述介質(zhì)條為掩膜注入相應(yīng)的雜質(zhì)使襯底表面形成非晶層。在本發(fā)明的一種實(shí)施例中，所述介質(zhì)條為氧化娃條，所述非晶半導(dǎo)體層為非晶硅層。進(jìn)一步地，本發(fā)明還提供了一種FinFET晶體管的制作方法，包括在襯底上生成一介質(zhì)條；在所述襯底上生成覆蓋所述介質(zhì)條的非晶半導(dǎo)體層；在所述襯底上以所述介質(zhì)條為掩膜注入相應(yīng)的離子使其在襯底表面形成非晶層， 然后將其進(jìn)行熱退火處理，使所述非晶層和所述非晶半導(dǎo)體層再結(jié)晶形成單晶層；
對預(yù)設(shè)計為晶體管源漏區(qū)的所述介質(zhì)條兩端區(qū)域做相應(yīng)的處理形成保護(hù)層；在所述保護(hù)層覆蓋區(qū)域以外的介質(zhì)條兩側(cè)形成再結(jié)晶的半導(dǎo)體側(cè)墻，并在所述保 護(hù)層覆蓋區(qū)域以內(nèi)形成再結(jié)晶的半導(dǎo)體塊；去除所述側(cè)墻之間的介質(zhì)條，所述側(cè)墻形成Fin體；所述半導(dǎo)體塊形成Fin體兩端 的支撐塊；所述Fin體兩端的支撐塊為晶體管的源漏區(qū)；在所述襯底和所述半導(dǎo)體塊上生成犧牲層，并在所述Fin體的兩側(cè)形成保護(hù)側(cè) 墻，然后將其進(jìn)行氧化處理，使所述Fin體與所述襯底隔離；去除所述保護(hù)側(cè)墻，形成柵介質(zhì)層和柵電極。本發(fā)明的有益效果是利用本發(fā)明提供的方法制造出的Fin體的厚度由淀積工藝 決定，不受光刻和刻蝕技術(shù)水平的限制，因此理論上用該方法制作出的Fin體的厚度可以 達(dá)到不同F(xiàn)inFET晶體管對其Fin體厚度的要求，尤其適合于對Fin體的尺寸要求較高的晶 體管的制作，制得的Fin體厚度的均勻性、Fin體形貌的均勻性都會有很大的提高和改善； 另外該方法由于不受光刻和刻蝕技術(shù)水平的限制，可與主流COMS技術(shù)完全兼容。
圖1-圖12依次示出了本發(fā)明實(shí)施例一的主要制作工藝步驟，其中圖1示意了介質(zhì)條形成工藝步驟；圖2示意了生成薄膜層和離子注入形成非晶層的工藝步驟；圖3示意了薄膜層的去除和生成非晶半導(dǎo)體層的工藝步驟；圖4示意了非晶層和非晶半導(dǎo)體層再結(jié)晶形成單晶層的工藝步驟；圖5示意了定義晶體管的源漏區(qū)域的工藝步驟；圖6示意了去除襯底和介質(zhì)條上表面的再結(jié)晶半導(dǎo)體層的工藝步驟；圖7示意了去除硅側(cè)墻中間的介質(zhì)條形成Fin體的工藝步驟；圖8示意了犧牲層形成的工藝步驟；圖9示意了形成保護(hù)側(cè)墻的工藝步驟；圖10示意了將Fin體與襯底隔離的工藝步驟；圖11示意了犧牲層和保護(hù)側(cè)墻去除的工藝步驟；圖12示意了柵介質(zhì)層以及柵電極形成的工藝步驟；圖13示意了實(shí)施例二中形成非晶半導(dǎo)體層的工藝步驟；圖14示意了實(shí)施例二中在襯底上注入離子形成非晶層的工藝步驟。
具體實(shí)施例方式本發(fā)明提供的FinFET晶體管及其Fin體的制作方法中，F(xiàn)in體的厚度由淀積工藝 決定，不受光刻和刻蝕技術(shù)水平的限制，制作出的Fin體的厚度可滿足不同F(xiàn)inFET晶體管 的厚度，且利用該方法制作出的Fin體厚度的均勻性、Fin體形貌的均勻性都會有很大的提 高和改善，下面通過具體實(shí)施方式
結(jié)合附圖對本發(fā)明作進(jìn)一步詳細(xì)說明。實(shí)施例一請參考圖1，在襯底1上生成一層介質(zhì)層，該介質(zhì)層可為氧化硅層，其厚度為100 至300納米，生成方法可為如下方法之一常規(guī)熱氧化、化學(xué)氣相淀積(CVD)、物理氣相淀積
6(PVD)等。然后對介質(zhì)層進(jìn)行處理形成介質(zhì)條，如對其進(jìn)行光刻和干法刻蝕形成氧化硅條 2，且氧化硅條2的厚度可遠(yuǎn)大于柵電極的長度，無需特別的微細(xì)加工技術(shù)；本實(shí)施例中的 襯底1可選為硅片。本領(lǐng)域的技術(shù)人員根據(jù)本發(fā)明提供的方案也可將本實(shí)施例的中氧化硅 條2用其他的等效物質(zhì)代替，且其形成的方法也不局限于光刻和干法刻蝕。請參考圖2，在襯底1上生層一薄膜層，該薄膜層可為氧化硅層3，其厚度為10至 30納米，生成方法可為常規(guī)熱氧化、化學(xué)氣相淀積(CVD)、物理氣相淀積(PVD)之一，然后以 氧化硅條2為掩膜注入與襯底相應(yīng)的離子使襯底1表面形成非晶層4，本實(shí)施例中可選擇 注入硅或鍺離子，具體如下以氧化硅條2為掩膜即在氧化硅條2兩側(cè)的區(qū)域注入硅或鍺離 子，注入劑量為IX IO15CnT2，注入能量為20 30KeV，在硅片1的表面層形成非晶層4。請參考圖3，用緩沖的氫氟酸溶液(BOE)腐蝕掉氧化硅層3，并在襯底1上生成覆 蓋氧化硅條2的非晶半導(dǎo)體層，非晶半導(dǎo)體層可為非晶硅層5，可通過低壓化學(xué)汽相淀積 (LPCVD)方法淀積形成。請參考圖4，對其進(jìn)行熱退火處理，使非晶層4和非晶硅層5在襯底單晶硅層的引 導(dǎo)下轉(zhuǎn)化成單晶材料層，即使非晶層4和非晶硅層5形成再結(jié)晶層，使氧化硅條2兩側(cè)的非 晶硅層5與襯底融合為一體，具體如下采用爐退火方式或者熱板退火的方式對其進(jìn)行熱 退火處理，退火溫度為600 900°C，處理時間為1 8小時，退火環(huán)境為無氧環(huán)境，如氫氣、 氮?dú)饣蛘哒婵窄h(huán)境。圖4上圖為剖面圖，下圖為俯視圖。請參考圖5，對預(yù)設(shè)計為晶體管源漏區(qū)的氧化硅條2兩端區(qū)域做相應(yīng)的處理形成 保護(hù)層；具體可如下通過光刻，在氧化硅條2定義為源漏區(qū)域兩端相應(yīng)的區(qū)域覆蓋光刻膠 形成光刻膠圖形12，光刻膠圖形12所覆蓋的部分保護(hù)層，保護(hù)層將預(yù)設(shè)計為晶體管源漏區(qū) 的氧化硅條2兩端相應(yīng)區(qū)域覆蓋保護(hù)起來，使其分別成為晶體管的源漏區(qū)域，圖5的上圖為 剖面圖，下圖為俯視圖。請參考圖6，去除襯底1和氧化硅條2上表面的再結(jié)晶硅層5，在氧化硅條2的非 保護(hù)層覆蓋區(qū)域的兩側(cè)形成再結(jié)晶硅側(cè)墻，具體如下，可采用反應(yīng)離子刻蝕(RIE)各向異 性刻蝕硅片1和氧化硅條2上表面的再結(jié)晶硅層，由于刻蝕的各向異性，氧化硅條2兩側(cè)壁 處留有再結(jié)晶硅層，形成氧化硅條2兩側(cè)的再結(jié)晶硅側(cè)墻。同時，在保護(hù)層所覆蓋的區(qū)域生 成再結(jié)晶半導(dǎo)體塊，生成的再結(jié)晶半導(dǎo)體塊為分別為晶體管的源漏區(qū)，再結(jié)晶半導(dǎo)體塊緊 靠上述再結(jié)晶硅側(cè)墻。請參考圖7，采用BOE腐蝕去除掉再結(jié)晶硅側(cè)墻中間的氧化硅條2，使保留的再結(jié) 晶硅側(cè)墻形成Fin體6，F(xiàn)in體6的側(cè)面為長方形，長方形的寬即為Fin 6的厚度，由此可 知，F(xiàn)in體6的厚度可由淀積工藝決定，不受光刻和刻蝕技術(shù)水平的限制，可根據(jù)實(shí)際需要 控制；且上述再結(jié)晶半導(dǎo)體塊緊靠Fin體6的兩側(cè)，成為對Fin體起支撐作用的支撐塊，防 止由于Fin體6的厚度太薄而變形或者遭到破壞，F(xiàn)in體6之間的區(qū)域?yàn)榫w管的溝道區(qū)。請參考圖8，在Fin體6表面生長一層犧牲層，該犧牲層可為二氧化硅犧牲層7，其 厚度為2至5納米，可采用熱氧化的方法生成，生成的二氧化硅犧牲層7也覆蓋襯底1和再 結(jié)晶半導(dǎo)體塊。請參考圖9，在二氧化硅犧牲層7上生成一層保護(hù)保護(hù)膜并對其處理形成Fin體6 兩側(cè)的保護(hù)側(cè)墻，該保護(hù)層可為氮化硅層，其厚度為2至5納米，可采用各向異性干刻蝕對 其進(jìn)行處理以形成Fin體6兩側(cè)的氮化硅保護(hù)側(cè)墻8。
請參考圖10，對其進(jìn)行側(cè)向氧化處理，使Fin體6與襯底隔離，具體如下可將其 進(jìn)行常規(guī)的干氧熱氧化，使得之前生長的二氧化硅犧牲層7和未被氮化硅保護(hù)側(cè)墻8覆蓋 的區(qū)域進(jìn)一步氧化，新生成的氧化硅9的厚度增加30 80納米。由于熱氧化的各向同性， 使得硅Fin體6底部的硅材料也被氧化，硅Fin體6被氧化硅9隔離。請參考圖11，去除保護(hù)側(cè)墻8和二氧化硅犧牲層7，去除保護(hù)側(cè)墻8的方法可采用 濕法腐蝕(熱磷酸)，去除二氧化硅犧牲層7可采用濕法腐蝕(BOE)。請參考圖12，生長一層等效氧化層厚度為0. 7 3納米的柵介質(zhì)層10，可以采用 熱氧化生長二氧化硅層，也可以淀積一層高K介質(zhì)，如氧化鉿等。接著淀積一層?xùn)烹姌O材 料，如多晶硅、金屬Al等，并對其進(jìn)行光刻和刻蝕形成柵電極11，最后進(jìn)入常規(guī)CMOS后道工 序，包括柵電極和源漏區(qū)的摻雜、淀積鈍化層、開接觸孔以及金屬化等，即可制得FinFET晶 體管。綜上可知，本實(shí)施例中的Fin體的厚度由淀積工藝決定，不受光刻和刻蝕技術(shù)水 平的限制，可根據(jù)不同的FinFET晶體管對其Fin體的厚度的不同要求，制作出不同厚度的 Fin體。例如，當(dāng)利用該方法制作雙柵FinFET晶體管時，其Fin體6的厚度可輕易控制為其 柵電極長度的1/3 1/2，甚至可以更小。請參見圖12，本實(shí)施例中的Fin體6的厚度是指Fin體6的底部在襯底的寬度13， 柵電極的長度是指柵電極的上表面的寬度14。實(shí)施例二 在實(shí)施例一中，以介質(zhì)條為掩膜向襯底注入離子形成非晶層4的步驟(請參見圖 2)可與形成非晶半導(dǎo)體層5的步驟(請參見圖幻相調(diào)換，具體如下請參考圖1，在襯底1上生成一層介質(zhì)層，該介質(zhì)層可為氧化硅層，其厚度為100至 300納米，襯底1可為硅片襯底，生成氧化硅層的方法可為如下方法之一常規(guī)熱氧化、化學(xué) 氣相淀積(CVD)、物理氣相淀積(PVD)等。然后對介質(zhì)層進(jìn)行處理形成介質(zhì)條，如對其進(jìn)行 光刻和干法刻蝕形成氧化硅條2，且氧化硅條2的厚度可遠(yuǎn)大于柵電極的長度，無需特別的 微細(xì)加工技術(shù)。本領(lǐng)域的技術(shù)人員根據(jù)本發(fā)明提供的方案也可將本實(shí)施例的中氧化硅條2 用其他的等效物質(zhì)代替，且其形成的方法也不局限于光刻和干法刻蝕。請參考圖13，在襯底1上生成覆蓋氧化硅條2的非晶半導(dǎo)體層，該非晶半導(dǎo)體層可 為非晶硅層5，可采用低壓化學(xué)汽相淀積(LPCVD)方法淀積形成。請參考圖14，以氧化硅條2為掩膜注入與襯底相應(yīng)的離子，使原本單晶的襯底表 面形成非晶層4，本實(shí)施例中可選擇注入硅或鍺離子，具體如下以氧化硅條2為掩膜即在 氧化硅條2兩側(cè)的區(qū)域分別對稱傾斜注入硅或鍺離子，注入劑量分別為1 X IO15Cm-2,傾斜角 度正負(fù)15°，注入能量取決于非晶層5的厚度，要求注入的雜質(zhì)濃度的峰值在襯底1表面 (即非晶層4)與非晶層5的界面處。請參考圖4，對其進(jìn)行熱退火處理，使非晶層4和非晶硅層5在襯底單晶硅層的引 導(dǎo)下轉(zhuǎn)化成單晶材料層，即使非晶層4和非晶硅層5形成再結(jié)晶層，使氧化硅條2兩側(cè)的非 晶硅層5與襯底融合為一體，具體如下采用爐退火方式或者熱板退火的方式對其進(jìn)行熱 退火處理，退火溫度為600 900°C，處理時間為1 8小時，退火環(huán)境為無氧環(huán)境，如氫氣、 氮?dú)饣蛘哒婵窄h(huán)境。圖4上圖為剖面圖，下圖為俯視圖。請參考圖5，對預(yù)設(shè)計為晶體管源漏區(qū)的氧化硅條2兩端區(qū)域做相應(yīng)的處理形成保護(hù)層；具體可如下通過光刻，在氧化硅條2定義為源漏區(qū)域兩端相應(yīng)的區(qū)域覆蓋光刻膠 形成光刻膠圖形12，光刻膠圖形12所覆蓋的部分保護(hù)層，保護(hù)層將預(yù)設(shè)計為晶體管源漏區(qū) 的氧化硅條2兩端相應(yīng)區(qū)域覆蓋保護(hù)起來，使其分別成為晶體管的源漏區(qū)域，圖5的上圖為 剖面圖，下圖為俯視圖。請參考圖6，去除襯底1和氧化硅條2上表面的再結(jié)晶硅層5，在氧化硅條2的非 保護(hù)層覆蓋區(qū)域的兩側(cè)形成再結(jié)晶硅側(cè)墻，具體如下，可采用反應(yīng)離子刻蝕(RIE)各向異 性刻蝕硅片1和氧化硅條2上表面的再結(jié)晶硅層，由于刻蝕的各向異性，氧化硅條2兩側(cè)壁 處留有再結(jié)晶硅層，形成氧化硅條2兩側(cè)的再結(jié)晶硅側(cè)墻。同時，在保護(hù)層所覆蓋的區(qū)域生 成再結(jié)晶半導(dǎo)體塊，生成的再結(jié)晶半導(dǎo)體塊為分別為晶體管的源漏區(qū)，再結(jié)晶半導(dǎo)體塊緊 靠上述再結(jié)晶硅側(cè)墻。請參考圖7，采用BOE腐蝕去除掉再結(jié)晶硅側(cè)墻中間的氧化硅條2，使保留的再結(jié) 晶硅側(cè)墻形成Fin體6，F(xiàn)in體6的側(cè)面為長方形，長方形的寬即為Fin 6的厚度，由此可 知，F(xiàn)in體6的厚度可由淀積工藝決定，不受光刻和刻蝕技術(shù)水平的限制，可根據(jù)實(shí)際需要 控制；且上述再結(jié)晶半導(dǎo)體塊緊靠Fin體6的兩側(cè)，成為對其起支撐作用的支撐塊，防止由 于Fin體6的厚度太薄而變形或者遭到破壞。Fin體6之間的區(qū)域?yàn)榫w管的溝道區(qū)。請參考圖8，在Fin體6表面生長一層犧牲層，該犧牲層可為二氧化硅犧牲層7，其 厚度為2至5納米，可采用熱氧化的方法生成，生成的二氧化硅犧牲層7也覆蓋襯底1和再 結(jié)晶半導(dǎo)體塊。請參考圖9，在二氧化硅犧牲層7上生成一層保護(hù)保護(hù)膜并對其處理形成Fin體6 兩側(cè)的保護(hù)側(cè)墻，該保護(hù)層可為氮化硅層，其厚度為2至5納米，可采用各向異性干刻蝕對 其進(jìn)行處理以形成Fin體6兩側(cè)的氮化硅保護(hù)側(cè)墻8。請參考圖10，對其進(jìn)行側(cè)向氧化處理，使Fin體6與襯底隔離，具體如下可將其 進(jìn)行常規(guī)的干氧熱氧化，使得之前生長的二氧化硅犧牲層7和未被氮化硅保護(hù)側(cè)墻8覆蓋 的區(qū)域進(jìn)一步氧化，新生成的氧化硅9的厚度增加30 80納米。由于熱氧化的各向同性， 使得硅Fin體6底部的硅材料也被氧化，硅Fin體6被氧化硅9隔離。請參考圖11，去除保護(hù)側(cè)墻8和二氧化硅犧牲層7，去除保護(hù)側(cè)墻8的方法可采用 濕法腐蝕(熱磷酸)，去除二氧化硅犧牲層7可采用濕法腐蝕(BOE)。請參考圖12，生長一層等效氧化層厚度為0. 7 3納米的柵介質(zhì)層10，可以采用 熱氧化生長二氧化硅層，也可以淀積一層高K介質(zhì)，如氧化鉿等。接著淀積一層?xùn)烹姌O材 料，如多晶硅、金屬Al等，并對其進(jìn)行光刻和刻蝕形成柵電極11，最后進(jìn)入常規(guī)CMOS后道工 序，包括柵電極和源漏區(qū)的摻雜、淀積鈍化層、開接觸孔以及金屬化等，即可制得FinFET晶 體管。綜上，本發(fā)明的Fin體的厚度由淀積工藝決定，不受光刻和刻蝕技術(shù)水平的限制， 尤其適合于對Fin體的特征尺寸要求較高的晶體管的制作中；另外，由于本發(fā)明的Fin體的 由淀積工藝生成，因此其厚度的均勻性和形貌的均勻性都會有很大的提高和改善。以上內(nèi)容是結(jié)合具體的實(shí)施方式對本發(fā)明所作的進(jìn)一步詳細(xì)說明，不能認(rèn)定本發(fā) 明的具體實(shí)施只局限于這些說明。對于本發(fā)明所屬技術(shù)領(lǐng)域的普通技術(shù)人員來說，在不脫 離本發(fā)明構(gòu)思的前提下，還可以做出若干簡單推演或替換，都應(yīng)當(dāng)視為屬于本發(fā)明的保護(hù) 范圍。
9
權(quán)利要求
1.一種FinFET晶體管的制作方法，其特征在于，包括 在襯底上生成一介質(zhì)條；在所述襯底上以所述介質(zhì)條為掩膜進(jìn)行離子注入使原先為單晶材料的襯底表面形成非晶層；在所述襯底上生成覆蓋所述介質(zhì)條的非晶半導(dǎo)體層，然后將其進(jìn)行熱退火處理，使所 述非晶層和所述非晶半導(dǎo)體層再結(jié)晶形成單晶層；對預(yù)設(shè)計為晶體管源漏區(qū)的所述介質(zhì)條兩端區(qū)域做相應(yīng)的處理形成保護(hù)層； 在所述保護(hù)層覆蓋區(qū)域以外的介質(zhì)條兩側(cè)形成再結(jié)晶的半導(dǎo)體側(cè)墻，并在所述保護(hù)層 覆蓋區(qū)域內(nèi)形成再結(jié)晶的半導(dǎo)體塊；去除所述側(cè)墻之間的介質(zhì)條，所述側(cè)墻形成Fin體；所述半導(dǎo)體塊形成Fin體兩端的支 撐塊；所述Fin體兩端的支撐塊為晶體管的源漏區(qū)；在所述襯底和所述半導(dǎo)體塊上生成犧牲層，并在所述Fin體的兩側(cè)形成保護(hù)側(cè)墻，然 后將其進(jìn)行氧化處理，使所述Fin體與所述襯底隔離； 去除所述保護(hù)側(cè)墻，形成柵介質(zhì)層和柵電極。
2.如權(quán)利要求1所述的方法，其特征在于，所述襯底為無摻雜或者輕摻雜的單晶半導(dǎo) 體襯底。
3.如權(quán)利要求1所述的方法，其特征在于，形成所述半導(dǎo)體側(cè)墻的方法為對所述再結(jié) 晶的半導(dǎo)體層進(jìn)行各向異性刻蝕，在所述保護(hù)層覆蓋區(qū)域以外的介質(zhì)條兩側(cè)形成再結(jié)晶的 半導(dǎo)體側(cè)墻。
4.如權(quán)利要求1所述的方法，其特征在于，所述襯底上生成的犧牲層覆蓋所述Fin體， 在去除所述保護(hù)側(cè)墻步驟之后，還包括去除所述Fin體兩側(cè)的犧牲層步驟。
5.如權(quán)利要求1所述的方法，其特征在于，使所述Fin體與所述襯底隔離的步驟具體 為采用側(cè)向氧化對其進(jìn)行氧化處理，讓Fin體的底部氧化形成一隔離層使Fin體與所述襯 底隔離。
6.如權(quán)利要求1所述的方法，其特征在于，對預(yù)設(shè)計為晶體管源漏區(qū)的所述介質(zhì)條兩 端區(qū)域做相應(yīng)處理形成保護(hù)層的具體過程為在預(yù)設(shè)計為晶體管源漏區(qū)的所述介質(zhì)條兩端 區(qū)域覆蓋光刻膠。
7.如權(quán)利要求1-6任一項所述的方法，其特征在于，所述熱退火的退火溫度為600 900°C，處理時間為1 8小時，退火環(huán)境為無氧環(huán)境。
8.如權(quán)利要求7所述的方法，其特征在于，在所述襯底上生成所述介質(zhì)條之后，還包括 在所述襯底上生成一屏蔽層，然后才以所述介質(zhì)條為掩膜注入相應(yīng)的雜質(zhì)使襯底表面形成非晶層。
9.如權(quán)利要求1所述的方法，其特征在于，所述介質(zhì)條為氧化硅條，所述非晶半導(dǎo)體層 為非晶硅層。
10.一種FinFET晶體管的制作方法，其特征在于，包括 在襯底上生成一介質(zhì)條；在所述襯底上生成覆蓋所述介質(zhì)條的非晶半導(dǎo)體層；在所述襯底上以所述介質(zhì)條為掩膜注入相應(yīng)的離子使其在襯底表面形成非晶層，然后 將其進(jìn)行熱退火處理，使所述非晶層和所述非晶半導(dǎo)體層再結(jié)晶形成單晶層；對預(yù)設(shè)計為晶體管源漏區(qū)的所述介質(zhì)條兩端區(qū)域做相應(yīng)的處理形成保護(hù)層； 在所述保護(hù)層覆蓋區(qū)域以外的介質(zhì)條兩側(cè)形成再結(jié)晶的半導(dǎo)體側(cè)墻，并在所述保護(hù)層 覆蓋區(qū)域以內(nèi)形成再結(jié)晶的半導(dǎo)體塊；去除所述側(cè)墻之間的介質(zhì)條，所述側(cè)墻形成Fin體；所述半導(dǎo)體塊形成Fin體兩端的支 撐塊；所述Fin體兩端的支撐塊為晶體管的源漏區(qū)；在所述襯底和所述半導(dǎo)體塊上生成犧牲層，并在所述Fin體的兩側(cè)形成保護(hù)側(cè)墻，然 后將其進(jìn)行氧化處理，使所述Fin體與所述襯底隔離； 去除所述保護(hù)側(cè)墻，形成柵介質(zhì)層和柵電極。
全文摘要
本發(fā)明公開了一種FinFET晶體管制作方法，包括在襯底上生成一介質(zhì)條，以介質(zhì)條為掩膜進(jìn)行離子注入使其在襯底表面形成非晶層；在襯底上生成覆蓋介質(zhì)條的非晶半導(dǎo)體層，并將其進(jìn)行熱退火處理再結(jié)晶成單晶半導(dǎo)體層；對預(yù)設(shè)計為源漏區(qū)域的介質(zhì)條的兩端做相應(yīng)的處理形成源漏區(qū)；在介質(zhì)條不與源漏區(qū)域接觸的兩側(cè)形成再結(jié)晶的半導(dǎo)體側(cè)墻，去除側(cè)墻之間的介質(zhì)條，形成Fin體；在襯底和Fin體上生成犧牲層，并在Fin體的兩側(cè)形成保護(hù)側(cè)墻，然后將其進(jìn)行氧化處理，使Fin體與襯底隔離；去除保護(hù)側(cè)墻和犧牲層，形成柵介質(zhì)層和柵電極。利用該方法制造出的Fin體厚度可根據(jù)實(shí)際需要控制，尤其適合于對Fin體尺寸要求較高的晶體管的制作。
文檔編號H01L21/20GK102130014SQ201110001128
公開日2011年7月20日 申請日期2011年1月5日 優(yōu)先權(quán)日2011年1月5日
發(fā)明者張盛東, 韓德棟, 韓汝琦 申請人:北京大學(xué)深圳研究生院