專利名稱：半導體裝置的制作方法
技術(shù)領(lǐng)域：
依據(jù)本教導內(nèi)容的實施例大體上屬于半導體裝置。
背景技術(shù)：
在DC-DC電源中，對控制MOSFET (金屬氧化物半導體場效應(yīng)晶體管)的優(yōu)化需要將傳導損耗和開關(guān)耗損最小化。歷史上，由于平坦型或溝槽型DMOS (擴散型M0S)裝置的電阻較低且因此其傳導損耗低，它們已經(jīng)被用于進行切換。那些MOSFET結(jié)構(gòu)應(yīng)用了穿過圓晶基板的漏極接觸點(drain contact)。雖然那些結(jié)構(gòu)提供了低電阻，但是它們不能滿足低開關(guān)損耗。LDMOS (橫向擴散MOS (laterally diffused MOS))歷來被用于在高頻處要求具有非常低的開關(guān)損耗的RF (射頻)應(yīng)用中。如果LDMOS裝置可達到可與平坦型或溝槽型DMOS裝置相比的電阻，則由于它們的開關(guān)損耗被降低它們將具有更高的轉(zhuǎn)換效率。獲得較低的電阻需要縮短LDMOS單元節(jié)距的技術(shù)。將控制器和同步MOSFET —起封裝在單個封裝中，可期望獲得在基片頂部具有漏極接觸點并且在基片底部具有源極接觸點的控制MOSFET。為縮小封裝覆蓋區(qū)(foorprint)，控制MOSFET可被堆疊在同步MOSFET的頂部上。在常規(guī)的RF LDMOS功率晶體管中，為了在基片頂部具有LDMOS漏極接觸點，源極接觸點必須在基片的底部。這需要在n+表面源極區(qū)和p+基板之間具有接觸點。重要的是，該接觸點占用較小的面積，因為這將縮短單元節(jié)距并因此降低給定區(qū)域的MOSFET總電阻。同樣重要的是，接觸點具有非常低的電阻，使得其不會顯著影響MOSFET的電阻。此外，應(yīng)該包括連接到源極電極的柵極屏蔽，以降低在裝置的柵極和漏極區(qū)之間的電場。柵極屏蔽電阻應(yīng)該較低以獲得良好的高頻性能；這可在柵極屏蔽局部連接到源極的情況下實現(xiàn)。在分立的功率MOSFET中，柵極屏蔽不能用金屬制成，因為在該處理中只能存在一層金屬，并且該層金屬被用于漏極連接和柵極通路(gate ixniting)。因此，柵極屏蔽是由位于金屬之下的導體構(gòu)成的。用于這樣的屏蔽的導體是重摻雜多晶硅，這是因為重摻雜多晶硅易于形成且具有穩(wěn)定性。先前的在形成源極到基板的連接的嘗試中使用了從n+源極到P+沉降片(sinker)之間的芽接接觸點(budding contact)。這種技術(shù)占用了過大的面積,并且，由于其不使用金屬化(metallization)來接觸基板,所以具有高電阻。另一種技術(shù)是，向下蝕刻出深達基板的溝槽，并使用硅化物和鋁金屬將源極連接到基板。這種技術(shù)也占用了過大的面積，因為溝槽必須具有十分傾斜的輪廓，以避免鋁空缺。在形成接觸點時，可蝕刻出溝槽，并使用金屬化，以將n+源極連接到P+基板，因為這樣降低了電阻。然而，金屬化必須能夠穿過狹窄的開口到達P+基板。

發(fā)明內(nèi)容
依據(jù)本教導內(nèi)容的實施例提供了針對以上所描述的問題的解決方案。在一個實施例中，LDMOS結(jié)構(gòu)將源極連接到基板以及柵極屏蔽，同時利用縮小的面積用于這樣的接觸點。在一個實施例中，柵極屏蔽是使用重摻雜多晶硅構(gòu)成的，并且與漏極金屬化隔離。該處理僅需要單個金屬層。在一個實施例中，使用了與柵極屏蔽、n+源極、以及p+基板接觸的鶴饋通(feed-thought)。歸因于經(jīng)改進的用化學汽相淀積(CVD)鈦(Ti)、氮化鈦(TiN)以及鶴(W)添加處理來填充高縱橫比(aspect ratio)的深溝槽的處理能力，饋通具有相對減小的寬度。實施例包括LDMOS (橫向擴散型金屬氧化物半導體)結(jié)構(gòu)，其將源極連接到基板以及柵極屏蔽，同時這樣的接觸點使用了縮小的面積。該結(jié)構(gòu)包括導電基板層、源極，和漏極接觸點；漏極接觸點通過至少一個中間層與基板層分開。導電溝槽型饋通元件穿過中間層，并且與基板和源極接觸，以電連接漏極接觸點和基板層。本文大體上包括關(guān)于具有饋通源極到基板接觸點的晶體管結(jié)構(gòu)的教導內(nèi)容。在閱讀以下詳細說明之后，本領(lǐng)域技術(shù)人員將認識到這些以及其它的目標和優(yōu)點，其將在不同的附圖中進行說明。


被結(jié)合在本說明書中并形成本說明書的一部分的這些

了實施例，并與說明書一起起到揭示本教導內(nèi)容的原理的作用。貫穿附圖和說明書，相似的數(shù)字指代相似的元件。圖I是用于依據(jù)實施例制作半導體裝置的方法的示例的流程圖；圖2、圖3、圖4、圖5和圖6是示出在依據(jù)實施例的不同制作階段中的半導體裝置的元件的橫截面視圖；圖7是示出依據(jù)實施例的半導體裝置的元件的橫截面視圖。
具體實施例方式現(xiàn)在將詳細參考實施例。雖然將結(jié)合這些實施例描述本教導內(nèi)容，但是應(yīng)該理解的是，它們并非意圖將本教導內(nèi)容限制在這些實施例中。相反，本教導內(nèi)容旨在覆蓋在本教導內(nèi)容的精神和范圍之內(nèi)可能包括的備選、修正和等同物，正如通過隨附的權(quán)利要求書所限定的。在以下詳細說明中，為了提供透徹的理解而闡述了多個特定細節(jié)。但是，本領(lǐng)域技術(shù)人員將認識到，沒有這些特定細節(jié)或具有其等同物也可實現(xiàn)本教導內(nèi)容。在其它情況下，為了不使得本發(fā)明的各方面不必要地含混，沒有詳細描述眾所周知的方法、過程、組件和電 路。下面的詳細說明的一些部分將以用于制作半導體裝置的操作的過程、邏輯框、處理和其它符號表達的方式來表達。這些說明和表達是半導體裝置制作領(lǐng)域的技術(shù)人員使用的手段，用于將他們的工作的實質(zhì)最有效地傳達給其它本領(lǐng)域技術(shù)人員。在本申請中，過程、邏輯框、處理或類似物，被認為是導致所期望的結(jié)果的步驟或指令的前后一致序列。這些步驟是對于物理量所需的物理操縱。但是，應(yīng)該記得，所有這些的和類似的術(shù)語與適當?shù)奈锢砹筷P(guān)聯(lián)，并且僅僅是應(yīng)用于這些量的便利標記。除非根據(jù)以下討論顯而易見地特地做出其它陳述，否則可體會到，貫穿本申請，利用諸如“形成”、“執(zhí)行”、“產(chǎn)生”、“沉積”、“蝕刻”或類似術(shù)語的討論涉及了半導體裝置制作的行為和處理。在本文中使用時，字母“n”是指n型摻雜劑，而字母“p”是指p型摻雜劑。加號“ + ”或減號分別被用于表示相對高或相對低的摻雜劑濃度。在此以普遍使用的方式使用術(shù)語“溝道”。即，在溝道中電流在場效應(yīng)晶體管(FET)之內(nèi)從源極連接移動到漏極連接。溝道可由n型或p型半導體材料制成；相應(yīng)地，F(xiàn)ET被指定為n型溝道或p型溝道裝置。盡管在n型溝道裝置的上下文中進行討論，但實施例并沒有受到這樣的限制。SP， 在此所描述的特征也能夠在P型溝道裝置中使用。通過用n型摻雜劑和材料取代相應(yīng)的p型摻雜劑和材料，描述能夠容易地映射到P溝道裝置，反之亦然。首先描述的是用于制作依據(jù)實施例的裝置的處理。雖然揭示了特定的步驟，這樣的步驟僅作為示例。也就是說，實施例適合于執(zhí)行不同的其它步驟或所記載的步驟的變形。附圖沒有必要按比例描繪，并且在附圖中可能僅示出了這些結(jié)構(gòu)的多個部分，以及形成這些結(jié)構(gòu)的不同的層。而且，制作處理和步驟可與在此所描述的處理和步驟一起執(zhí)行；也就是說，在此所示出的和所描述的步驟之前、之間和/或之后可存在許多處理步驟。重要的是，實施例可結(jié)合這些其它的(可能是常規(guī)的)結(jié)構(gòu)、處理和步驟被實現(xiàn)，而不會明顯地擾亂它們。大體上來說，實施例可替代常規(guī)裝置或處理的部分，而不會明顯地影響外圍的構(gòu)造、處理和步驟。參考圖I的框10，并同時參考圖2，在重摻雜(例如，p++)基板102上生長p-型外延(印i)層106。可然后執(zhí)行額外的P-型注入(未示出)以選擇性地增強印i濃度。犧牲氧化層(sacirficial oxide layer)(未示出)可生長并被剝?nèi)ィ⑶胰缓罂缮L柵極氧化層(其將形成層112的一部分)。然后摻雜型多晶硅和WSix (硅化鎢)可被沉積在柵極氧化物上，作為形成柵極結(jié)構(gòu)115的開始。在圖I的框12中，并繼續(xù)參考圖2，形成了柵極結(jié)構(gòu)115。更特定地，在一個實施例中，可使用光刻處理以在將要形成柵極結(jié)構(gòu)115的面積上選擇性地沉積光阻材料(photoresist)(未示出)。可使用等離子蝕刻步驟以除去在該面積以外的WSix和摻雜型多晶硅，從而形成包括WSix層117和多晶硅層118的柵極結(jié)構(gòu)115。在圖I的框14中，同樣參考圖2，在印i層106上及其之內(nèi)形成其它結(jié)構(gòu)。更具體地，在一個實施例中，可使用另一個光刻處理來選擇性地將光阻材料(未示出)沉積到將要形成P-型體區(qū)109的區(qū)以外的所有面積中。然后可使用豎直的以及傾斜注入的結(jié)合，形成體區(qū)109。在清潔圓晶之后，可執(zhí)行注入物退火或體驅(qū)動。使用熱氧化或氧化間隔形成技術(shù)，在柵極結(jié)構(gòu)115側(cè)面上產(chǎn)生了氧化層(層112的部分)?？墒褂霉饪烫幚韥碓趯⒁纬蒼-LDD (輕摻雜漏極)區(qū)111的區(qū)外面的區(qū)域中選擇性地沉積光阻材料(未示出)。然后，可使用注入物以形成延伸的漏極LDD區(qū)111。可使用光刻處理來在將要形成n+源極區(qū)104和n+漏極區(qū)108的區(qū)外面的所有區(qū)域中選擇性地沉積光阻材料(未示出)，并且然后可使用含砷的(arsenic)注入物來形成源極區(qū)104和漏極區(qū)108。在清潔圓晶之后，可執(zhí)行源極注入物退火。然后，等離子體或TEOS (原硅酸四乙酯)氧化物可被沉積并退火，以完成柵極屏蔽氧化層112。在圖I的框16中，同時參考圖3，形成了柵極屏蔽114。更特定地，在一個實施例中，可使用光刻處理以在除柵極屏蔽到n+源極接觸區(qū)140以外的區(qū)域中選擇性地沉積光阻材料(未示出)。然后可蝕刻掉在區(qū)140中的柵極屏蔽氧化層112，暴露出下面的源極區(qū)104。在清潔圓晶，并使用稀釋的HF (氫氟酸)做最后的預處理之后，可在氧化層112的剩余物上以及源極區(qū)104上沉積柵極屏蔽114。有意義的是，柵極屏蔽114與下面的源極區(qū)104接觸。在一個實施例中，使用摻雜多晶硅形成柵極屏蔽114。參考圖3，可使用光刻處理在柵極屏蔽114上除區(qū)142以外選擇性地沉積光阻材料(未示出)。然后可使用等離子體蝕刻步驟以去除在被光阻材料覆蓋的區(qū)域以外的區(qū)域142中的柵極屏蔽材料，如圖4所示。在清潔圓晶之后，相對厚的TEOS層116可被沉積，并且然后被回蝕，以形成平坦表面,而不暴露出柵極屏蔽114，如圖4所示。在圖I的框181中，并且參考圖5，形成了源極到基板的饋通元件120。更特定地，在一個實施例中，可使用光刻處理以在將要形成源極到基板饋通接觸點的區(qū)域以外的區(qū)域中選擇性地沉積光阻材料(未示出)?？墒褂枚襟E等離子體蝕刻以蝕刻出用于饋通接觸點的溝槽144。首先，等離子體氧化蝕刻可被用于蝕刻在印i層106頂部上的TEOS層116。然后，可使用等離子體硅蝕刻以形成穿過印i層106并延伸到p+基板102中的溝槽144。在清潔圓晶，并使用稀釋HF進行最后預處理之后，溝槽144的上部比下部寬，在柵極屏蔽114遇到饋通元件120的點160處形成凸緣(ledge)。可沉積鈦層和氮化鈦(TiN)層的保形涂層(conformal coating)來為溝槽144的側(cè)面和底部加襯層(line),然后迅速熱退火以形成硅化鈦接觸點。然后可將CVD鎢(W)層沉積在溝槽144中以形成饋通元件120。鎢層足夠厚到完全填滿溝槽。然后可蝕刻鎢以除去暴露出的鈦和氮化鈦層，而不蝕刻鎢。凸緣160改善了金屬和相鄰硅之間的接觸點，并降低了接觸點電阻?？蓪⒌蜏匮趸?LTO)層124和硼磷硅玻璃(BPSG)層126沉積在饋通元件120和TEOS層116的上表面上，并退火，以使那些材料穩(wěn)定。在圖I的框20中，同樣參考圖6，形成了漏極接觸點122。更具體而言，在一個實施例中，可使用光刻處理將光阻材料(未示出)選擇性地沉積在漏極接觸區(qū)以外的區(qū)域中。可使用等離子體氧化蝕刻來蝕刻掉氧化物(TE0S層)116并形成溝槽151。在清潔圓晶并使用稀釋HF最后預處理之后,通過沉積Ti層和TiN層形成阻擋層(barrier layer) 152,其給溝槽151加襯層并在BPSG 126的表面上延伸。迅速熱退火可被用于形成硅化鈦接觸點。CVD鎢層可被沉積成足以完全填滿溝槽151的厚度，并形成漏極接觸點122。然后，可回蝕 鎢以使鎢平坦化，使得其僅在漏極接觸點122的里面有所剩余。柵極接觸點(未示出)可以類似的方式形成。在圖I的框22中，形成金屬層130。更特定地，在一個實施例中，可沉淀鈦層(未示出)和厚的鋁層?？墒褂霉饪烫幚韥碓诮饘倩瘏^(qū)域上選擇性地沉積光阻材料(未示出)，并且可使用等離子體蝕刻以除去在該區(qū)域以外的鋁和鈦層。作為剛剛描述的處理的結(jié)果，形成了諸如在圖7中所說明的LDMOS結(jié)構(gòu)。圖7是示出依據(jù)本發(fā)明的實施例的半導體裝置100的一部分的橫截面視圖。裝置100可被配置成倒裝芯片。裝置100包括導電(例如，P++型)的基板層102。在倒裝芯片的實施例中，可存在與基板層102相鄰的背面金屬層(未示出)?？紤]到圖7的定向，背面金屬層在基板層102的下面。該裝置還包括epi層106。epi層包括n+源極區(qū)104、n+漏極區(qū)108、p+體區(qū)(bodyregion)109，和n-LDD區(qū)111。該印i層106可包括在圖I中未示出的額外的結(jié)構(gòu)、層或區(qū)?；鍖?02和印i層106可從而通過反偏結(jié)和MOSFET溝道與漏極接觸點122隔離。氧化層112將柵極屏蔽114與下面的各區(qū)隔離，這些區(qū)包括柵極115，柵極115包括第一(例如，WSix)層117和第二(例如，多晶硅)層118。柵極屏蔽114還與漏極接觸點122隔離。但是，柵極屏蔽與源極區(qū)104接觸。柵極屏蔽114還與饋通元件120接觸。饋通 元件120還與源極區(qū)域104和基板102接觸。阻擋層121 (例如，Ti/TiN)為饋通元件120的內(nèi)部加襯層。饋通元件120通過第一(例如，LT0)層124和第二 (例如，BPSG)層126與鋁層130分開。與常規(guī)裝置相比，饋通元件120所占用的面積和體積均明顯縮小。因此，每一個單元的尺寸可被縮小，從而增加單元密度和/或縮小裝置尺寸。在當裝置100被用于移動/手持裝置(諸如移動電話和智能電話)中的情況下，這是一個重要的考慮因素。而且，與常規(guī)的沉降片相比，饋通元件120可更迅速地制作，減少了制造時間并提高了生產(chǎn)能力，從而降低了成本。在一個實施例中，饋通元件120是由鎢制成的，因為與摻雜型硅的熱系數(shù)相比，鎢的熱系數(shù)與硅更加匹配，并因為鎢本質(zhì)上比摻雜型硅具有更低的電阻。裝置100可通過對柵極結(jié)構(gòu)施加電勢以完成電路來被操作，該電路包括源極接觸點(未示出)、源極金屬和漏極金屬，在印i層106中的結(jié)構(gòu)、基板層102、漏極接觸點122和饋通元件120。綜上所述，實施例提供了 LDMOS結(jié)構(gòu)，其將源極連接到基板并連接到柵極屏蔽，同時利用縮小的面積用于這樣的接觸點。柵極屏蔽可使用重摻雜多晶硅構(gòu)成，并可與漏極金屬化隔離。饋通元件(例如，鎢饋通元件)接觸柵極屏蔽，n+型源極，和p++型基板。饋通元件具有相對小的寬度。結(jié)果，單元的尺寸可被縮小，因此裝置的尺寸可被縮小，并且單元密度可增大。為了說明和描述的目的提出前述對特定實例的說明。它們并非意圖為排他性的或者將本教導的內(nèi)容限制在所揭示的精確形式中，而是，按照以上所教授的內(nèi)容還可能有許多修正和變形。這些實施例被選出并進行描述是為了最佳地解釋本教導內(nèi)容的原理及其實際應(yīng)用，從而使本領(lǐng)域其它技術(shù)人員能夠最佳地利用本教導內(nèi)容和具有適合于實際打算應(yīng)用的各種變化的各種實施例。其意圖將保護范圍通過隨附的權(quán)利要求書和它們的等同物來限定。在此描述的所有元件、部分和步驟都優(yōu)選地被包括在內(nèi)。應(yīng)該理解的是，這些元件、部分和步驟中的任一項都可由其它元件、部分和步驟替換，或全部一起被刪除，這對于那些本領(lǐng)域技術(shù)人員來說將顯而易見的。
概念本文至少揭示了以下概念概念I(lǐng). 一種半導體裝置，包括在重摻雜型基板層上生長的外延層，這兩層均為第一導電類型；在所述外延層中的源極區(qū)，其為第二導電類型；在所述外延層中的漏極區(qū)，其為所述第二導電類型； 用于所述漏極區(qū)的漏極接觸點，其中，所述外延層和基板層通過反偏結(jié)和MOSFET(金屬氧化物半導體場效應(yīng)管)溝道與所述漏極接觸點隔離；以及導電溝槽型饋通元件，其穿過所述外延層，并接觸所述基板層以及所述源極區(qū)，其中，所述饋通元件可被操作以用于電連接所述漏極接觸點和所述基板層。概念2.如概念I(lǐng)所述的半導體裝置，進一步包括與所述饋通元件接觸的柵極屏蔽。概念3.如概念2所述的半導體裝置，其中，所述柵極屏蔽還與所述源極區(qū)接觸。概念4.如概念2所述的半導體裝置，其中，所述柵極屏蔽包括多晶硅。概念5.如概念I(lǐng)所述的半導體裝置，其中，所述饋通元件包括鎢。概念6.如概念I(lǐng)所述的半導體裝置，其中，所述饋通元件包括形成阻擋層的保形涂層。概念7.如概念6所述的半導體裝置，其中，所述保形涂層包括氮化鈦。概念8.如概念I(lǐng)所述的半導體裝置，其中，所述裝置包括倒裝芯片。概念9.如概念I(lǐng)所述的半導體裝置，其中，所述裝置包括橫向擴散型金屬氧化物半導體(LDMOS)裝置。概念10. —種半導體裝置，包括在重摻雜基板層上生長的外延層，這兩層均為第一導電類型；在所述外延層中的源極區(qū)，其為第二導電類型；在所述外延層中的漏極區(qū)，其為所述第二導電類型；耦接到金屬層的漏極接觸點，其中，所述外延層和基板層通過反偏結(jié)和MOSFET(金屬氧化物半導體場效應(yīng)晶體管)溝道與所述漏極接觸點分開；以及導電的溝槽型饋通元件，其穿過所述外延層并接觸所述基板層，其中，所述饋通元件通過至少一個中間層與所述金屬層分開，并且其中，所述漏極接觸點和所述饋通元件通過所述外延層被分開；以及柵極結(jié)構(gòu)，其中，在所述柵極結(jié)構(gòu)上施加電勢形成電路徑，其包括所述基板層、所述漏極接觸點、所述外延層和所述饋通元件。概念11.如概念10所述的半導體裝置，進一步包括接觸到所述饋通元件的柵極屏蔽。概念12.如概念11所述的半導體裝置，其中，所述柵極屏蔽還接觸到所述源極區(qū)。概念13.如概念11所述的半導體裝置，其中，所述柵極屏蔽包括多晶硅，并且其中，所述饋通原件包括鎢。概念14.如概念10所述的半導體裝置，其中，所述饋通元件包括保形涂層，其形成阻擋層。
概念15.如概念10所述的半導體裝置，其中，所述裝置包括倒裝芯片。概念16.如概念10所述的半導體裝置，其中，所述裝置包括橫向擴散的金屬氧化物半導體(LDMOS)裝置。概念17. —種制作半導體裝置的方法，所述方法包括在重摻雜基板層上生長的外延層中形成源極區(qū)和漏極區(qū)，所述基板層和所述外延層均為第一導電類型，所述源極區(qū)和漏極區(qū)均為第二導電類型；形成漏極接觸點，其中，所述外延層和基板層通過反偏結(jié)和MOSFET(金屬氧化物半導體場效應(yīng)晶體管)溝道與所述漏極接觸點隔離；以及形成導電溝槽型饋通元件，其穿過所述外延層，并與所述基板層和所述源極區(qū)接觸，其中，所述饋通元件可被操作以用于電連接所述漏極接觸點和所述基板層。 概念18.如概念17所述的方法，進一步包括形成柵極屏蔽，其與所述饋通元件接觸，并與所述源極區(qū)接觸。概念19.如概念17所述的方法，其中，所述形成所述饋通元件進一步包括在所述中間層中形成溝槽，該溝槽延伸到所述基板層中；將所述溝槽敷涂以阻擋層；以及用導電材料填充所述溝槽。概念20.如概念17所述的方法，其中，所述裝置是從以下組中選出，所述組包括倒裝芯片；以及橫向擴散型金屬氧化物半導體(LDMOS)裝置。
權(quán)利要求
1.一種半導體裝置，包括 在重摻雜基板層上生長的外延層，這兩層均為第一導電類型； 在所述外延層中的源極區(qū)，其為第二導電類型； 在所述外延層中的漏極區(qū)，其為所述第二導電類型； 用于所述漏極區(qū)的漏極接觸點，其中，所述外延層和基板層通過反偏結(jié)和MOSFET(金屬氧化物半導體場效應(yīng)晶體管)溝道與所述漏極接觸點隔離；以及 導電的溝槽型饋通元件，其穿過所述外延層并接觸所述基板層以及所述源極區(qū)，其中，所述饋通元件可被操作以用于電連接所述漏極接觸點和所述基板層。
2.如權(quán)利要求I所述的半導體裝置，進一步包括接觸到所述饋通元件的柵極屏蔽。
3.如權(quán)利要求2所述的半導體裝置，其中，所述柵極屏蔽還與所述源極區(qū)接觸。
4.如權(quán)利要求2所述的半導體裝置，其中，所述柵極屏蔽包括多晶硅。
5.如權(quán)利要求I所述的半導體裝置，其中，所述饋通元件包括鎢。
6.如權(quán)利要求I所述的半導體裝置，其中，所述饋通元件包括保形涂層，其形成阻擋層。
7.如權(quán)利要求6所述的半導體裝置，其中，所述保形涂層包括氮化鈦。
8.如權(quán)利要求I所述的半導體裝置，其中，所述裝置包括倒裝芯片。
9.如權(quán)利要求I所述的半導體裝置，其中，所述裝置包括橫向擴散型金屬氧化物半導體(LDMOS)裝置。
10.一種半導體裝置，包括 在重摻雜基板層上生長的外延層，這兩層均為第一導電類型； 在所述外延層中的源極區(qū)，其為第二導電類型； 在所述外延層中的漏極區(qū)，其為所述第二導電類型； 耦接到金屬層上的漏極接觸點，其中，所述外延層和基板層通過反偏結(jié)和MOSFET(金屬氧化物半導體場效應(yīng)晶體管)溝道與所述漏極接觸點隔離；以及 導電的溝槽型饋通元件，其穿過所述外延層并接觸所述基板層，其中，所述饋通元件通過至少一個中間層與所述金屬層分開，并且其中，所述漏極接觸點和所述饋通元件通過所述外延層分開；以及 柵極結(jié)構(gòu)，其中，在所述柵極結(jié)構(gòu)上施加電勢形成了電路徑，其包括所述基板層、所述漏極接觸點、所述外延層和所述饋通元件。
11.如權(quán)利要求10所述的半導體裝置，進一步包括柵極屏蔽，其與所述饋通元件接觸。
12.如權(quán)利要求11所述的半導體裝置，其中，所述柵極屏蔽還與所述源極區(qū)接觸。
13.如權(quán)利要求11所述的半導體裝置，其中，所述柵極屏蔽包括多晶硅，并且其中所述饋通元件包括鶴。
14.如權(quán)利要求10所述的半導體裝置，其中，所述饋通元件包括保形涂層，其形成阻擋層。
15.如權(quán)利要求10所述的半導體裝置，其中，所述裝置包括倒裝芯片。
16.如權(quán)利要求10所述的半導體裝置，其中，所述裝置包括橫向擴散型金屬氧化物半導體(LDMOS)裝置。
17.一種制作半導體裝置的方法，所述方法包括在重摻雜基板層上生長的外延層中形成源極區(qū)和漏極區(qū)，所述重摻雜基板層和所述外延層均為第一導電類型，所述源極區(qū)和所述漏極區(qū)均為第二導電類型； 形成漏極接觸點，其中，所述外延層和基板層通過反偏結(jié)和MOSFET(金屬氧化物半導體場效應(yīng)晶體管)溝道與所述漏極接觸點隔離；以及 形成導電的溝槽型饋通元件，其穿過所述外延層并與所述基板層和所述源極區(qū)接觸，其中，所述饋通元件可被操作以用于電連接所述漏極接觸點和所述基板層。
18.如權(quán)利要求17所述的方法，進一步包括形成與所述饋通元件接觸并與所述源極區(qū)接觸的柵極屏蔽。
19.如權(quán)利要求17所述的方法，其中，所述形成所述饋通元件進一步包括 在所述中間層上形成溝槽，并且該溝槽延伸到所述基板層中； 將所述溝槽敷涂以阻擋層；以及 用導電材料填充所述溝槽。
20.如權(quán)利要求17所述的方法，其中，所述裝置是從以下組中選出的，所述組包括倒裝芯片，以及橫向擴散型金屬氧化物半導體(LDMOS)裝置。
全文摘要
一種LDMOS(橫向擴散型金屬氧化物半導體)結(jié)構(gòu)，其將源極連接到基板并還連接到柵極屏蔽，同時這樣的接觸點將占用縮小的面積。該結(jié)構(gòu)包括導電基板層、源極，和漏極接觸點；漏極接觸點通過至少一個中間層與基板層分開。導電的溝槽型饋通元件穿過中間層，并與基板和源極接觸，以電連接漏極接觸點和基板層。
文檔編號H01L29/78GK102656697SQ201080057095
公開日2012年9月5日 申請日期2010年11月2日 優(yōu)先權(quán)日2009年11月2日
發(fā)明者K.特里爾 申請人:維西埃-硅化物公司