專(zhuān)利名稱(chēng)：微電子封裝及其制造方法
技術(shù)領(lǐng)域：
一般來(lái)說(shuō)，本發(fā)明的公開(kāi)實(shí)施例涉及微電子器件的封裝，更具體來(lái)說(shuō)，涉及高密度微電子封裝內(nèi)的電氣線路的分布。
背景技術(shù)：
集成電路管芯和其它微電子器件通常封閉在封裝內(nèi)，其中除了別的功能之外，封裝還使得能夠在管芯與插口、主板或另一下一級(jí)組件之間進(jìn)行電連接。隨著管芯尺寸的縮小以及互連密度的增大，這些電連接必須進(jìn)行縮放以便與通常在管芯處發(fā)現(xiàn)的較小間距以及通常在下一級(jí)組件處發(fā)現(xiàn)的較大間距匹配。微電子封裝內(nèi)的互連縮放的現(xiàn)有方法是使用單個(gè)高密度互連(HDI)襯底來(lái)處理從管芯凸塊間距(其中，典型的間距值可以是150微米(micron或μπι))到系統(tǒng)板級(jí)間距(其中，典型的間距值可以是IOOOymJP 10毫米(mm))的間隙變換。這種方法導(dǎo)致非常細(xì)的線路、間隔和通路設(shè)計(jì)規(guī)則以使得能夠進(jìn)行管芯路徑設(shè)計(jì)，并導(dǎo)致非常大的襯底主體大小以便以系統(tǒng)板級(jí)間距對(duì)接。


通過(guò)結(jié)合圖中的各個(gè)附圖閱讀以下詳細(xì)描述，將能更好地理解公開(kāi)的實(shí)施例，附圖中圖1是根據(jù)本發(fā)明一個(gè)實(shí)施例的微電子封裝的平面圖；圖2是根據(jù)本發(fā)明一個(gè)實(shí)施例的圖1中的微電子封裝的橫截面圖；圖3是示出根據(jù)本發(fā)明一個(gè)實(shí)施例用于制造微電子封裝的方法的流程圖；以及圖4是示出根據(jù)本發(fā)明另一個(gè)實(shí)施例用于制造微電子封裝的方法的流程圖。為了簡(jiǎn)單且清楚地說(shuō)明，附圖示出一般的構(gòu)造方式，并且可省略對(duì)公知的特征和技術(shù)的描述和細(xì)節(jié)以免不必要地使對(duì)本發(fā)明的描述的實(shí)施例的論述晦澀難懂。另外，附圖中的元件不一定按比例繪制。例如，圖中的一些元件的尺寸可能相對(duì)于其它元件有所夸大以便有助于改善對(duì)本發(fā)明的實(shí)施例的理解。不同圖中的相同附圖標(biāo)記表示相同的元件，而類(lèi)似的附圖標(biāo)記可以但不一定表示類(lèi)似的元件。本描述和權(quán)利要求中的術(shù)語(yǔ)“第一”、“第二”、“第三”、“第四”等(如果有的話)用于區(qū)分類(lèi)似元件，但不一定用于描述特定順序或時(shí)間次序。將了解，在合適的情況下，如此使用的術(shù)語(yǔ)可互換，以使得本文描述的本發(fā)明的實(shí)施例能夠例如按照不同于本文示出或以其它方式描述的順序的順序操作。類(lèi)似地，如果本文將方法描述為包括一系列步驟，那么本文介紹的這些步驟的次序不一定是執(zhí)行這些步驟的唯一次序，并且所陳述的某些步驟可能可以省略和/或本文沒(méi)有描述的某些其它步驟可能可以添加到該方法中。此外，術(shù)語(yǔ)“包括”、“包含”、“具有”及其任何變化要涵蓋非排他性包含，以使得包括一列要素的過(guò)程、方法、物品或設(shè)備不一定局限于那些要素，而是可以包括這些過(guò)程、方法、物品或設(shè)備中沒(méi)有明確列出或其固有的其它要素。
本描述和權(quán)利要求中的術(shù)語(yǔ)“左”、“右”、“前”、“后”、“頂”、“底”、“上”、“下”等(如
果有的話)用于描述的目的，而不一定用于描述永久的相對(duì)位置。將了解，在合適的情況下，如此使用的術(shù)語(yǔ)可互換，以使得本文描述的本發(fā)明的實(shí)施例能夠例如按照不同于本文所示或以其它方式描述的定向的其它定向操作。本文所用的術(shù)語(yǔ)“耦合”定義為以電或非電的方式直接或間接連接。本文描述為彼此“相鄰”的對(duì)象可以彼此物理接觸，彼此緊貼，或者位于彼此相同的一般區(qū)域或區(qū)中，這視使用該短語(yǔ)的上下文而定。本文出現(xiàn)短語(yǔ)“在一個(gè)實(shí)施例中”時(shí)不一定都指相同的實(shí)施例。
具體實(shí)施例方式在本發(fā)明的一個(gè)實(shí)施例中，一種微電子封裝包括具有第一表面區(qū)域的第一襯底和具有第二表面區(qū)域的第二襯底。第一襯底包括在其第一表面處具有第一間距的第一組互連和在其第二表面處具有第二間距的第二組互連。第二襯底利用第二組互連耦合到第一襯底，并包括具有第三間距的第三組互連以及利用微通路彼此連接的第一和第二內(nèi)部導(dǎo)電層。第一間距小于第二間距，第二間距小于第三間距，并且第一表面區(qū)域小于第二表面區(qū)域。上文提到，現(xiàn)有微電子封裝解決方案采用HDI襯底來(lái)處理(handle)從管芯凸塊間距到系統(tǒng)板級(jí)間距的間隙變換(space transformation) 0 HDI襯底的成本結(jié)構(gòu)很大程度上由實(shí)現(xiàn)最小-并且實(shí)現(xiàn)起來(lái)更昂貴-的設(shè)計(jì)規(guī)則所需的技術(shù)決定。但是，只有在管芯陰影下方的區(qū)域中以及離管芯邊緣前幾毫米的信號(hào)路徑中才真正需要這些最小設(shè)計(jì)規(guī)則。因此，在現(xiàn)有方法中，成本受到僅占襯底總面積的約20%的要求的推動(dòng)。本發(fā)明的實(shí)施例涉及HDI襯底和HDI印刷電路板(PCB)技術(shù)的組合，由此導(dǎo)致對(duì)于中央處理單元(CPU)和芯片組封裝等有用的封裝解決方案，該解決方案比上文描述的現(xiàn)有封裝解決方案具有大得多的成本效益。為了實(shí)現(xiàn)此，本發(fā)明的實(shí)施例將間隙變換分為兩級(jí)，每一級(jí)具有根本不同的成本結(jié)構(gòu)。通過(guò)利用HDI PCB設(shè)計(jì)規(guī)則和材料制造的第一襯底來(lái)處理系統(tǒng)級(jí)接口。通過(guò)利用更加具有限制性的管芯級(jí)設(shè)計(jì)規(guī)則和材料制造的第二襯底來(lái)處理管芯級(jí)接口，第二襯底的大小限制為支持HDI PCB襯底級(jí)的互連所需的最小值。由于管芯級(jí)設(shè)計(jì)規(guī)則的成本比PCB設(shè)計(jì)規(guī)則的成本超出十倍或更大倍的因子，所以本發(fā)明的實(shí)施例得到比現(xiàn)有技術(shù)顯著小的成本結(jié)構(gòu)。本發(fā)明的實(shí)施例可在高端服務(wù)器CPU或圖形處理單元(GPU)封裝技術(shù)環(huán)境中在成本節(jié)省和其它因素方面實(shí)現(xiàn)尤其顯著的價(jià)值。這些技術(shù)領(lǐng)域需要非常大的形狀因子和層計(jì)數(shù)以滿(mǎn)足產(chǎn)品要求，從而在現(xiàn)有封裝工藝下導(dǎo)致非常昂貴的HDI襯底。通過(guò)如下文詳細(xì)描述地那樣將封裝間隙變換分到兩個(gè)襯底上，可實(shí)現(xiàn)總的更低的成本結(jié)構(gòu)。在本發(fā)明的某些實(shí)施例中，制造第一和第二襯底，并將其彼此附連，然后在最終封裝中附連管芯。這允許放棄掉(yield out)襯底層和其它地方中的缺陷，而不會(huì)浪費(fèi)好的管芯，從而降低成本并增加效率。另外，管芯和襯底制造可并行進(jìn)行，由此減少吞吐時(shí)間?，F(xiàn)在參考附圖，圖1是根據(jù)本發(fā)明一個(gè)實(shí)施例的微電子封裝100的平面圖，圖2是其橫截面圖。如圖1和圖2所示，微電子封裝100包括微電子管芯110、襯底120和襯底130。襯底120包括具有表面區(qū)域125的表面121、與表面121相對(duì)的表面222、在表面121處具有間距227的一組互連226以及在表面222處具有間距229的一組互連228。襯底130包
5括具有表面區(qū)域135的表面131、與表面131相對(duì)的表面232、具有間距237的一組互連236以及經(jīng)由微通路240彼此連接的內(nèi)部導(dǎo)電層233和234。間距227小于間距229，間距229小于間距237，并且表面區(qū)域125小于表面區(qū)域135。因此，襯底120具有允許以典型的受控崩塌芯片連接(C4)間距到管芯110的連接的細(xì)的線路、間隔和通路設(shè)計(jì)規(guī)則。襯底120將來(lái)自管芯110的輸入/輸出(10)、電源和接地凸塊重新分布到足夠粗以安裝在由襯底130表示的HDI PCB襯底上的更大間距。如所描述的，除了在一側(cè)上以特定間距與襯底120對(duì)接之外，襯底130還在另一側(cè)上以更大的間距與插口或主板等對(duì)接。根據(jù)本發(fā)明的實(shí)施例，襯底120和130的組合(該組合可稱(chēng)為襯底組合件)可用作CPU或芯片組封裝中的“襯底”。應(yīng)注意，根據(jù)術(shù)語(yǔ)“微通路”的傳統(tǒng)用途，微通路240是僅穿過(guò)襯底130內(nèi)的兩個(gè)相鄰層之間的連接。這將它與穿過(guò)襯底層的整個(gè)堆疊的鍍通孔即PTH加以區(qū)分。管芯110利用互連2 耦合到襯底120，而襯底130利用互連2 耦合到襯底120?；ミB2 可經(jīng)由插口或類(lèi)似組件(未示出)將微電子封裝100與主板等(也未示出)連接。插口連接可以是任何合適的類(lèi)型，包括引腳柵格陣列(PGA)、連接盤(pán)柵格陣列(LGA)、球柵陣列(BGA)?；ミB2 是形成從管芯110出來(lái)的第一級(jí)連接的互連，傳統(tǒng)上將它們稱(chēng)為第一級(jí)互連即FLI。類(lèi)似地，互連236是將管芯封裝附連到主板或類(lèi)似組件的互連，傳統(tǒng)上將它們稱(chēng)為第二級(jí)互連即SLI?；ミB2 表示新互連級(jí)，因?yàn)樗鼈冃纬傻讲皇乾F(xiàn)有微電子封裝的一部分的組件(襯底120)的連接。遵照已經(jīng)適當(dāng)?shù)赜糜诘谝患?jí)和第二級(jí)互連的命名方案，本文提出用短語(yǔ)“中間級(jí)互連”(“MLI”)作為互連228的名稱(chēng)。微電子器件的制造商所面臨的挑戰(zhàn)是開(kāi)發(fā)對(duì)于大管芯能夠以細(xì)的凸塊間距實(shí)現(xiàn)高產(chǎn)組裝工藝的工藝。采用的一種工藝是熱壓接接合(TCB)。TCB工藝將得益于具有柔性襯底(例如，無(wú)核襯底)而不是厚的剛性襯底。因此，在一個(gè)實(shí)施例中，襯底120是不具有PTH或其它通孔而是通過(guò)微通路來(lái)連接所有層的無(wú)核襯底。另一方面，對(duì)具有集成調(diào)壓器等的襯底組合件的需要可規(guī)定襯底120要有核。因此，在所示實(shí)施例中，襯底120包括核225。在某些實(shí)施例中，微電子封裝100還包括位于襯底120和襯底130的至少一個(gè)中的集成無(wú)源器件M5。在所示實(shí)施例中，集成無(wú)源器件245位于襯底130中。作為一個(gè)實(shí)例，集成無(wú)源器件245可用作全集成調(diào)壓器等中的組件。在其中襯底120是有核襯底的一些實(shí)施例中，核本身的厚度不大于400微米。在相同或其它實(shí)施例中，如圖2所示，襯底120包括直徑不大于200 μ m的多個(gè)通孔251。在相同或其它實(shí)施例中，如圖1所示，襯底120包含厚度均不大于15微米且彼此間隔不大于15微米的間隙153的導(dǎo)電跡線152(圖中只示出兩條)。在相同或另一實(shí)施例中，襯底130包含厚度均不大于75微米且彼此間隔不大于75微米的間隙163的導(dǎo)電跡線162(圖中只示出兩條)。圖3是示出根據(jù)本發(fā)明一個(gè)實(shí)施例用于制造微電子封裝的方法300的流程圖。作為一個(gè)實(shí)例，方法300可導(dǎo)致形成與在圖1中首先示出的微電子封裝100類(lèi)似、但不包括管芯110的微電子封裝。方法300的步驟310是提供第一襯底。作為一個(gè)實(shí)例，第一襯底可以與在圖1中首先示出的襯底120類(lèi)似。因此，在一個(gè)實(shí)例中，第一襯底具有第一表面區(qū)域，并且包括在其第一表面處具有第一間距的第一組互連和在其第二表面處具有第二間距的第二組互連，并且第一間距小于第二間距。方法300的步驟320是將第一襯底附連到第二襯底以形成襯底組合件，其中第二襯底具有利用微通路彼此連接的第一和第二內(nèi)部導(dǎo)電層。作為一個(gè)實(shí)例，襯底組合件可表示與第一襯底和第二襯底類(lèi)似的襯底的組合。作為另一個(gè)實(shí)例，微通路可以與圖2中示出的微通路240類(lèi)似。作為另一個(gè)實(shí)例，第二襯底可以與在圖1中首先示出的襯底130類(lèi)似。因此，在一個(gè)實(shí)施例中，第二襯底具有第二表面區(qū)域，利用第二組互連耦合到第一襯底，并包括具有第三間距的第三組互連。在該實(shí)施例中，第二間距小于第三間距，并且第一表面區(qū)域小于第二表面區(qū)域。如上文所提到的，在本發(fā)明的某些實(shí)施例中，襯底120是無(wú)核襯底。在那些實(shí)施例中的至少一些實(shí)施例中，并且在其中襯底120相對(duì)較薄和/或較柔性的其它實(shí)施例中，可能很難在不對(duì)襯底造成損壞的情況下處理襯底。這可表示無(wú)核(及其它)封裝組裝工藝存在顯著的挑戰(zhàn)。如步驟320中所描述地那樣將襯底120預(yù)先附連到襯底130便解決了剛度問(wèn)題，并且允許使用現(xiàn)有的組裝和測(cè)試方法。步驟320可利用標(biāo)準(zhǔn)倒裝芯片或BGA組裝技術(shù)來(lái)執(zhí)行。方法300的可選步驟330是加固襯底組合件。作為一個(gè)實(shí)例，可選步驟330可包括在襯底組合件中添加底部填充材料或角膠等。方法300的步驟340是對(duì)襯底組合件執(zhí)行測(cè)試以獲得測(cè)試結(jié)果。注意，該步驟在管芯附連之前進(jìn)行，從而導(dǎo)致如本文其它地方所描述的成本節(jié)省和其它優(yōu)點(diǎn)。方法300的步驟350是當(dāng)且僅當(dāng)測(cè)試結(jié)果滿(mǎn)足預(yù)定條件時(shí)將管芯附連到襯底組合件。作為一個(gè)實(shí)例，預(yù)定條件可以是測(cè)試操作的有利或通過(guò)的結(jié)果。圖4是示出根據(jù)本發(fā)明一個(gè)實(shí)施例用于制造微電子封裝的方法400的流程圖。作為一個(gè)實(shí)例，方法400可導(dǎo)致形成與在圖1中首先示出的微電子封裝100類(lèi)似且包括管芯110的微電子封裝。方法400的步驟410是提供管芯。作為一個(gè)實(shí)例，管芯可以與在圖1中首先示出的管芯110類(lèi)似。方法400的步驟420是將管芯附連到第一襯底以形成管芯組合件。作為一個(gè)實(shí)例，第一襯底可以與在圖1中首先示出的襯底120類(lèi)似。因此，在一個(gè)實(shí)例中，第一襯底具有第一表面區(qū)域，并且包括在其第一表面處具有第一間距的第一組互連和在其第二表面處具有第二間距的第二組互連，并且第一間距小于第二間距。作為另一個(gè)實(shí)例，管芯組合件可以與管芯和第一襯底的組合類(lèi)似。方法400的可選步驟430是加固管芯組合件。作為一個(gè)實(shí)例，可選步驟430可包括在管芯組合件中添加底部填充材料或角膠等。方法400的步驟440是對(duì)管芯組合件執(zhí)行測(cè)試以獲得測(cè)試結(jié)果。方法400的步驟450是當(dāng)且僅當(dāng)測(cè)試結(jié)果滿(mǎn)足預(yù)定條件時(shí)將管芯組合件附連到第二襯底，第二襯底具有利用微通路彼此連接的第一和第二內(nèi)部導(dǎo)電層。作為一個(gè)實(shí)例，微通路可以與圖2中示出的微通路240類(lèi)似。如同方法300，作為一個(gè)實(shí)例，預(yù)定條件可以是測(cè)試操作的有利或通過(guò)的結(jié)果。作為一個(gè)實(shí)例，第二襯底可以與在圖1中首先示出的襯底230類(lèi)似。因此，在一個(gè)實(shí)施例中，第二襯底具有第二表面區(qū)域，利用第二組互連耦合到第一襯底，并且包括具有第三間距的第三組互連。在該實(shí)施例中，第二間距小于第三間距，并且第一表面區(qū)域小于第二表面區(qū)域。盡管參考特定實(shí)施例描述了本發(fā)明，但本領(lǐng)域技術(shù)人員將了解，在不偏離本發(fā)明的精神或范圍的情況下，可進(jìn)行各種改變。因此，本發(fā)明的實(shí)施例的公開(kāi)是要說(shuō)明本發(fā)明的范圍而不是要限制。本發(fā)明的范圍應(yīng)當(dāng)僅限于隨附權(quán)利要求所規(guī)定的范圍。例如，對(duì)于本領(lǐng)域技術(shù)人員來(lái)說(shuō)，將容易地明白，可在各種各樣的實(shí)施例中實(shí)現(xiàn)本文論述的微電子封裝與有關(guān)結(jié)構(gòu)和方法，并且以上對(duì)這些實(shí)施例中的某些實(shí)施例的論述不一定表示對(duì)所有可能的實(shí)施例的完整描述。另外，關(guān)于特定實(shí)施例描述了益處、其它優(yōu)點(diǎn)和問(wèn)題的解決方案。但是不應(yīng)將這些益處、優(yōu)點(diǎn)、問(wèn)題的解決方案以及可造成出現(xiàn)任何益處、優(yōu)點(diǎn)或解決方案或使其變得更加顯著的任何一個(gè)或多個(gè)要素解釋為是任何或所有權(quán)利要求的關(guān)鍵、必需或基本的特征或要
ο此外，如果本文公開(kāi)的實(shí)施例和/或限制(1)沒(méi)有在權(quán)利要求中明確要求保護(hù)；并且(2)根據(jù)等同原則，是或者潛在是權(quán)利要求中的明確要素和/或限制的等效物，那么根據(jù)貢獻(xiàn)原則，這些實(shí)施例和限制都不貢獻(xiàn)給公眾。
權(quán)利要求
1.一種微電子封裝，包括具有第一表面區(qū)域的第一襯底，所述第一襯底包括在其第一表面處具有第一間距的第一組互連和在其第二表面處具有第二間距的第二組互連；以及具有第二表面區(qū)域的第二襯底，所述第二襯底利用所述第二組互連耦合到所述第一襯底，并包括具有第三間距的第三組互連；以及利用微通路彼此連接的第一和第二內(nèi)部導(dǎo)電層，其中所述第一間距小于所述第二間距；所述第二間距小于所述第三間距；并且所述第一表面區(qū)域小于所述第二表面區(qū)域。
2.如權(quán)利要求1所述的微電子封裝，其中所述第一襯底包含多個(gè)直徑不大于200微米的通孔；并且所述第一襯底包含第一和第二導(dǎo)電跡線，所述第一和第二導(dǎo)電跡線的厚度均不大于15微米并且彼此間隔不大于15微米的間隙。
3.如權(quán)利要求1所述的微電子封裝，其中所述第二襯底包含第一和第二導(dǎo)電跡線，所述第一和第二導(dǎo)電跡線的厚度均不大于75微米并且彼此間隔不大于75微米的間隙。
4.如權(quán)利要求1所述的微電子封裝，還包括位于所述第一襯底和所述第二襯底至少一個(gè)中的集成無(wú)源器件。
5.如權(quán)利要求1所述的微電子封裝，其中所述第一襯底是無(wú)核襯底。
6.如權(quán)利要求1所述的微電子封裝，其中所述第一襯底包括厚度不大于400微米的核。
7.一種微電子封裝，包括微電子管芯；具有第一表面區(qū)域的第一襯底，所述第一襯底包括在其第一表面處具有第一間距的第一組互連和在其第二表面處具有第二間距的第二組互連；以及具有第二表面區(qū)域的第二襯底，所述第二襯底利用所述第二組互連耦合到所述第一襯底，并包括具有第三間距的第三組互連；以及利用微通路彼此連接的第一和第二內(nèi)部導(dǎo)電層，其中所述第一間距小于所述第二間距；所述第二間距小于所述第三間距；所述第一襯底利用所述第一組互連耦合到所述微電子管芯；并且所述第一表面區(qū)域小于所述第二表面區(qū)域。
8.如權(quán)利要求7所述的微電子封裝，其中所述第一襯底的厚度不大于400微米；所述第一襯底包含多個(gè)直徑不大于200微米的通孔；并且所述第一襯底包含第一和第二導(dǎo)電跡線，所述第一和第二導(dǎo)電跡線的厚度均不大于15微米并且彼此間隔不大于15微米的間隙。
9.如權(quán)利要求11所述的微電子封裝，其中所述第二襯底包含第三和第四導(dǎo)電跡線，所述第三和第四導(dǎo)電跡線的厚度均不大于75微米并且彼此間隔不大于75微米的間隙。
10.一種制造微電子封裝的方法，所述方法包括提供第一襯底；將所述第一襯底附連到第二襯底以形成襯底組合件，所述第二襯底具有利用微通路彼此連接的第一和第二內(nèi)部導(dǎo)電層；對(duì)所述襯底組合件執(zhí)行測(cè)試以獲得測(cè)試結(jié)果；當(dāng)且僅當(dāng)所述測(cè)試結(jié)果滿(mǎn)足預(yù)定條件時(shí)，將管芯附連到所述襯底組合件。
11.如權(quán)利要求13所述的方法，還包括加固所述襯底組合件。
12.如權(quán)利要求13所述的方法，其中所述第一襯底具有第一表面區(qū)域；所述第一襯底包括在其第一表面處具有第一間距的第一組互連和在其第二表面處具有第二間距的第二組互連；并且所述第一間距小于所述第二間距。
13.如權(quán)利要求15所述的方法，其中所述第二襯底具有第二表面區(qū)域；所述第二襯底利用所述第二組互連耦合到所述第一襯底；所述第二襯底包括具有第三間距的第三組互連；所述第二間距小于所述第三間距；并且所述第一表面區(qū)域小于所述第二表面區(qū)域。
全文摘要
一種微電子封裝包括具有第一表面區(qū)域(125)的第一襯底(120)和具有第二表面區(qū)域(135)的第二襯底(130)。第一襯底包括在第一表面(121)處具有第一間距(127)的第一組互連(126)和在第二表面(222)處具有第二間距(129)的第二組互連(128)。第二襯底利用第二組互連耦合到第一襯底，并包括具有第三間距(237)的第三組互連(236)以及利用微通路(240)彼此連接的內(nèi)部導(dǎo)電層(233，234)。第一間距小于第二間距，第二間距小于第三間距，并且第一表面區(qū)域小于第二表面區(qū)域。
文檔編號(hào)H01L23/48GK102598251SQ201080049669
公開(kāi)日2012年7月18日 申請(qǐng)日期2010年9月20日 優(yōu)先權(quán)日2009年11月3日
發(fā)明者H·R·阿茲米, J·S·古澤克, M·瑟瓦庫(kù)馬 申請(qǐng)人:英特爾公司