專利名稱：使用結(jié)合選擇性外延生長(zhǎng)的混合定向技術(shù)(hot)提高遷移率的方法及相關(guān)設(shè)備的制作方法
使用結(jié)合選擇性外延生長(zhǎng)的混合定向技術(shù)(HOT)提高遷移率的方法及相關(guān)設(shè)備技術(shù)領(lǐng)域
本發(fā)明大體上針對(duì)集成電路。更特定來說，本發(fā)明針對(duì)使用結(jié)合選擇性外延生長(zhǎng)的混合定向技術(shù)(HOT)來提高遷移率的方法及相關(guān)設(shè)備。
背景技術(shù)：
互補(bǔ)型金屬氧化物半導(dǎo)體(CM0Q電路通常形成在具有(100)結(jié)晶定向的硅襯底上。混合定向技術(shù)(HOT)使用單個(gè)襯底上的不同的結(jié)晶定向。舉例來說，混合定向技術(shù)可將(100)結(jié)晶定向襯底與在相同的半導(dǎo)體晶片上的(110)結(jié)晶定向襯底混合。此通常經(jīng)進(jìn)行以幫助提高半導(dǎo)體裝置內(nèi)的空穴及電子遷移率。發(fā)明內(nèi)容


為了對(duì)本發(fā)明及其特征的更完整的理解，現(xiàn)在參考結(jié)合附圖進(jìn)行的以下描述，在附圖中
圖1說明根據(jù)本發(fā)明的使用結(jié)合選擇性外延生長(zhǎng)的混合定向技術(shù)(HOT)的實(shí)例性集成電路裝置；
圖2A至I說明根據(jù)本發(fā)明的用于形成使用結(jié)合選擇性外延生長(zhǎng)的HOT的集成電路裝置的實(shí)例性技術(shù)；
圖3A至3G說明根據(jù)本發(fā)明的關(guān)于集成電路裝置中的缺陷的實(shí)例性細(xì)節(jié)；
圖4說明根據(jù)本發(fā)明的具有使用結(jié)合選擇性外延生長(zhǎng)的HOT而形成的晶體管裝置的實(shí)例性電路；以及
圖5說明根據(jù)本發(fā)明的形成使用結(jié)合選擇性外延生長(zhǎng)的HOT的集成電路裝置的實(shí)例性方法。
具體實(shí)施方式
下述的圖1至5及本專利文獻(xiàn)中的用于描述本發(fā)明的原理的各種實(shí)施例是僅作為說明的且不應(yīng)以任何限制本發(fā)明的范圍的方式解釋。所屬領(lǐng)域的技術(shù)人員將理解，本發(fā)明的原理可在任何類型的經(jīng)合適地布置的裝置或系統(tǒng)中實(shí)施。
圖1說明根據(jù)本發(fā)明的使用結(jié)合選擇性外延生長(zhǎng)的混合定向技術(shù)(HOT)的實(shí)例性集成電路裝置100。圖1中展示的集成電路裝置100的實(shí)施例為僅用于說明的?？稍诓幻撾x本發(fā)明范圍的情況下使用集成電路裝置100的其它實(shí)施例。
如圖1中所展示，集成電路裝置100包括晶片102。晶片102表示可用于承載或支撐集成電路裝置100的其它組件的任何合適的半導(dǎo)體襯底。舉例來說，晶片102可表示具有30 Ω/cm的(100)結(jié)晶定向的P型襯底。
掩埋層104駐留在晶片102的一部分上。掩埋層104 —般表示用于在電性上隔離集成電路裝置100的其它組件的氧化物或其它材料的薄層。舉例來說，掩埋層104可表示具有約1450A或2000A的厚度的氧化硅層或其它氧化物層。
襯底106駐留在掩埋層104上。襯底106可表示任何合適的半導(dǎo)體襯底。舉例來說，襯底106可表示具有30 Ω/cm的(110)結(jié)晶定向及在約2 μ m與約5 μ m之間的厚度的N 型襯底。襯底106與晶片102可具有不同的結(jié)晶定向，從而實(shí)施HOT方法。為了方便起見， 晶片102可稱為“第一半導(dǎo)體襯底”，且襯底106可稱為“第二半導(dǎo)體襯底”。
外延生長(zhǎng)層108也駐留在晶片102上。外延生長(zhǎng)層108可表示任何合適的外延生長(zhǎng)材料。舉例來說，外延生長(zhǎng)層108可由硅鍺(例如Sia85Geai5)形成。可在外延生長(zhǎng)層 108中使用其它材料，例如硅錫(SiSn)或摻雜碳的硅鍺(SiGeC)。在一些實(shí)施例中，外延生長(zhǎng)層108具有不同于襯底106的定向的結(jié)晶定向，例如(100)定向。
罩蓋110可形成在外延生長(zhǎng)層108上。罩蓋110可由一種或一種以上半導(dǎo)體襯底材料(例如硅)形成。在特定實(shí)施例中，罩蓋110可由具有約ι OOOA的厚度的30 Ω/cm的P 型硅形成。注意，在其它實(shí)施例中，罩蓋110可省略。
在此實(shí)例中，溝槽112a_112c用于幫助在電性上隔離所述結(jié)構(gòu)的不同部分。溝槽 112a-112c可表示任何合適的隔離結(jié)構(gòu)，例如淺溝槽隔離(STI)結(jié)構(gòu)。溝槽112a_112c可以任何合適的方式且由任何合適的材料(例如氧化物)形成。同樣，間隔物114可將襯底 106與外延生長(zhǎng)層108分隔。間隔物114可以任何合適的方式且由任何合適的材料(例如氧化物)形成。
使用襯底106來形成ρ溝道金屬氧化物半導(dǎo)體(PMOS)裝置116。如圖1中所展示，PMOS裝置116包括源極118、漏極120、偏移122及柵極124。源極118、漏極120及偏移 122中的每一者一般表示已使用一種或一種以上合適的摻雜劑摻雜的襯底106的區(qū)域。舉例來說，源極118及漏極120可包括ρ+摻雜劑，且偏移122可包括ρ-摻雜劑。柵極IM — 般表示可用于控制PMOS裝置116的操作的在電性上導(dǎo)電的區(qū)域，例如由多晶硅形成的在電性上導(dǎo)電的區(qū)域。柵極1 通常通過柵極氧化物126與襯底106分隔。這些組件118-1 中的每一者可使用任何合適的材料以任何合適的方式形成。
使用罩蓋110來形成η溝道金屬氧化物半導(dǎo)體(NMOS)裝置128 (雖然在其它實(shí)施例中，NMOS裝置1 形成在外延生長(zhǎng)層108中)。NMOS裝置1 包括源極130、漏極132、偏移Π4及柵極136。柵極136通過柵極氧化物138與罩蓋110分隔。這些組件130-138可與 PMOS裝置116中的對(duì)應(yīng)組件118-1 相同或類似于PMOS裝置116中的對(duì)應(yīng)組件118-1 ， 但是在NMOS裝置128中使用不同的摻雜。舉例來說，源極130及漏極132可包括η+摻雜劑，且偏移134可包括η-摻雜劑。這些組件130-138中的每一者可使用任何合適的材料以任何合適的方式形成。注意，(例如)當(dāng)使用相同的工藝步驟來形成柵極1 及136時(shí)， PMOS及NMOS裝置116及128中的不同組件的形成可重疊。柵極氧化物1 與138可或可不使用相同的工藝步驟來形成。
氧化物層140形成在PMOS及NMOS裝置116及128上。氧化物層140通常在后續(xù)的處理步驟期間保護(hù)集成電路裝置100的下伏組件。氧化物層140可表示任何合適的氧化物材料且可以任何合適的方式形成。
在一些實(shí)施例中，PMOS及NMOS裝置116及128可表示具有較高的操作電壓的裝置(例如5V+PM0S及NMOS裝置)。此電平的操作電壓通常不能使用常規(guī)CMOS系統(tǒng)來獲得。 同樣，此處的集成電路裝置100支持使用不同的材料及定向以支持較高的電子遷移率及較高的空穴遷移率兩者。舉例來說，襯底106的(110)定向可提供較好的空穴遷移率，而具有可調(diào)整的鍺濃度的外延生長(zhǎng)層108可提供較好的電子遷移率。這些結(jié)構(gòu)中的兩者可用于相同的集成電路中及相同的晶片上。
此外，注意，此處的提高的空穴及電子遷移率為體性質(zhì)，表示它們?yōu)樗鼋Y(jié)構(gòu)的固有特性而不是僅由壓力引起。這在形成用于應(yīng)用(例如混合信號(hào)模擬應(yīng)用)中的較高電壓裝置(例如5V+PM0S及NMOS裝置)時(shí)是有用的。這些類型的裝置通常不使用深亞微米技術(shù)來制造，因?yàn)槟切┘夹g(shù)向這些類型的裝置提供極少益處，所以那些技術(shù)通常限于與低電壓裝置一起使用。所述較高電壓裝置通常達(dá)不到深亞微米尺寸且因此不通過光刻法而是通過體材料性質(zhì)來驅(qū)動(dòng)。此外，以此方式形成的裝置可具有提高的晶體管導(dǎo)通電阻(RDSJ及跨導(dǎo)、較小的裸片尺寸及較低的成本。
雖然圖1說明使用結(jié)合選擇性外延生長(zhǎng)的HOT的集成電路裝置100的一個(gè)實(shí)例， 但是可對(duì)圖1做出各種改變。舉例來說，圖1中的各種組件的相對(duì)尺寸及形狀僅用于說明。 同樣，雖然圖1中的某些組件已在上文描述為由特定材料形成，但是圖1中的每一組件可由任何合適的材料且以任何合適的方式形成。此外，取決于制造工藝，各種其它層或結(jié)構(gòu)可在集成電路裝置100內(nèi)形成。出于清晰的目的，那些其它層或結(jié)構(gòu)從圖1中省略。
圖2A至I說明根據(jù)本發(fā)明的用于形成使用結(jié)合選擇性外延生長(zhǎng)的HOT的集成電路裝置的實(shí)例性技術(shù)。圖2々至觀中展示的技術(shù)的實(shí)施例為僅用于說明的。可在不脫離本發(fā)明范圍的情況下使用其它技術(shù)來形成所述集成電路裝置。
如圖2A中所展示，形成絕緣體上半導(dǎo)體(SOI)結(jié)構(gòu)或以其它方式獲得絕緣體上半導(dǎo)體(SOI)結(jié)構(gòu)。所述結(jié)構(gòu)包括晶片202及跨越晶片202形成的掩埋層204。晶片202可表示具有30 Ω/cm的(100)定向的P型襯底。掩埋層204可表示具有約I45OA或2000A的厚度的氧化硅層或其它氧化物層。在掩埋層204上的是襯底206，例如具有30 Ω/cm的(110) 定向及約2 μ m到約5 μ m的厚度的N型襯底。在特定實(shí)施例中，由組件202-206形成的SOI 結(jié)構(gòu)可直接從供應(yīng)商處購買。在其它特定實(shí)施例中，SOI結(jié)構(gòu)可以任何合適的方式制造。
屏蔽氧化物層208形成在襯底206上。屏蔽氧化物層208的形成可包括屏蔽氧化清潔工藝、氧化襯底206的一部分(例如通過在1100°C下使用干氧化約49分鐘)的屏蔽氧化工藝及后氧化操作。在特定實(shí)施例中，屏蔽氧化物層208具有35θΑ±35Α的厚度。
如圖2B中所展示，墊氧化物層210形成在所述結(jié)構(gòu)上。墊氧化物層210的形成可包括墊氧化預(yù)清潔工藝、墊氧化工藝(例如通過在920°C下使用干氧化約40分鐘)及后氧化操作。在特定實(shí)施例中，墊氧化物層210具有iioA±10A的厚度。氮化物層212形成在墊氧化物層210上。氮化物層212的形成可包括在760°C的溫度下使用NH3/N2/DCS/HC1約 160分鐘的氮化物沉積。在特定實(shí)施例中，氮化物層212具有1625A±150A的厚度。
如圖2C中所展示，光致抗蝕劑掩模214形成在氮化物層212上。光致抗蝕劑掩模 214可經(jīng)圖案化以包括將形成NMOS裝置的區(qū)域上的開口 216。光致抗蝕劑掩模214覆蓋將形成PMOS裝置的區(qū)域?？山又l(fā)生蝕刻以移除襯底206的一部分。所述蝕刻工藝可表示經(jīng)設(shè)計(jì)以在到達(dá)掩埋層204之后即刻停止的NMOS光及深硅蝕刻工藝?？稍谒鑫g刻工藝之后執(zhí)行抗蝕劑清潔及聚合物移除工藝以移除剩余的光致抗蝕劑掩模214。
如圖2D中所展示，氧化物間隔物218抵靠襯底206而形成。氧化物間隔物218的形成可包括執(zhí)行間隔物氧化物沉積工藝以在所述結(jié)構(gòu)上沉積氧化物層(例如2000A或3000A 厚的氧化物層)。接著蝕刻所述氧化物層以形成氧化物間隔物218。所述蝕刻可包括在晶片202處停止的間隔物回蝕刻工藝。替代地，所述蝕刻可包括在掩埋層204處停止的間隔物回蝕刻工藝，接著執(zhí)行蝕刻(例如HCl濕蝕刻)以移除掩埋層204的經(jīng)暴露部分且使晶片202顯露。
如圖2E中所展示，(例如)通過使用外延生長(zhǎng)沉積工藝來在晶片202的經(jīng)暴露部分上的開口 216中形成外延生長(zhǎng)層220。外延生長(zhǎng)層220可由分級(jí)的硅鍺形成，例如具有 (100)定向的Sia85G^. 15。外延生長(zhǎng)層220可具有約3μπι士0. 5μπι或約5μπι士0. 2μπι的厚度。(例如)當(dāng)外延生長(zhǎng)層220的頂面低于氮化物層212的頂面約2000Α時(shí)，外延生長(zhǎng)層 220可為底部填充的。罩蓋222可(例如)通過生長(zhǎng)具有約1000Α的厚度的30 Ω/cm的P 型硅層而形成在外延生長(zhǎng)層220上。
如圖2F中所展示，移除氮化物層212及氧化物層208-210。舉例來說，這可通過剝離所述氮化物及氧化物層以暴露襯底206來發(fā)生。
如圖2G中所展示，墊氧化物層223『22北形成在所述結(jié)構(gòu)上，且氮化物堆疊 224a-224b形成在墊氧化物層223a_223b上。氮化物堆疊22^_224b可包括氮化物層及氮氧化硅(SiON)層。墊氧化物層223a-223b的形成可包括墊氧化預(yù)清潔工藝、墊氧化工藝 (例如通過在920°C下使用干氧化約40分鐘)及后氧化操作。氮化物堆疊22^-224b中的氮化物層的形成可包括在760°C的溫度下使用NH3/N2/DCS/HC1約160分鐘的氮化物沉積。 氮化物堆疊22^-224b中的SiON層的形成可包括沉積SiON以形成防反射涂覆層。在特定實(shí)施例中，墊氧化物層具有11θΑ±1θΑ的厚度，氮化物層具有1625A±150A的厚度且SiON層具有320A±32A的厚度。
溝槽2^a_226c使用任何合適的技術(shù)形成在所述結(jié)構(gòu)中。舉例來說，掩模(例如復(fù)合掩模)可形成在所述結(jié)構(gòu)上且可經(jīng)圖案化以暴露待形成溝槽226a-2^c的區(qū)域。顯影檢查臨界尺寸(DICD)工藝可用于檢查所述掩模且保證所述掩模是合適的，例如通過保證所述掩模具有帶有0.25 μ m士0.23 μ m的寬度的開口。蝕刻(例如復(fù)合等離子體蝕刻) 可用于形成溝槽226a-2^c，例如具有5600A±400A的深度的溝槽。接著可(例如)通過使用H2SO4M2O2加上SCl的溶液五分鐘來移除所述掩模。最終檢查臨界尺寸(FI⑶)工藝可用于檢查所得溝槽226a-226c且保證所述溝槽是合適的，例如通過保證所述溝槽具有 0. 22 μ m士0. 025 μ m的最小寬度。
如圖2H中所展示，溝槽2^a-226c經(jīng)填充以產(chǎn)生隔離溝槽?？蓤?zhí)行現(xiàn)場(chǎng)預(yù)清潔工藝且溝槽襯墊可形成在每一溝槽中。舉例來說，所述溝槽襯墊可使用硅228(例如400A 或600A硅)的選擇性沉積來形成，接著形成溝槽襯墊氧化物230?？墒褂矛F(xiàn)場(chǎng)蒸汽生成 (ISSG)來形成溝槽襯墊氧化物230以形成具有200A±20A的熱氧化物層。在襯墊氧化物清理操作之后，可發(fā)生或可不發(fā)生溝槽退火。氧化物層232形成在所述結(jié)構(gòu)上，其填充溝槽 226a-226c的剩余部分。舉例來說，可使用高密度等離子體(HDP)STI氧化物沉積工藝來形成氧化物層232。可發(fā)生清潔工藝及(可能地)快速熱退火(RTA)。氧化物層232可具有 5976A±426A的厚度。此處使用溝槽襯墊可幫助減少結(jié)泄漏且提高氧化物層232的氧化物質(zhì)量。CN 102549747 A
如圖21中所展示，反掩模234形成在氧化物層232上且經(jīng)圖案化以形成開口 236-238。接著蝕刻反掩模234下的氧化物層232。舉例來說，可使用反掩模與反掩模重疊、 蝕刻所述反掩模且在250 V下灰化所述反掩模70秒鐘來形成反掩模234。在所述蝕刻之后， 可在反掩模清潔期間移除反掩模234，此可使用H2SO4M2A加上SCl的溶液十分鐘。
如圖2J中所展示，移除反掩模234及氧化物層232的剩余在氮化物堆疊 22^-224b上的部分。此可牽涉到化學(xué)機(jī)械拋光(CMP)操作的使用。氧化物層232的一部分剩余在溝槽226a-2^c中。氧化物層232的此部分可具有4000A±400A的厚度。
如圖I中所展示，移除氮化物堆疊22^_224b及墊氧化物層223a_223b。舉例來說，此可通過形成且固化開掩模且接著執(zhí)行開掩模蝕刻來發(fā)生。所述蝕刻可包括2. 5分鐘的緩沖氧化物蝕刻(BOE)及使用H2SO4M2O2加上SCl十分鐘的濕蝕刻以移除SiON層。使用HFl. 5分鐘及使用H3PO4加上SCl十分鐘的濕蝕刻可用于移除氮化物層?？墒褂脡|氧化物條來移除墊氧化物層，此可或可不在所述結(jié)構(gòu)上留下非常薄的氧化物(例如8θΑ±5θΑ)。 柵極氧化物層M0a-240b形成在所述結(jié)構(gòu)上。舉例來說，可使用120A蒸汽工藝來形成柵極氧化物層M0a-240b。
此時(shí)，可在圖I中展示的結(jié)構(gòu)的第一區(qū)域M2中形成PMOS裝置，且可在圖I中展示的結(jié)構(gòu)的第二區(qū)域244中形成NMOS裝置。第一區(qū)域242包括可提供提高的空穴遷移率的具有第一定向(例如(110)定向)的襯底材料。第二區(qū)域244包括提供提高的電子遷移率且可能具有第二定向(例如(100)定向)的外延生長(zhǎng)材料(例如SiGe)。舉例來說，可使用標(biāo)準(zhǔn)CMOS工藝來形成PMOS及匪OS裝置。
注意，使用絕緣體上半導(dǎo)體結(jié)構(gòu)可引起熱消散問題。然而，此可(例如)通過使用對(duì)組件的精心布局或通過使用允許熱直接消散到晶片202的傳導(dǎo)帶而在很大程度上減緩或避免。
還需注意，襯底引起的應(yīng)變可用于改變待形成的NMOS裝置的遷移率?？墒褂猛庋由L(zhǎng)層220及罩蓋222來產(chǎn)生襯底引起的應(yīng)變。外延生長(zhǎng)層220可表示與在罩蓋222中使用的硅或其它材料兼容的應(yīng)變層。因此，外延生長(zhǎng)層220可增加或減少罩蓋222的晶格間隔，且取決于用于形成外延生長(zhǎng)層220的材料，罩蓋222處于拉伸或壓縮狀態(tài)?？稍谡稚w 222中形成NMOS裝置的源極及漏極，且罩蓋222的拉伸或壓縮可影響NMOS裝置的操作。
此外，可注意到用于形成PMOS及NMOS裝置的后續(xù)CMOS處理步驟。應(yīng)變消除可隨著熱預(yù)算、鍺含量及罩蓋厚度的增加而增加。在后續(xù)操作期間，外延生長(zhǎng)層220及罩蓋222 可暴露于高溫，例如在氧化物生長(zhǎng)或活化退火期間。在一些實(shí)施例中，形成外延生長(zhǎng)層220 及罩蓋222之后的所有熱循環(huán)可保持低于1000°C且為盡可能短的，且可隨時(shí)使用例如ISSG 及快速熱處理(RTP)等技術(shù)。
此外，當(dāng)形成實(shí)施此方法的特定裝置時(shí)，可考慮以下內(nèi)容。如果除了形成在圖I 中展示的結(jié)構(gòu)的區(qū)域M2-244中的PMOS及NMOS裝置外，在集成電路中還需要標(biāo)準(zhǔn)CMOS晶體管，那么那些晶體管可在襯底206中形成。同樣，因?yàn)榕cPMOS及NMOS裝置的操作相關(guān)聯(lián)的高電流及高密度，所以當(dāng)設(shè)計(jì)電路時(shí)可考慮電子遷移問題，且可選擇合適的材料(例如銅)以用于形成局部互連。此外，如果在PMOS及NMOS裝置兩者中不能使用共用柵極氧化物，那么雙多晶硅-雙柵極氧化物(DP-DGO)方法可用于形成PMOS及NMOS裝置。
雖然圖2A至I說明用于形成使用結(jié)合選擇性外延生長(zhǎng)的HOT的集成電路裝置的技術(shù)的一個(gè)實(shí)例，但是可對(duì)圖2々至I做出各種修改。舉例來說，雖然這些圖式說明在不同制造階段的實(shí)例性結(jié)構(gòu)，但是各種技術(shù)可用于形成所述集成電路裝置。因此，可省略、修改或重新布置一個(gè)或一個(gè)以上步驟且可添加額外步驟。同樣，可對(duì)圖2A至I中所展示的結(jié)構(gòu)做出各種修改。此外，雖然某些組件已在上文描述為由特定材料形成，但是每一組件可由任何合適的材料且以任何合適的方式形成。作為特定實(shí)例，雖然硅鍺描述為用于外延生長(zhǎng)層220中，但是可使用其它材料(例如6鄉(xiāng)、6仏8、3比、4化或金剛石)。此外，組件的相對(duì)尺寸及形狀為僅用于說明的。
圖3A至3G說明根據(jù)本發(fā)明的關(guān)于集成電路裝置中的缺陷的實(shí)例性細(xì)節(jié)。圖3A 至3G中所展示的細(xì)節(jié)為僅用于說明的。在不脫離本發(fā)明范圍的情況下其它集成電路可具有不同的缺陷特性。
圖3A說明在集成電路裝置中(例如在圖I中展示的結(jié)構(gòu)的區(qū)域M4中)實(shí)施的 NMOS裝置的橫截面圖。圖:3B說明相同的NMOS裝置的長(zhǎng)度圖。如此處所展示，使用松弛的 Sia85Geai5外延生長(zhǎng)層上的70nm的應(yīng)變硅罩蓋來實(shí)施NMOS裝置。失配位錯(cuò)為可發(fā)生在晶體管裝置中的常見缺陷。如圖3A中所展示，失配位錯(cuò)可在Sia85Geai5外延生長(zhǎng)層中形成。 如圖:3B中所展示，可沿著NMOS裝置的長(zhǎng)度形成一系列的失配位錯(cuò)。
圖3C說明標(biāo)準(zhǔn)NMOS裝置中的失配位錯(cuò)302的影響。此處，失配位錯(cuò)302允許更多的材料擴(kuò)散到周圍襯底中，此導(dǎo)致在晶體管的源極及漏極區(qū)域中形成水平峰值304-306。 這些峰值304-306導(dǎo)致所述晶體管中的較高的結(jié)泄漏。相比之下，圖3D說明形成在松弛 Sia85Geai5外延生長(zhǎng)層上的70nm的應(yīng)變硅罩蓋中的NMOS裝置中的失配位錯(cuò)352的影響。 如圖3D中所展示，可仍然在晶體管的源極及漏極區(qū)域中形成水平峰值354-356。然而，與圖 3C中的峰值相比，峰值354-356為較小的且相隔較遠(yuǎn)。因此，圖3D中展示的晶體管遭受較少的結(jié)泄漏。
如圖3E中所展示，可針對(duì)與不同的結(jié)泄漏相關(guān)聯(lián)的不同的區(qū)域繪制外延生長(zhǎng)層中的鍺濃度與硅罩蓋厚度之間的關(guān)系。圖3E中的開放圈表示較少的泄漏電流，而圖3E中的實(shí)心圈表示過量的泄漏電流。如此處所展示，針對(duì)特定NMOS設(shè)計(jì)選擇硅罩蓋厚度及外延生長(zhǎng)層鍺濃度以實(shí)現(xiàn)想要的泄漏電流電平或范圍是可能的。注意，可針對(duì)使用罩蓋中的不同的材料或外延生長(zhǎng)層中的不同的材料的裝置來構(gòu)造相同類型的圖表。
返回參考圖:3B，鄰近的失配位置之間的距離可表示為Y。距離Y對(duì)各種因素敏感，例如鍺濃度、硅罩蓋厚度及熱預(yù)算。一種針對(duì)給定鍺濃度、給定硅罩蓋厚度及給定熱預(yù)算來表征距離Y的可能的方式展示在圖3F中。此處，多個(gè)島狀物350(各自表示由硅罩蓋覆蓋的SiGe外延生長(zhǎng)層)可在晶片上形成。島狀物350在晶片的橫向上具有恒定寬度及可變間隔，且島狀物350在晶片的縱向上具有可變寬度及恒定間隔。在制造之后，(例如) 可使用暗場(chǎng)照明來光學(xué)地檢查島狀物350以識(shí)別最小化失配位錯(cuò)的數(shù)目的特定尺寸/間隔組合。以此方式，可識(shí)別針對(duì)給定鍺濃度/硅罩蓋厚度/熱預(yù)算組合的最佳尺寸/間隔組合。此可針對(duì)不同的鍺濃度/硅罩蓋厚度/熱預(yù)算組合而重復(fù)。
一旦針對(duì)給定實(shí)施方案確定距離Y，便可如圖3G中所示布局電路，其中使用由局部互連384連接的多個(gè)島狀物382來形成多個(gè)晶體管380中的每一者。島狀物382中的每一者可具有等同于經(jīng)識(shí)別的距離Y的長(zhǎng)度及寬度尺寸。理想地，此可幫助最小化或消除晶體管380中的失配位錯(cuò)。
雖然圖3A至3G說明關(guān)于集成電路裝置中的缺陷的實(shí)例性細(xì)節(jié)，但是可對(duì)圖3A至 3G做出各種改變。舉例來說，可使用其它技術(shù)來識(shí)別可接受的距離Y。同樣，可以任何其它合適的方式來形成晶體管380。
圖4說明根據(jù)本發(fā)明的具有使用結(jié)合選擇性外延生長(zhǎng)的HOT而形成的晶體管裝置的實(shí)例性電路400。圖4中展示的電路400的實(shí)施例為僅用于說明的。
在此特定實(shí)例中，電路400表示具有脈沖寬度調(diào)制(PWM)控制器402、驅(qū)動(dòng)器404 及兩個(gè)晶體管406-408的降壓調(diào)節(jié)器。PWM控制器402 —般操作以輸出具有可調(diào)整的脈沖寬度的信號(hào)。所述輸出信號(hào)引起驅(qū)動(dòng)器404將控制信號(hào)輸出到晶體管406-408的柵極，其重復(fù)地接通及切斷晶體管406-408。被提供到晶體管406的控制信號(hào)中的脈沖可落后于被提供到晶體管408的控制信號(hào)中的脈沖。當(dāng)被接通時(shí)，晶體管406將電感器410耦合到輸入電壓Vin，且晶體管408將電感器410耦合到接地。電感器410耦合到電容器412，且電路 400產(chǎn)生用于負(fù)載的輸出電壓VOTT。負(fù)載電阻414表示為&。晶體管406-408中的每一者被接通及切斷的時(shí)間量及因此輸出電壓Vot的電平是通過由PWM控制器402輸出的信號(hào)的脈沖寬度來控制的。
PWM控制器402包括用于控制信號(hào)的脈沖寬度的任何合適的結(jié)構(gòu)，例如同步整流 PWM控制器。驅(qū)動(dòng)器404包括用于驅(qū)動(dòng)晶體管的任何合適的結(jié)構(gòu)。晶體管406-408可分別表示5V+PM0S及匪OS晶體管。晶體管406-408可如圖1中所展示而實(shí)施。電感器410、電容器412及負(fù)載電阻414可具有任何合適的值。
在特定實(shí)施例中，電路400接收5V輸出電壓Vin、在5V下驅(qū)動(dòng)晶體管406-408的柵極且產(chǎn)生2. 45輸出電壓VQUT。電路400可具有2ns的寂靜時(shí)間、0. 5A的輸出電流、50% 工作循環(huán)和1 μ F電容器412。電路400可具有50mm的總柵極寬度及l(fā)_20MHz的頻率范圍或10-200mm的寬度范圍及6MHz的頻率。
雖然圖4說明具有使用結(jié)合選擇性外延生長(zhǎng)的HOT而形成的晶體管裝置的電路 400的一個(gè)實(shí)例，但是可對(duì)圖4做出各種改變。舉例來說，使用結(jié)合選擇性外延生長(zhǎng)的HOT 而形成的晶體管裝置可用于任何其它合適的電路中。
圖5說明根據(jù)本發(fā)明的用于形成使用結(jié)合選擇性外延生長(zhǎng)的HOT的集成電路裝置的實(shí)例性方法500。圖5中展示的方法500的實(shí)施例為僅用于說明的。在不脫離本發(fā)明范圍的情況下可使用方法500的其它實(shí)施例。
如圖5中所展示，在步驟502處制造或以其它方式獲得絕緣體上半導(dǎo)體(SOI)結(jié)構(gòu)。SOI結(jié)構(gòu)可包括第一襯底材料(例如P型材料)、第二襯底材料(例如η型材料)及分隔第一及第二襯底材料的掩埋層。(例如)當(dāng)?shù)谝灰r底材料具有(100)定向且第二襯底材料具有(110)定向時(shí)，第一及第二襯底材料可具有不同的結(jié)晶定向。
在步驟504處，從SOI結(jié)構(gòu)移除第二襯底材料的一部分。此可包括(例如)遮蔽 SOI結(jié)構(gòu)且移除η型襯底的一部分以暴露下伏ρ型晶片。外延生長(zhǎng)層沉積在已在步驟506 處移除第二襯底材料的區(qū)域中。此可包括(例如)在P型晶片的經(jīng)暴露部分上形成分級(jí)的硅鍺外延生長(zhǎng)層。在步驟508處，罩蓋在所述外延生長(zhǎng)層上形成。此可包括(例如)在所述硅鍺外延生長(zhǎng)層上形成硅罩蓋。
此時(shí)，所述結(jié)構(gòu)包括兩個(gè)不同的區(qū)域。一個(gè)區(qū)域具有原始第二襯底材料，且另一個(gè)區(qū)域具有外延生長(zhǎng)層及罩蓋。在步驟510處，隔離所述結(jié)構(gòu)的不同的區(qū)域。此可包括(例如)在不同的區(qū)域附近及之間形成溝槽。在步驟512處，PMOS及NMOS裝置形成在經(jīng)隔離的區(qū)域中。舉例來說，PMOS裝置可形成在具有原始第二襯底材料的區(qū)域中，且NMOS裝置可形成在具有外延生長(zhǎng)層及罩蓋的區(qū)域中。
雖然圖5說明用于形成使用結(jié)合選擇性外延生長(zhǎng)的HOT的集成電路裝置的方法 500的一個(gè)實(shí)例，但是可對(duì)圖5做出各種改變。舉例來說，雖然展示為一系列的步驟，但是圖 5中的各個(gè)步驟可重疊、并行地發(fā)生或以不同的次序發(fā)生。
闡述已在此專利文獻(xiàn)中使用的某些詞及短語的定義可為有利的。當(dāng)參考圖式中的結(jié)構(gòu)使用時(shí)，術(shù)語(例如“上”及“下”)僅指當(dāng)在特定方向上觀察時(shí)所述結(jié)構(gòu)的方位。術(shù)語 “耦合”及其派生物指兩個(gè)或兩個(gè)以上組件之間的任何直接或間接聯(lián)系，不管那些組件是否互相處于物理接觸中。術(shù)語“包括”及“包含”，以及其派生物表示包括而無限制。術(shù)語“或” 是包括性的，表示及/或。短語“與...相關(guān)聯(lián)”及“與其相關(guān)聯(lián)”以及其派生物，可表示包括、被包括在內(nèi)、與...互連、包含、被包含在內(nèi)、連接到或與...連接、耦合到或與...耦合、可與...連通、與...合作、交叉、并列、接近于、附著到或與...附著、具有、具有...性質(zhì)、具有到...或與...的關(guān)系或類似物。
雖然本發(fā)明已描述某些實(shí)施例及一般相關(guān)聯(lián)的方法，但是對(duì)這些實(shí)施例及方法的改變及排列對(duì)所屬領(lǐng)域的技術(shù)人員將是顯而易見的。因此，對(duì)實(shí)例性實(shí)施例的以上描述不限定或限制本發(fā)明。在不脫離如所附權(quán)利要求書限定的本發(fā)明的精神及范圍的情況下其它變化、代替及改變也是可能的。
權(quán)利要求
1.一種半導(dǎo)體設(shè)備，其包含 第一襯底；第二襯底，其位于所述第一襯底的第一部分上且通過掩埋層與所述第一襯底分隔； 第一晶體管，其至少部分地形成在所述第二襯底中； 外延生長(zhǎng)層，其位于所述第一襯底的第二部分上且與所述第二襯底隔離；及第二晶體管，其至少部分地形成在所述外延生長(zhǎng)層中或上；其中所述第二襯底及所述外延生長(zhǎng)層具有帶有不同的電子及空穴遷移率的體性質(zhì)；且其中所述晶體管中的至少一者經(jīng)配置以接收至少約5V的一個(gè)或一個(gè)以上信號(hào)。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體設(shè)備，其中所述第一晶體管包含P溝道金屬氧化物半導(dǎo)體PMOS晶體管； 所述第二晶體管包括η溝道金屬氧化物半導(dǎo)體NMOS晶體管。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體設(shè)備，其中 所述第一襯底具有第一結(jié)晶定向；且所述第二襯底具有第二結(jié)晶定向。
4.根據(jù)權(quán)利要求3所述的半導(dǎo)體設(shè)備，其中所述外延生長(zhǎng)層具有所述第一結(jié)晶定向。
5.根據(jù)權(quán)利要求1所述的半導(dǎo)體設(shè)備，其進(jìn)一步包含罩蓋，其位于所述外延生長(zhǎng)層上，其中所述第二晶體管至少部分地形成在所述罩蓋中。
6.根據(jù)權(quán)利要求5所述的半導(dǎo)體設(shè)備，其中所述第一襯底包含具有(100)結(jié)晶定向的P型硅； 所述第二襯底包含具有(110)結(jié)晶定向的η型硅；且所述罩蓋包含P型硅。
7.根據(jù)權(quán)利要求1所述的半導(dǎo)體設(shè)備，其中所述外延生長(zhǎng)層包含硅鍺。
8.根據(jù)權(quán)利要求7所述的半導(dǎo)體設(shè)備，其中所述硅鍺具有約15%的鍺濃度。
9.一種設(shè)備，其包含 襯底結(jié)構(gòu)，其包含 第一襯底；第二襯底，其位于所述第一襯底的第一部分上且通過掩埋層與所述第一襯底分隔；及外延生長(zhǎng)層，其位于所述第一襯底的第二部分上且與所述第二襯底隔離，其中所述第二襯底具有高于所述外延生長(zhǎng)層的空穴遷移率，其中所述外延生長(zhǎng)層具有高于所述第二襯底的電子遷移率，且其中所述空穴及電子遷移率為體性質(zhì)；及第一及第二晶體管，所述第一晶體管至少部分地形成在所述第二襯底中，所述第二晶體管至少部分地形成在所述外延生長(zhǎng)層中或上，所述晶體管中的至少一者經(jīng)配置以接收至少約5V的一個(gè)或一個(gè)以上信號(hào)。
10.根據(jù)權(quán)利要求9所述的設(shè)備，其中所述第一晶體管包含P溝道金屬氧化物半導(dǎo)體PMOS晶體管；且所述第二晶體管包含η溝道金屬氧化物半導(dǎo)體NMOS晶體管。
11.根據(jù)權(quán)利要求9所述的設(shè)備，其中 所述第一襯底具有第一結(jié)晶定向；且所述第二襯底具有第二結(jié)晶定向。
12.根據(jù)權(quán)利要求11所述的設(shè)備，其中所述外延生長(zhǎng)層具有所述第一結(jié)晶定向。
13.根據(jù)權(quán)利要求11所述的設(shè)備，其中所述第一襯底包含具有(100)結(jié)晶定向的P型硅； 所述第二襯底包含具有(110)結(jié)晶定向的η型硅；且位于所述外延生長(zhǎng)層上的罩蓋包含P型硅，所述第二晶體管至少部分形成在所述罩蓋中。
14.根據(jù)權(quán)利要求9所述的設(shè)備，其中所述外延生長(zhǎng)層包含硅鍺。
15.一種方法，其包含獲得襯底結(jié)構(gòu)，所述襯底結(jié)構(gòu)包含 第一襯底；第二襯底，其位于所述第一襯底的第一部分上且通過掩埋層與所述第一襯底分隔；及外延生長(zhǎng)層，其位于所述第一襯底的第二部分上且與所述第二襯底隔離，其中所述第二襯底具有高于所述外延生長(zhǎng)層的空穴遷移率，其中所述外延生長(zhǎng)層具有高于所述第二襯底的電子遷移率，且其中所述空穴及電子遷移率為體性質(zhì)；及形成第一及第二晶體管，所述第一晶體管至少部分地形成在所述第二襯底中，所述第二晶體管至少部分地形成在所述外延生長(zhǎng)層中或上，所述晶體管中的至少一者經(jīng)配置以接收至少約5V的一個(gè)或一個(gè)以上信號(hào)。
16.根據(jù)權(quán)利要求15所述的方法，其中獲得所述襯底結(jié)構(gòu)包含 移除第二襯底材料的一部分；在所述第二襯底的一側(cè)上形成間隔物；及在移除所述第二襯底材料的區(qū)域中形成所述外延生長(zhǎng)層。
17.根據(jù)權(quán)利要求16所述的方法，其中獲得所述襯底結(jié)構(gòu)進(jìn)一步包含 形成溝槽以隔離所述第二襯底與所述外延生長(zhǎng)層。
18.根據(jù)權(quán)利要求15所述的方法，其中 所述第一襯底具有第一結(jié)晶定向；且所述第二襯底具有第二結(jié)晶定向。
19.根據(jù)權(quán)利要求18所述的方法，其中所述外延生長(zhǎng)層具有所述第一結(jié)晶定向。
20.根據(jù)權(quán)利要求18所述的方法，其中所述第一襯底包含具有(100)結(jié)晶定向的P型硅； 所述第二襯底包含具有(110)結(jié)晶定向的η型硅； 所述外延生長(zhǎng)層包含硅鍺；且位于所述外延生長(zhǎng)層上的罩蓋包含P型硅，所述第二晶體管至少部分地形成在所述罩至由皿卞。
全文摘要
本發(fā)明涉及一種半導(dǎo)體設(shè)備，其包括第一襯底(102、202)及第二襯底(106、206)，所述第二襯底位于所述第一襯底的第一部分上且通過掩埋層(104、204)與所述第一襯底分隔。所述半導(dǎo)體設(shè)備還包括外延生長(zhǎng)層(108、220)，所述外延生長(zhǎng)層位于所述第一襯底的第二部分上且與所述第二襯底隔離。所述半導(dǎo)體設(shè)備進(jìn)一步包括至少部分地形成在所述第二襯底中的第一晶體管(116)及至少部分地形成在所述外延生長(zhǎng)層中或上的第二晶體管(128)。所述第二襯底及所述外延生長(zhǎng)層具有帶有不同的電子及空穴遷移率的體性質(zhì)。所述晶體管中的至少一者經(jīng)配置以接收至少約5V的一個(gè)或一個(gè)以上信號(hào)。所述第一襯底可具有第一結(jié)晶定向，且所述第二襯底可具有第二結(jié)晶定向。
文檔編號(hào)H01L29/78GK102549747SQ201080042743
公開日2012年7月4日 申請(qǐng)日期2010年10月15日 優(yōu)先權(quán)日2009年10月16日
發(fā)明者亞歷山大·H·歐文斯 申請(qǐng)人:國家半導(dǎo)體公司