專利名稱：具有屏蔽層和電容耦合芯片側(cè)電源端子的半導體器件的制作方法
技術領域：
本發(fā)明涉及一種半導體器件，具體地涉及具有阻擋電磁波的屏蔽結(jié)構的半導體器件。本發(fā)明要求2009年8月18日遞交的日本專利申請No. 2009-189130的優(yōu)先權，將
其內(nèi)容結(jié)合在此作為參考。
背景技術：
根據(jù)近年來的技術進展，在微波毫米波頻帶(例如60GHz或76GHz)操作的諸如單芯片MMIC(單片微波集成電路)之類的半導體器件的研發(fā)已經(jīng)取得了進展。在這種毫米波頻帶，因為較小的電感或電容影響半導體器件的匹配特性，用于連接MMIC及其封裝的配線應該盡可能小。因此，已經(jīng)提出了不使用金配線連接，而是使用具有比配線更小電感的金隆起焊盤的倒裝芯片連接(例如參見專利文獻1的圖1中所公開的半導體器件)。在高頻帶(包括毫米波頻帶)操作的匪IC中，匪IC的周圍通常受到電學屏蔽以便阻擋從MMIC發(fā)射不必要的電磁波。已經(jīng)提出了許多使用上述倒裝芯片連接的屏蔽結(jié)構。例如，在專利文獻2中所公開的用于實現(xiàn)屏蔽結(jié)構的傳統(tǒng)技術中，對采用倒裝芯片連接的MCM(多芯片模塊)襯底的背面和側(cè)面進行金屬化，并且經(jīng)由焊料將金屬化的側(cè)面與其上形成焊料壁的封裝襯底相連。另外，在專利文獻3中所公開的用于實現(xiàn)屏蔽結(jié)構的傳統(tǒng)技術中，排列與接地電極相連的隆起焊盤以便包圍功能電路，并且將蓋層襯底與所述隆起焊盤相連。此外，在專利文獻4中所公開的半導體器件具有半導體芯片、在半導體芯片上設置的一對接地焊盤以及在半導體芯片上的接地焊盤之間設置的一對信號線焊盤。第一金屬層設置在半導體芯片的側(cè)壁上。第二金屬層與第一金屬層相連并且達到接地焊盤。對于信號線焊盤的每一個，連接接合配線的一端。每一個接合配線的另一端與信號線相連。另外，第三金屬層設置在半導體芯片的下表面上?，F(xiàn)有技術文獻專利文獻專利文獻1 日本未審專利申請首次公開No. 2001467487(參見圖1)。專利文獻2 日本專利注冊No. 3590340(參見圖2)。專利文獻3 日本實用新型注冊No. 3066855(參見圖1)。專利文獻4 日本未審專利申請首次公開No. 2006-216672(參見圖10)。

發(fā)明內(nèi)容
本發(fā)明要解決的問題用于專利文獻2中公開的MCM結(jié)構的屏蔽結(jié)構具有與用于半導體器件的倒裝芯片連接的結(jié)構類似的部件結(jié)構，并且因此可以應用于半導體器件的倒裝芯片連接。在半導體器件的倒裝芯片連接中，通常不但采用使用焊料的隆起焊盤而且也采用使用金或銅的隆起焊盤連接。然而，使用金或銅的隆起焊盤連接除了隆起焊盤連接工藝之外還要求形成焊料壁的工藝，增加了制造成本。此外，在專利文獻3中公開的屏蔽結(jié)構要求沿功能電路外圍的接地隆起焊盤的附加結(jié)構。另外，如果屏蔽的目標包括有源元件，應該在所述有源元件的附近設置電源端子或功率配線。因此，在屏蔽目標周圍設置隆起焊盤非常困難，并且這種結(jié)構是不現(xiàn)實的。在專利文獻4中公開的半導體器件中，盡管可以使用第三金屬層來阻擋從半導體芯片向下發(fā)射電磁波，接合配線通過的部分或者在半導體芯片上不具有第二金屬層的部分不能足夠地阻擋電磁波。此外，盡管可以通過使接合配線和第二金屬層之間的間隙變窄來阻擋電磁波，所述間隙的尺寸精度是不均勻的，因此這種方法不是有效的。根據(jù)以上情況，本發(fā)明的目的是提供一種具有屏蔽結(jié)構的半導體器件，所述屏蔽結(jié)構可以在不要求用于倒裝芯片連接的附加工藝的情況下可靠地阻擋電磁波。解決問題的手段為了實現(xiàn)以上目的，本發(fā)明提供了一種半導體器件，包括配線板，具有其上設置了板側(cè)接地端子和板側(cè)電源端子的第一表面；半導體芯片，配置為面對所述配線板的第一表面，其中所述第一表面面對所述半導體芯片的相對表面；屏蔽層，設置在所述半導體芯片處以便覆蓋除了所述相對表面之外的半導體芯片的外表面；芯片側(cè)電源端子，所述芯片側(cè)電源端子設置在所述相對表面上，并且與板側(cè)電源端子電連接；芯片側(cè)接地端子，所述芯片側(cè)接地端子設置在所述相對表面上，并且與板側(cè)接地端子和屏蔽層電連接；以及 第一電容性耦合部分，所述屏蔽層和所述芯片側(cè)電源端子通過所述第一電容性耦合部分彼此電容性耦合。本發(fā)明的效果根據(jù)本發(fā)明的半導體器件，所述板側(cè)電源端子和所述芯片側(cè)電源端子彼此電連接，并且所述屏蔽層、所述芯片側(cè)接地端子和所述板側(cè)接地端子彼此電連接。甚至當所述屏蔽層和所述芯片側(cè)電源端子彼此分離開特定的距離時，如果兩個部件電容性耦合，它們產(chǎn)生實質(zhì)上的短路狀態(tài)。因此，也在所述屏蔽層和所述芯片側(cè)電源端子之間有效地阻擋了電磁波。盡管操作半導體芯片通常發(fā)射電磁波，用于在配線板和半導體芯片之間的倒裝芯片連接的以上結(jié)構可以無需提供附加的工藝就阻擋發(fā)射的電磁波。


圖1是作為本發(fā)明第一實施例的半導體器件的側(cè)面截面圖。
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圖2是半導體器件中的半導體芯片的底視圖。圖3是圖2中的特定部分的放大視圖。圖4是示出了用于分析半導體器件的電磁波阻擋效果的分析模型的圖。圖5是示出了使用所述分析模型的分析結(jié)果的圖。圖6是作為本發(fā)明第二實施例的半導體器件中的半導體芯片的底視圖。圖7是圖6中的特定部分的放大視圖。圖8是作為本發(fā)明第三實施例的半導體器件中的半導體芯片的底視圖。圖9是圖8中的特定部分的放大視圖。圖10是作為本發(fā)明第四實施例的半導體器件中的半導體芯片的底視圖。圖11是沿圖10的A-A線切割的截面圖。圖12是本發(fā)明實施例的變體的側(cè)面截面圖。
具體實施例方式第一實施例下面將參考圖1至圖5解釋本發(fā)明的第一實施例如圖1所示，本實施例的半導體器件1可以是在毫米波頻帶操作的匪IC(具有Imm 至IOmm波長的電磁波)，并且具有平板形狀的半導體芯片3通過倒裝芯片連接與多層襯底 (即配線板)2的底座部分22 (隨后解釋)的頂部表面(即第一表面)22a相連。如圖1和圖2所示，半導體芯片3包括具有平板形狀的底座部分5 ；電路6，設置在底座部分5的底部表面(即相對表面)5a的中心區(qū)域中；屏蔽層7，配置用于覆蓋除了所述底部表面如之外的底座部分5的外表面；DC端子(即芯片側(cè)電源端子)8，配置用于包圍所述底部表面如上的電路6 ；接地端子(即芯片側(cè)接地端子)9，設置在底部表面fe上；以及第一電容性耦合部分10，所述第一電容性耦合部分將屏蔽層7與DC端子8耦合。半導體芯片3的底座部分5由諸如砷化鎵、硅或硅鍺之類的材料構成。盡管在當前技術中砷化鎵最適用于底座部分5，使用除了砷化鎵之外的材料(例如硅或硅鍺)的毫米波半導體的研究和開發(fā)已經(jīng)取得了進展。因此，用于底座部分5的材料可以是實現(xiàn)毫米波半導體的上述材料的任一種，并且不局限于砷化鎵。電路6是諸如傳感器或放大器之類的功能部件，并且根據(jù)其操作發(fā)射毫米波頻帶內(nèi)的電磁波。屏蔽層7具有設置在底部表面fe的外邊緣的外圍地14、設置在底座部分5的側(cè)面上的側(cè)金屬部分15以及設置在底座部分5的頂部表面上的背金屬部分16，其中將地14和金屬部分15、16集成到一層。最優(yōu)選的，通過在制造毫米波半導體時通常采用的金電鍍或金的濺射來形成屏蔽層7。盡管優(yōu)選地是屏蔽層7的整個表面由金屬構成，可以在屏蔽層7中部分地形成孔或狹縫。通常，對于電路6的30GHz的操作頻率，金的趨膚深度是約0. 45 μ m?？紤]到這種情況，最優(yōu)選的是金的厚度是1 μ m或以上。然而，當厚度小于1 μ m時當然也確保了本發(fā)明的效果。此外，當將除了金之外的金屬用于形成屏蔽層7時也沒有問題。當屏蔽層7由金
5合金(即不單單是金)或金層和設置在金層之上或之下的其他金屬層的組合構成時也沒有問題。每一個DC端子8和接地端子9均具有平面視圖中的實質(zhì)上正方形形狀，并且DC 端子8和接地端子9分離地設置以形成正方形結(jié)構。將DC端子8定位為朝著底部表面fe的中心區(qū)域與外圍地14相分離。接地端子9 朝著底部表面fe的中心區(qū)域靠近外圍地14的一個角落但是與所述外圍地14的一個角落相分離。接地端子9和外圍地14經(jīng)由配線圖案17 (即導體)直接電連接。盡管在圖中沒有示出作為高頻輸入和輸出端子的RF端子，當然可以將RF端子設置在每一個DC端子8或接地端子9附近。如上所述在本實施例中，每一個DC端子8和接地端子9均具有平面圖中實質(zhì)上的正方形形狀。然而，每一個DC端子8和接地端子9均可以具有平面圖中的圓形或矩形形狀， 即所述形狀沒有特定限制。同樣如上所述在本實施例中，DC端子8和接地端子9分離地設置以形成正方形結(jié)構，從而包圍電路6。然而，DC端子和接地端子的結(jié)構不局限于此，并且可以采用通過相關端子包圍電路6的任意結(jié)構。如圖3所示，每一個第一電容性耦合部分10具有分別設置在外圍地14和每一個 DC端子8處的交叉指狀電極18和19。所述交叉指狀電極18和19每一個均具有梳子形狀， 并且彼此分離且嚙合以確保其間較小的間隙。在本實施例中，交叉指狀電極18和19在平面圖中與底座部分5的側(cè)面(與電極相鄰)垂直地延伸。在毫米波頻帶，為了考慮交叉指狀電極18和19形成短路，優(yōu)選地是第一電容性耦合部分10具有相對較大的電容，因此交叉指狀電極18和19之間的間隙非常小。因此，最優(yōu)選的是基于半導體器件1的制造程序的最小化準則來生產(chǎn)交叉指狀電極18和19。與外圍地14類似，最優(yōu)選地是通過使用金電鍍或金的濺射來實現(xiàn)DC端子8、接地端子9和交叉指狀電極18和19。這里，交叉指狀電極18和19越厚，第一電容性耦合部分 10的電容越大。然而，考慮到相關成本、連接的便利性或者與外圍地14 一起整體形成的容易程度，最優(yōu)選地是交叉指狀電極18和19具有與外圍地14類似的1 μ m或以上的厚度。同樣與外圍地14類似，如果交叉指狀電極18和19由除了金之外的材料構成或者具有小于1 μ m的厚度，也確保了本發(fā)明的效果。如圖1所示，多層襯底2包括具有平板形狀的底座部分22 ；設置在底座部分22 的頂部表面2 上的接地端子(即板側(cè)接地端子)23和DC端子(即板側(cè)電源端子)24(圖 1中只示出了一個)；接地層25，形成于底座部分22的底部表面22b上；接地柱，所述接地柱將接地端子23與接地層25相連；以及DC柱27，所述DC柱與每一個DC端子M相連，并且延伸至底座部分22的底部表面22b。底座部分22具有多個堆疊的層，并且其外表面具有絕緣特性。通常將陶瓷襯底用作多層襯底的底座部分，底座部分上安裝了在毫米波頻帶使用的半導體芯片。同樣在本發(fā)明中，陶瓷襯底最適用于底座部分22。然而，如果使用諸如玻璃-樹脂襯底之類的另一種材料，也確保了本發(fā)明的效果。在半導體芯片3的底部表面如疊加在底座部分22的頂部表面2 上的平面圖中，接地端子23和DC端子M配置為分別與接地端子9和DC端子8重疊。也就是說，接地端子9和DC端子8彼此分離以在底座部分22的頂部表面2 上形成正方形結(jié)構。接地層25由金屬構成，并且應該具有形狀與由接地端子9和DC端子8形成的正方形結(jié)構(見圖2)相對應的區(qū)域，或者是具有大于這種形狀的區(qū)域。此外，盡管在圖1中將接地層25設置在底座部分22的底部表面22b上，如果在底座部分22的內(nèi)部層形成接地層25也沒有問題。DC柱27沒有與接地層25直接相連，并且設置為靠近接地層25以確保其間近似幾十微米的間隙。因為對于要阻擋的電磁波波長而言足夠小的間隙不會影響電磁波阻擋的效果，當在DC柱27和接地層25之間提供間隙時也沒有問題。這種間隙稱作“凈空(clearance) ”，并且通常將其定義為依賴于半導體器件1的制造程序精度的設計準則，并且因此可以根據(jù)所述設計準則來確定所述間隙的尺寸。盡管最優(yōu)選地是通過向銀或銅施加金電鍍來形成接地端子23、DC端子M、接地層 25、接地柱沈和DC柱27，如果它們由另一種金屬材料構成也沒有問題。如果在多層襯底2上存在除了圖1所示之外的導體層或柱也沒有問題。在半導體芯片3的底部表面fe面對多層襯底2的頂部表面22a的狀態(tài)下，DC端子8經(jīng)由隆起焊盤28與DC端子M電連接，并且接地端子9經(jīng)由隆起焊盤四與接地端子 23電連接。為了實現(xiàn)本發(fā)明的效果，不會特別地限制每一個隆起焊盤的類型。然而，使用與使用金的DC端子8、M以及接地端子9、23相同的金的突出隆起焊盤是最優(yōu)選的。如上所述，在本實施例的半導體器件1中，DC柱27、DC端子M、隆起焊盤觀和0〇 端子8是彼此電連接的導體，并且屏蔽層7、配線圖案17、接地端子9、隆起焊盤四、接地端子23、接地柱沈和接地層25也是彼此電連接的導體。此外，因為分別設置在外圍地14和每一個DC端子8處的交叉指狀電極18和19 彼此電容性耦合，它們具有相同的電勢。此外，多層襯底2的DC柱27和接地層25設置為彼此靠近，其中確保了其間近似幾十微米的間隙。近似幾十微米的間隙對于毫米波頻帶(Imm至IOmm)中的波長足夠小，例如是波長的十分之一或更小，因此不會破壞用于阻擋相關電磁波的屏蔽效應。因此，使用DC柱27、DC端子24、隆起焊盤^、DC端子8、第一電容性耦合部分10、 屏蔽層7、配線圖案17、接地端子9、隆起焊盤四、接地端子23、接地柱沈和接地層25，可以可靠地阻擋從電路6發(fā)射的電磁波。此外，在普通的毫米波MMIC中使用了本實施例中的半導體器件1的每一個結(jié)構元件。因此，可以只通過適當?shù)卣{(diào)節(jié)或修改現(xiàn)有工藝就能執(zhí)行電磁波阻擋，也就是說不要求附加的工藝或附加的材料。此外，因為半導體芯片3通過倒裝芯片連接與多層襯底2相連，半導體芯片3可以按照緊湊形式與多層襯底2相連。另外，將DC端子8設置在電路6周圍，并且DC端子8每一個均經(jīng)由相應的第一電容性耦合部分10與外圍地14電容性耦合。因此，可以進一步可靠地阻擋在外圍地14和DC 端子8之間通過的電磁波。此外，因為接地端子9經(jīng)由配線圖案17與外圍地14直接電連接，可以防止電磁波在接地端子9和外圍地14之間通過。接下來將示出通過本實施例的半導體器件1的電磁波阻擋效果的分析結(jié)果。如圖4所示，假設在半導體器件1的底部表面fe上存在電磁波發(fā)射源32，并且通過三維電磁場分析獲得了半導體器件1的表面和與半導體器件1相分離的電磁波接收天線 33之間的信號傳輸特性。圖5中示出了三維電磁場分析的結(jié)果。在圖中，水平軸表示從電磁波發(fā)射源32發(fā)射的電磁波的頻率(GHz)，而垂直軸表示在本實施例中的半導體器件1的傳輸增益和不具有第一電容性耦合部分10的半導體器件(作為比較性示例)的傳輸增益之間的差(dB)。在圖中，當(垂直軸的)傳輸增益差具有負值時，所述值越小，半導體器件1的第一電容性耦合部分10的效果越大。根據(jù)圖5的分析結(jié)果，本實施例的半導體器件1在高于IOOGHz頻率的毫米波頻帶中提供了顯著的效果。當關心作為簡單平板電容器的第一電容性耦合部分10的電容性耦合時，如果將電極之間的距離減半，則電容器的電容加倍。因此，明顯的是例如通過具有更精細制造準則的工藝來形成交叉指狀電極，可以從更低的頻率獲得本實施例的效果。交叉指狀電極18和19的形成不局限于本實施例中所示，并且可以采用用于實現(xiàn)外圍地14和DC端子8之間較高電容性耦合的任意形式。第二實施例下面將解釋本發(fā)明的第二實施例，其中向與前述實施例中相同的部件賦予相同的參考數(shù)字并且省略其解釋，也就是說將只解釋區(qū)別特征。如圖6所示，本實施例中的半導體器件的半導體芯片42具有第一電容性耦合部分 43(代替前述實施例的半導體器件中的半導體芯片3的第一電容性耦合部分10)和用于電容性耦合一個DC端子8和接地端子9的第二電容性耦合部分44。如圖7所示，每一個第一電容性耦合部分43具有分別設置在外圍地14和每一個 DC端子8處的交叉指狀電極46和47。所述交叉指狀電極46和47每一個均具有梳子形狀， 并且彼此分離且嚙合以確保其間的較小間隙。在平面圖中，交叉指狀電極46與底座部分5的(與電極相鄰的)側(cè)面平行地延伸， 并且與配線圖案48電連接，配線圖案48與底座部分5的相鄰側(cè)面(從外圍地14)垂直地延伸。交叉指狀電極47設置為與相應的交叉指狀電極46實質(zhì)上平行，使得將交叉指狀電極47插入到相關的交叉指狀電極46之間。如示出本實施例的圖6所示，在其中沒有提供接地端子9的外圍地14的三個角落處，提供了配線圖案49并且配線圖案49與外圍地14電連接。提供上述第一電容性耦合部分43的另一個原因是使得外圍地14和DC端子8經(jīng)由配線圖案49電容性耦合。如圖7所示，提供上述第一電容性耦合部分43的另一個原因是使得外圍地14和 DC端子8經(jīng)由配線圖案17電容性耦合。如圖7所示，第二電容性耦合部分44具有分別設置在一個DC端子8和接地端子 9處的交叉指狀電極50和51。交叉指狀電極50和51每一個均具有梳子形狀。在本實施例中，交叉指狀電極50和51在平面圖中與底座部分5的(與電極相鄰的)側(cè)面平行地延伸。根據(jù)本實施例的半導體器件，可以在無需提供附加工藝的情況下實現(xiàn)可靠地阻擋從電路6發(fā)射的電磁波的屏蔽結(jié)構。此外，一個DC端子8和接地端子9之間的第二電容性耦合部分44使用交叉指狀電極50和51執(zhí)行電容性耦合，從而進一步可靠地阻擋了從電路6發(fā)射的電磁波。盡管在每一個DC端子8處提供了第一電容性耦合部分43，只有DC端子8的一部分可以具有第一電容性耦合部分43。第三實施例下面將解釋本發(fā)明的第三實施例，其中向與前述實施例中相同的部件賦予相同的參考數(shù)字并且省略其解釋，也就是說只解釋區(qū)別特征。如圖8所示，本實施例中的半導體器件的半導體芯片62具有第三電容性耦合部分 63，每一個電容性耦合部分63實現(xiàn)相鄰DC端子8之間的電容性耦合，來代替與第二實施例的半導體器件中的半導體芯片42的配線圖案48相連的第一電容性耦合部分43。如圖9所示，每一個第三電容性耦合部分63具有分別設置在一個DC端子8和與其相鄰的另一個DC端子8處的交叉指狀電極64和65。所述交叉指狀電極64和65每一個均具有梳子形狀，彼此分離且嚙合以確保其間較小的間隙。在平面圖中，交叉指狀電極64和65與底座部分5的(與電極相鄰的)側(cè)面平行地延伸。根據(jù)本實施例的半導體器件，可以無需提供附加的工藝就實現(xiàn)用于可靠地阻擋從電路6發(fā)射的電磁波的屏蔽結(jié)構。此外，相鄰DC端子8之間的第三電容性耦合部分63使用交叉指狀電極64和65 執(zhí)行電容性耦合，從而進一步可靠地阻擋了從電路6發(fā)射的電磁波，并且使得相鄰的DC端子8具有相同的電勢。第四實施例下面將解釋本發(fā)明的第四實施例，其中向與前述實施例中相同的部件賦予相同的參考符號并且省略其解釋，即只解釋區(qū)別特征。如圖10所示，本實施例中的半導體器件的半導體芯片72具有第三電容性耦合部分73，每一個第三電容性耦合部分均是具有MIMC (金屬-絕緣體-金屬電容器)結(jié)構的電容元件，來代替第一實施例的半導體器件1的半導體芯片3的第一電容性耦合部分10。如圖11所示，每一個第三電容性耦合部分73具有與相關DC端子8相連的下部導體層74、上述的外圍地14和插入到下部導體層74和外圍地14之間的電介質(zhì)75。DC端子8和下部導體層74通過嵌入到通孔76中的金屬部件77彼此電連接。此夕卜，沿半導體芯片3的厚度方向在外圍地14和下部導體層74之間確保了幾百納米的間隔， 并且將電介質(zhì)75設置在所述間隔處，從而形成具有MIMC結(jié)構的電容元件。盡管最優(yōu)選地是使用金、鋁、鉬等形成下部導體層74，另一種導電材料不會干擾本實施例的效果。此外，盡管最優(yōu)選地是確保下部導體層74和相應的DC端子8之間近似IOOnm的間隔，所述間隔不局限于這一值。另外，盡管最優(yōu)選地是電介質(zhì)75由氮化硅構成，但是所述材料不局限于此。
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根據(jù)本實施例的半導體器件，可以無需提供附加的工藝就能夠?qū)崿F(xiàn)用于可靠地阻擋從電路6發(fā)射的電磁波的屏蔽結(jié)構。此外，可以具有第一電容性耦合部分73的電容性耦合的改進電容，從而進一步可靠地阻擋了通過外圍地14和DC端子8的電磁波。盡管已經(jīng)參考附圖詳細解釋了本發(fā)明的第一至第四實施例，本發(fā)明的特定結(jié)構不局限于此，并且在本發(fā)明范圍內(nèi)的結(jié)構修改等也是可能的。例如，盡管在第一至第四實施例中半導體芯片3、42、62或72(以下稱作“半導體芯片3等”)通過倒裝芯片連接與多層襯底2 (即配線板)相連，半導體芯片3等可以通過倒裝芯片連接與單層襯底82 (配線板)相連(參見圖12)。在單層襯底82的頂部表面8 上，提供了接地端子(即板側(cè)接地端子)83和DC 端子(即板側(cè)電源端子)84。DC端子8經(jīng)由隆起焊盤洲與DC端子84電連接，而接地端子 9經(jīng)由隆起焊盤四與接地端子83電連接。單層襯底82的使用可以減小制造半導體器件的成本。與半導體芯片3等相連的目標不局限于多層襯底2或單層襯底82。明顯的是通過其他各種實施例可以獲得本發(fā)明的效果。例如，半導體芯片3等可以與另一個半導體芯片相連。此外在第一至第四實施例中，第一電容性耦合部分、第二電容性耦合部分或第三電容性耦合部分可以包括交叉指狀電極對和具有MIMC結(jié)構的電容元件的適當組合。此外，盡管在第一至第四實施例中，接地端子9和外圍地14經(jīng)由配線圖案直接電連接，所述接地端子9和外圍地14可以通過電容性耦合電連接。工業(yè)應用性根據(jù)本發(fā)明，屏蔽層和芯片側(cè)電源端子電容性耦合，同時它們彼此分離開特定的距離。因此，實現(xiàn)了實質(zhì)上的短路狀態(tài)，從而有效地阻擋了甚至在屏蔽層和芯片側(cè)電源端子之間的相關電磁波。此外根據(jù)用于配線板和半導體芯片之間的倒裝芯片連接的本發(fā)明結(jié)構，無需提供附加的工藝就能夠可靠地阻擋發(fā)射的電磁波。參考數(shù)字1 半導體器件2 多層襯底(配線板)3、42、62、72 半導體芯片5a 底部表面(相對表面)6 電路7 屏蔽層8 DC端子(芯片側(cè)電源端子)9 接地端子(芯片側(cè)接地端子)10、43、73 第一電容性耦合部分18、19、46、47、50、51、64、65 交叉指狀電極22a 頂部表面(第一表面)23,83 接地端子(板側(cè)接地端子)
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24,84 DC端子(板側(cè)電源端子)44 第二電容性耦合部分63 第三電容性耦合部分75 電介質(zhì)82 單層襯底(配線板)
權利要求
1.一種半導體器件，包括配線板，具有其上設置了板側(cè)接地端子和板側(cè)電源端子的第一表面；半導體芯片，配置為面對所述配線板的第一表面，其中所述第一表面面對所述半導體芯片的相對表面；屏蔽層，設置在所述半導體芯片處以便覆蓋除了所述相對表面之外的半導體芯片的外表面；芯片側(cè)電源端子，所述芯片側(cè)電源端子設置在所述相對表面上并且與板側(cè)電源端子電連接；芯片側(cè)接地端子，所述芯片側(cè)接地端子設置在所述相對表面上并且與板側(cè)接地端子和屏蔽層電連接；以及第一電容性耦合部分，所述屏蔽層和所述芯片側(cè)電源端子通過所述第一電容性耦合部分彼此電容性耦合。
2.根據(jù)權利要求1所述的半導體器件，其中所述半導體芯片通過使用倒裝芯片連接與配線板相連。
3.根據(jù)權利要求1所述的半導體器件，還包括設置在所述相對表面上的電路，其中將多個芯片側(cè)電源端子設置在所述電路周圍。
4.根據(jù)權利要求1所述的半導體器件，其中所述第一電容性耦合部分具有交叉指狀電極，所述交叉指狀電極分別形成于所述屏蔽層和所述芯片側(cè)電源端子處，其中所述交叉指狀電極每一個均具有梳子形狀，并且彼此分離且嚙合。
5.根據(jù)權利要求1所述的半導體器件，還包括第二電容性耦合部分，至少一個芯片側(cè)電源端子和芯片側(cè)接地端子通過所述第二電容性耦合部分彼此電容性耦合。
6.根據(jù)權利要求5所述的半導體器件，其中所述第二電容性耦合部分具有交叉指狀電極，所述交叉指狀電極分別形成于所述芯片側(cè)電源端子和所述芯片側(cè)接地端子處，其中所述交叉指狀電極每一個均具有梳子形狀，并且彼此分離且嚙合。
7.根據(jù)權利要求1所述的半導體器件，還包括第三電容性耦合部分，彼此相鄰的至少一對芯片側(cè)電源端子通過所述第三電容性耦合部分彼此電容性耦合。
8.根據(jù)權利要求7所述的半導體器件，其中所述第三電容性耦合部分具有交叉指狀電極，所述交叉指狀電極分別形成于相鄰的芯片側(cè)電源端子處，其中所述交叉指狀電極每一個均具有梳子形狀，并且彼此分離且嚙合。
9.根據(jù)權利要求1所述的半導體器件，其中通過經(jīng)由電介質(zhì)將所述屏蔽層和所述芯片側(cè)電源端子相連來形成所述第一電容性耦合部分，并且所述第一電容性耦合部分是具有MIMC結(jié)構的電容性元件。
10.根據(jù)權利要求1所述的半導體器件，其中所述屏蔽層和所述芯片側(cè)接地端子經(jīng)由導體直接電連接。
全文摘要
提出了一種半導體器件，包括配線板，具有其上設置了板側(cè)接地端子和板側(cè)電源端子的第一表面；半導體芯片，配置為面對所述配線板的第一表面，其中所述第一表面面對所述半導體芯片的相對表面；屏蔽層，設置在所述半導體芯片處以便覆蓋除了所述相對表面之外的半導體芯片的外表面；芯片側(cè)電源端子，所述芯片側(cè)電源端子設置在所述相對表面上并且與板側(cè)電源端子電連接；芯片側(cè)接地端子，所述芯片側(cè)接地端子設置在所述相對表面上并且與板側(cè)接地端子和屏蔽層電連接；以及第一電容性耦合部分，所述屏蔽層和所述芯片側(cè)電源端子通過所述第一電容性耦合部分彼此電容性耦合。
文檔編號H01L23/12GK102473690SQ20108003631
公開日2012年5月23日 申請日期2010年6月9日 優(yōu)先權日2009年8月18日
發(fā)明者若林良昌 申請人:日本電氣株式會社