專利名稱：對(duì)靜電放電的加強(qiáng)耐受性的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路裝置(“IC”)。更明確地說(shuō)，本發(fā)明涉及針對(duì)IC的加強(qiáng)靜電放電(“ESD”)保護(hù)。
背景技術(shù)：
眾所周知，已將諸多結(jié)構(gòu)并入到IC中以使IC裝置對(duì)ESD事件的敏感性較小。然而，隨著晶體管的大小減小，常規(guī)ESD保護(hù)電路不大可能提供足夠的保護(hù)。ESD保護(hù)電路在一些情況下可能不利地影響電路性能。然而，一些IC裝置以ESD保護(hù)等級(jí)為代價(jià)而具有加強(qiáng)的性能。因此，在對(duì)IC裝置性能具有很小或沒(méi)有影響的情況下提供加強(qiáng)的ESD保護(hù)等級(jí)將為需要且有用的。

發(fā)明內(nèi)容
一個(gè)或一個(gè)以上實(shí)施例大體上涉及用于集成電路的加強(qiáng)靜電放電(“ESD”)保護(hù)。一個(gè)實(shí)施例可涉及用于防御ESD的電路。所述電路可具有輸入/輸出節(jié)點(diǎn)和驅(qū)動(dòng)器。所述驅(qū)動(dòng)器可具有第一晶體管和第二晶體管。所述第一晶體管的第一源極/漏極節(jié)點(diǎn)可耦合到所述輸入/輸出節(jié)點(diǎn)。所述第一晶體管的第二源極/漏極節(jié)點(diǎn)可形成能夠在電浮動(dòng)時(shí)累積電荷的第一內(nèi)部節(jié)點(diǎn)。第一電流流動(dòng)控制電路可耦合到放電節(jié)點(diǎn)和所述第一晶體管的所述第二源極/漏極節(jié)點(diǎn)。所述第一電流流動(dòng)控制電路可在偏壓方向上電性定向以允許所累積電荷從所述第一內(nèi)部節(jié)點(diǎn)經(jīng)由所述第一電流流動(dòng)控制電路放電到所述放電節(jié)點(diǎn)。在此實(shí)施例中，可包含以下方面中的一者或一者以上。所述放電節(jié)點(diǎn)可為輸入/ 輸出節(jié)點(diǎn)；所述所累積電荷可為正電荷累積；以及所述偏壓方向可為正向偏壓方向。所述放電節(jié)點(diǎn)可為供應(yīng)電壓節(jié)點(diǎn)；所述所累積電荷可為正電荷累積；以及所述偏壓方向可為正向偏壓方向。所述放電節(jié)點(diǎn)可為接地電壓節(jié)點(diǎn)；所述所累積電荷可為負(fù)電荷累積；以及所述偏壓方向可為負(fù)偏壓方向。所述放電節(jié)點(diǎn)可為輸入/輸出節(jié)點(diǎn)；所述所累積電荷可為負(fù)電荷累積；以及所述偏壓方向可為負(fù)偏壓方向。所述第二晶體管的第一源極/漏極節(jié)點(diǎn)可耦合到所述輸入/輸出節(jié)點(diǎn)；所述第二晶體管的第二源極/漏極節(jié)點(diǎn)形成在電浮動(dòng)時(shí)能夠累積正電荷的第二內(nèi)部節(jié)點(diǎn)；第二電流流動(dòng)控制電路可與所述第二晶體管的所述第一源極 /漏極節(jié)點(diǎn)和所述第二源極/漏極節(jié)點(diǎn)并聯(lián)耦合；以及所述第二電流流動(dòng)控制電路可在正向偏壓方向上電性定向，以用于允許正電荷累積從所述第二內(nèi)部節(jié)點(diǎn)放電到所述輸入/輸出節(jié)點(diǎn)。所述第一電流流動(dòng)控制電路可為第一二極管；且其中所述第二電流流動(dòng)控制電路可為第二二極管。另一實(shí)施例大體上涉及用防御ESD的另一電路。電路的輸入/輸出塊可具有輸入 /輸出節(jié)點(diǎn)和驅(qū)動(dòng)器。所述驅(qū)動(dòng)器可具有第一晶體管和第二晶體管。所述第一晶體管的第一源極/漏極節(jié)點(diǎn)可耦合到所述輸入/輸出節(jié)點(diǎn)。所述第一晶體管的第二源極/漏極節(jié)點(diǎn)可形成能夠在電浮動(dòng)時(shí)累積負(fù)電荷的第一內(nèi)部節(jié)點(diǎn)。第一電流流動(dòng)控制電路可耦合到所述第一晶體管的所述第一源極/漏極節(jié)點(diǎn)且耦合到接地節(jié)點(diǎn)。所述第一電流流動(dòng)控制電路可在反向偏壓方向上電性定向，以用于允許負(fù)電荷累積從所述第一內(nèi)部節(jié)點(diǎn)放電到所述接地節(jié)點(diǎn)。在此實(shí)施例中，可包含以下方面中的一者或一者以上。所述第二晶體管的第一源極/漏極節(jié)點(diǎn)可耦合到所述輸入/輸出節(jié)點(diǎn)；所述第二晶體管的第二源極/漏極節(jié)點(diǎn)可形成能夠在電浮動(dòng)時(shí)累積正電荷的第二內(nèi)部節(jié)點(diǎn)；第二電流流動(dòng)控制電路可耦合到所述第二晶體管的所述第一源極/漏極節(jié)點(diǎn)且耦合到供應(yīng)電壓節(jié)點(diǎn)；以及所述第二電流流動(dòng)控制電路可在正向偏壓方向上電性定向，以用于允許正電荷累積從所述第二內(nèi)部節(jié)點(diǎn)放電到所述供應(yīng)電壓節(jié)點(diǎn)。所述第一電流流動(dòng)控制電路可為第一二極管；且所述第二電流流動(dòng)控制電路可為第二二極管。所述第一電流流動(dòng)控制電路可為經(jīng)耦合以如同二極管而操作的第三晶體管；且所述第二電流流動(dòng)控制電路可為經(jīng)耦合以如同二極管而操作的第四晶體管。所述驅(qū)動(dòng)器可為低壓差分信令驅(qū)動(dòng)器。所述驅(qū)動(dòng)器可為單端驅(qū)動(dòng)器。所述輸入/輸出塊可具有可編程邏輯裝置。另一實(shí)施例涉及用于針對(duì)電荷裝置模型(“CDM”)ESD的保護(hù)的ESD電路。所述電路的輸入/輸出塊可具有輸入/輸出節(jié)點(diǎn)、第一驅(qū)動(dòng)器和第二驅(qū)動(dòng)器。第一驅(qū)動(dòng)器和第二驅(qū)動(dòng)器中的每一者可具有第一 PMOS晶體管、第二 PMOS晶體管、第一 NMOS晶體管和第二 NMOS晶體管。第一驅(qū)動(dòng)器和第二驅(qū)動(dòng)器中的每一者可如本文中所描述而配置第一PMOS晶體管和第二 PMOS晶體管可在其間的第一內(nèi)部節(jié)點(diǎn)處以源極到漏極串聯(lián)連接。第一 NMOS晶體管和第二 NMOS晶體管可在其間的第二內(nèi)部節(jié)點(diǎn)處以漏極到源極串聯(lián)連接。第一 PMOS晶體管和第一 NMOS晶體管可在輸入/輸出節(jié)點(diǎn)處以漏極到漏極串聯(lián)連接。第一內(nèi)部節(jié)點(diǎn)和第二內(nèi)部節(jié)點(diǎn)中的每一者可能夠在電浮動(dòng)時(shí)累積電荷。所述輸入/輸出節(jié)點(diǎn)可連接到集成電路裝置的輸入/輸出墊。第二 PMOS晶體管的源極節(jié)點(diǎn)可耦合到供應(yīng)電壓線。第二 NMOS 晶體管的源極節(jié)點(diǎn)可耦合到接地電壓線。第一電流流動(dòng)控制電路可連接在輸入/輸出節(jié)點(diǎn)與第一內(nèi)部節(jié)點(diǎn)之間或在第一內(nèi)部節(jié)點(diǎn)與接地電壓線之間。第一電流流動(dòng)控制電路可在反向偏壓方向上電性定向，以允許負(fù)電荷累積從第一內(nèi)部節(jié)點(diǎn)放電到接地電壓線。第二電流流動(dòng)控制電路可連接在輸入/輸出節(jié)點(diǎn)與第二內(nèi)部節(jié)點(diǎn)之間或在第二內(nèi)部節(jié)點(diǎn)與供應(yīng)電壓線之間。第二電流流動(dòng)控制電路可在正向偏壓方向上電性定向，以允許正電荷累積從第二內(nèi)部節(jié)點(diǎn)放電到供應(yīng)電壓線。在此實(shí)施例中，可包含以下方面中的一者或一者以上。第一驅(qū)動(dòng)器和第二驅(qū)動(dòng)器中的每一者的第一電流流動(dòng)控制電路可為第一二極管；且第一驅(qū)動(dòng)器和第二驅(qū)動(dòng)器中的每一者的第二電流流動(dòng)控制電路可為第二二極管。第一驅(qū)動(dòng)器和第二驅(qū)動(dòng)器中的每一者的第一電流流動(dòng)控制電路可為經(jīng)耦合以如同二極管而操作的第一晶體管；且第一驅(qū)動(dòng)器和第二驅(qū)動(dòng)器中的每一者的第二電流流動(dòng)控制電路可為經(jīng)耦合以如同二極管而操作的第二晶體管。第一二極管可耦合到供應(yīng)電壓線且連接到輸入/輸出節(jié)點(diǎn)，以允許電流從輸入/輸出節(jié)點(diǎn)流動(dòng)到供應(yīng)電壓線，且用于阻擋電流從供應(yīng)電壓線流動(dòng)到輸入/輸出節(jié)點(diǎn)；且第二二極管可耦合到接地電壓線且連接到輸入/輸出節(jié)點(diǎn)，以允許電流從接地電壓線流動(dòng)到輸入 /輸出節(jié)點(diǎn)，且用于阻擋電流從供應(yīng)電壓線流動(dòng)到輸入/輸出節(jié)點(diǎn)，其中所述第一二極管和第二二極管可為人類模型ESD。第一驅(qū)動(dòng)器可為低壓差分信令(“LVDS”)驅(qū)動(dòng)器；且第二驅(qū)動(dòng)器可為單端驅(qū)動(dòng)器。所述輸入/輸出塊可具有可編程邏輯裝置。


附圖展示根據(jù)本發(fā)明的一個(gè)或一個(gè)以上方面的示范性實(shí)施例；然而，不應(yīng)將附圖視為將本發(fā)明限制于所展示的實(shí)施例，而是僅用于解釋和理解。圖1是描繪柱形現(xiàn)場(chǎng)可編程門(mén)陣列(“FPGA”)架構(gòu)的示范性實(shí)施例的簡(jiǎn)化框圖， 在所述柱形FPGA結(jié)構(gòu)中，可實(shí)施本發(fā)明的一個(gè)或一個(gè)以上方面；圖2A是描繪電荷裝置模型(Charge Device Model,"CDM")測(cè)試系統(tǒng)的示范性實(shí)施例的框圖；圖2B是具有被測(cè)裝置(device under test，“DUT”)的圖2A的框圖；圖3A和圖;3B是描繪CDM電流的相應(yīng)示范性實(shí)施例的框圖；圖4A是描繪現(xiàn)有輸入/輸出塊(“Ι0Β”)的示范性實(shí)施例的電路圖；圖4B是描述經(jīng)配置用于高壓容差的另一現(xiàn)有IOB的示范性實(shí)施例的電路圖；圖5A是描繪經(jīng)配置用于差分信令的另一現(xiàn)有IOB的示范性實(shí)施例的電路圖；圖5B是描繪圖2的CDM測(cè)試系統(tǒng)中的圖5的IOB的一部分的示范性實(shí)施例的橫截面圖；圖6是圖5B的添加了導(dǎo)電路徑的橫截面圖；圖7是描繪具有加強(qiáng)CDM ESD保護(hù)的差分驅(qū)動(dòng)器電路的示范性實(shí)施例的電路圖；圖8是描繪用于NMOS的傳輸差分驅(qū)動(dòng)器(transmit differential driver)的布局的示范性實(shí)施例的俯視圖；圖9A是描繪具有加強(qiáng)CDM靜電放電(“ESD”)保護(hù)的IOB的示范性實(shí)施例的電路圖；圖9B是描繪具有加強(qiáng)CDM ESD保護(hù)的IOB的另一示范性實(shí)施例的電路圖。
具體實(shí)施例方式在以下描述中，陳述眾多具體細(xì)節(jié)以提供對(duì)本發(fā)明的具體實(shí)施例的更透徹描述。 然而，所屬領(lǐng)域的技術(shù)人員應(yīng)顯而易見(jiàn)，本發(fā)明可在沒(méi)有以下給定的全部具體細(xì)節(jié)的情況下實(shí)踐。在其它情況下，未詳細(xì)描述眾所周知的特征以便不模糊本發(fā)明。為了容易說(shuō)明，在不同附圖中使用相同數(shù)字標(biāo)注以指代相同項(xiàng)目；然而，在替代實(shí)施例中，所述項(xiàng)目可為不同的?？删幊踢壿嬔b置(“PLD”)是可經(jīng)編程以執(zhí)行指定邏輯功能的眾所周知類型的集成電路。一種類型的PLD(現(xiàn)場(chǎng)可編程門(mén)陣列(“FPGA”))通常包含可編程瓦片(tile)的陣列。這些可編程瓦片可包含(例如)輸入/輸出塊(“Ι0Β”)、可配置邏輯塊(“CLB”)、 專用隨機(jī)存取存儲(chǔ)器塊(“BRAM”)、乘法器、數(shù)字信號(hào)處理塊(“DSP”)、處理器、時(shí)鐘管理器、延遲鎖定環(huán)(“DLL”)等等。如本文所使用，“包含”意指包含但無(wú)限制。每一可編程瓦片通常包含可編程互連件和可編程邏輯?？删幊袒ミB件通常包含通過(guò)可編程互連點(diǎn)(“PIP”)互連的不同長(zhǎng)度的大量互連線?？删幊踢壿嬍褂每删幊淘?lái)實(shí)施用戶設(shè)計(jì)的邏輯，所述可編程元件可包含(例如)功能產(chǎn)生器、寄存器、算術(shù)邏輯等等。通常通過(guò)將可配置數(shù)據(jù)流加載到內(nèi)部配置存儲(chǔ)器單元來(lái)編程可編程互連件和可編程邏輯，所述可配置數(shù)據(jù)流界定如何配置可編程元件?？赏ㄟ^(guò)外部裝置將可配置數(shù)據(jù)從存儲(chǔ)器(例如，從外部PROM)讀取或?qū)懭氲紽PGA中。個(gè)別存儲(chǔ)器單元的集體狀態(tài)接著確定 FPGA的功能。另一類型的PLD是復(fù)雜可編程邏輯裝置或CPLD。CPLD包含連接在一起且通過(guò)互連開(kāi)關(guān)矩陣連接到輸入/輸出(“I/O”)資源的兩個(gè)或兩個(gè)以上“功能塊”。CPLD的每一功能塊包含類似于在可編程邏輯陣列(“PLA”)和可編程陣列邏輯(“PAL”)裝置中使用的結(jié)構(gòu)的二級(jí)AND/OR結(jié)構(gòu)。在CPLD中，配置數(shù)據(jù)通常以芯片上方式存儲(chǔ)在非易失性存儲(chǔ)器中。在一些CPLD中，配置數(shù)據(jù)以芯片上方式存儲(chǔ)在非易失性存儲(chǔ)器中，接著下載到易失性存儲(chǔ)器，作為初始配置(編程)序列的一部分。對(duì)于所有這些可編程邏輯裝置(“PLD”)，通過(guò)提供到裝置用于控制目的的數(shù)據(jù)位來(lái)控制所述裝置的功能性。所述數(shù)據(jù)位可存儲(chǔ)在易失性存儲(chǔ)器中(例如，靜態(tài)存儲(chǔ)器單元， 如同在FPGA和一些CPLD中)、存儲(chǔ)在非易失性存儲(chǔ)器中(例如，F(xiàn)LASH存儲(chǔ)器，如同在一些 CPLD中)、或存儲(chǔ)在任何其它類型的存儲(chǔ)器單元中。可通過(guò)應(yīng)用處理層(例如金屬層)來(lái)編程其它PLD，所述處理層以可編程方式使裝置上的各種元件互連。這些PLD被稱為掩?？删幊萄b置。所述PLD也可用其它方式實(shí)施， 例如使用熔絲或反熔絲技術(shù)。術(shù)語(yǔ)“PLD”和“可編程邏輯裝置”包含(但不限于)這些示范性裝，包含僅可部分編程的裝置。舉例來(lái)說(shuō)，一種類型的PLD包含硬編碼晶體管邏輯與可編程交換織物(programmable switch fabric)的組合，所述可編程交換織物以可編程方式使所述硬編碼晶體管邏輯互連。高級(jí)FPGA可在陣列中包含若干不同類型的可編程邏輯塊。舉例來(lái)說(shuō)，圖1說(shuō)明包含大量不同可編程瓦片的FPGA架構(gòu)100，其包含多千兆位收發(fā)器(multi-gigabit transceiver，“MGT”)101、可配置邏輯塊(“CLB”)102、隨機(jī)存取存儲(chǔ)塊(“BRAM”)103、 輸入輸出塊(“Ι0Β”)104、配置與計(jì)時(shí)邏輯(“CONFIG/CLOCKS”)105、數(shù)字信號(hào)處理塊 (“05 ”)106、專用輸入/輸出塊(“1/0”)107(例如，配置端口和時(shí)鐘端口 )以及其它可編程邏輯108，例如數(shù)字時(shí)鐘管理器、模/數(shù)轉(zhuǎn)換器、系統(tǒng)監(jiān)控邏輯等等。一些FPGA還包含專用處理器塊(“PR0C”)110。在一些FPGA中，每一可編程瓦片包含可編程互連元件(“INT”)111，其在每一鄰近瓦片中具有去往和來(lái)自對(duì)應(yīng)互連元件的標(biāo)準(zhǔn)化連接。因此，所述可編程互連元件針對(duì)所說(shuō)明的FPGA共同實(shí)施可編程互連結(jié)構(gòu)?？删幊袒ミB元件111在同一瓦片內(nèi)還包含去往和來(lái)自可編程邏輯元件的連接，如通過(guò)圖1頂部所包含的實(shí)例所展示。舉例來(lái)說(shuō)，CLB 102可包含可配置邏輯元件(“CLE”) 112 (其可經(jīng)編程以實(shí)施用戶邏輯)加上單個(gè)可編程互連元件(“INT”)111。BRAM 103除了一個(gè)或一個(gè)以上可編程互連元件之外還可包含BRAM邏輯元件(“BRL”)113。通常，包含在瓦片中的互連元件的數(shù)目取決于所述瓦片的高度。在所描繪實(shí)施例中，BRAM瓦片具有與五個(gè)CLB相同的高度，但也可使用其它數(shù)目(例如，四個(gè))。DSP瓦片106除了適當(dāng)數(shù)目的可編程互連元件之外還可包含 DSP邏輯元件(“DSPL”)114。IOB 104除了可編程互連元件111的一個(gè)實(shí)例之外還可包含 (例如)輸入/輸出邏輯元件(“I0L”)115的兩個(gè)實(shí)例。如所屬領(lǐng)域的技術(shù)人員將了解， 通常未將連接到(例如)1/0邏輯元件115的實(shí)際1/0墊限定到輸入/輸出邏輯元件115 的區(qū)域。在所描繪實(shí)施例中，在裸片(展示在圖1中)中心附近的水平區(qū)域用于配置、時(shí)鐘和其它控制邏輯。從此柱延伸的垂直柱109用于跨越FPGA的寬度而分布時(shí)鐘和配置信號(hào)。利用圖1中所說(shuō)明架構(gòu)的一些FPGA包含額外邏輯塊，所述邏輯塊中斷構(gòu)成FPGA 的主要部分的常規(guī)柱形結(jié)構(gòu)。額外邏輯塊可為可編程塊和/或?qū)Ｓ眠壿嫛Ｅe例來(lái)說(shuō)，處理器塊110跨越CLB和BRAM的若干個(gè)柱。請(qǐng)注意，圖1僅意在說(shuō)明示范性FPGA架構(gòu)。舉例來(lái)說(shuō)，水平柱中邏輯塊的數(shù)目、所述柱的相對(duì)寬度、所述柱的數(shù)目和次序、包含在所述柱中的邏輯塊的類型、邏輯塊的相對(duì)大小以及包含在圖1頂部的互連/邏輯實(shí)施方案僅為示范性的。舉例來(lái)說(shuō)，在實(shí)際FPGA中， 通常在出現(xiàn)CLB之處包含CLB的一個(gè)以上鄰近柱，以促進(jìn)用戶邏輯的高效實(shí)施，但鄰近CLB 柱的數(shù)目隨著FPGA的整體大小而變化。圖2A是描繪電荷裝置模型(“CDM”)測(cè)試系統(tǒng)200的示范性實(shí)施例的框圖。CDM 測(cè)試系統(tǒng)200包含探針板201和電荷板202。電荷板202可耦合到與電壓源204串聯(lián)的電阻器203。電壓源204可在近似200伏到300伏的范圍內(nèi)，且電阻器203可為近似一兆歐姆； 然而，可針對(duì)電阻器203和電壓源204使用其它值。由于CDM測(cè)試系統(tǒng)200是眾所周知的， 所以不必詳細(xì)描述?？蓪DM測(cè)試系統(tǒng)200中的電荷板202充電到正電位或負(fù)電位。出于清晰性目的且通過(guò)實(shí)例而非限制，在本文中將電荷板202描述為充電到正電位。同樣，出于清晰性目的且通過(guò)實(shí)例而非限制，將探針板201描述為耦合到接地205。與電荷板202相關(guān)聯(lián)的環(huán)219耦合到接地205。探針板201包含可稱為“彈簧”探針引腳的探針引腳206。因此，探針板201在靠近電荷板202附近的存在(其中電荷板202處于正電位，且探針板201 耦合到接地20 產(chǎn)生大體由箭頭所指示的靜電場(chǎng)(“E場(chǎng)”)210。探針板201或者被稱為 “彈簧引腳板”。圖2B是具有被測(cè)裝置(“DUT”)250的圖2A的框圖。DUT 250可為IC芯片。此類IC芯片250可為連接到球柵陣列(“BGA”)或球252的半導(dǎo)體裸片251。盡管出于清晰性通過(guò)實(shí)例來(lái)展示封裝球，但應(yīng)理解，可使用任何導(dǎo)電接口，不管是引腳、球還是其它導(dǎo)電接口。另外，電介質(zhì)接口或插入物(interpOSer)253可置于IC裸片251的底部表面與電荷板202的頂部表面之間以形成電容性耦合場(chǎng)255。應(yīng)理解，DUT 250為中性的，即DUT 250在被置于CDM測(cè)試系統(tǒng)200中時(shí)電荷是分離的。因此，電荷板202在被充電到正電位時(shí)將電荷引入到DUT250中。因此電子(S卩，負(fù)電荷)被汲取用于與電荷板202的正電荷結(jié)合，如大體所指示。此外，因?yàn)镈UT 250為中性的，所以E場(chǎng)210存在于帶正電的球252與彈簧引腳板201之間。因此，應(yīng)了解，從電荷板 202引入到球252上的正電荷通過(guò)接地彈簧引腳板201來(lái)促進(jìn)。此外，應(yīng)理解，球252的至少一些部分連接到DUT 250的IC裸片251的IOB或更明確地說(shuō)IOB墊(圖2B中未展示)。圖3A和;3B是描繪CDM電流的相應(yīng)示范性實(shí)施例的框圖。參看圖3A，CDM測(cè)試系統(tǒng)200具有與球301接觸的彈簧引腳206。因?yàn)閺椈梢_206連接到接地205，所以電子 “e_”朝DUT 250的底部傳播，以補(bǔ)償電荷板202中的額外正電荷。箭頭302大體指示電子移動(dòng)的方向，且箭頭303大體指示(出于清晰性的目的稱為)空穴的移動(dòng)。因此，應(yīng)理解，電荷在電荷板202中重新分布，使得正電位相對(duì)于DUT 250的負(fù)電位而建立，如由電介質(zhì)插入物253所分離。電荷在電荷板202中的重新分布是由于接地從E 場(chǎng)電位210到直接接觸的重新定位，即彈簧引腳206與球301的接觸。即使說(shuō)明性地描述彈簧引腳206與球301的直接接觸，但應(yīng)理解，由于彈簧引腳206與球301之間的空間足夠小，所以此類電荷重新分布由于彈簧引腳206與球252之間的E場(chǎng)強(qiáng)度和電弧而發(fā)生。此夕卜，應(yīng)了解，跨越電介質(zhì)253的電位(即電荷的分離，其中負(fù)電荷沿著DUT 250的底部區(qū)累積，且正電荷沿著電荷板202的頂部區(qū)累積)形成跨越電介質(zhì)插入物253的電容。參看圖:3B，箭頭310大體指示電子的移動(dòng)。更明確地說(shuō)，電子朝經(jīng)封裝的球311傳播以補(bǔ)償電荷板202中的額外正電荷累積。因此，應(yīng)了解，CDM電流(如大體通過(guò)電子傳播方向所指示)在IC裸片電路及其襯底中傳播。為了更透徹理解如下文補(bǔ)充細(xì)節(jié)中所描述的加強(qiáng)CDM保護(hù)，提供對(duì)現(xiàn)有IOB電路的更詳細(xì)描述。沿著那些線，圖4A是描繪現(xiàn)有IOB 400的示范性實(shí)施例的電路圖。在現(xiàn)有 IOB 400中，I/O墊401耦合到I/O節(jié)點(diǎn)402。人類模型(“HBM”) 二極管403和HBM 二極管404連接到I/O節(jié)點(diǎn)402。二極管403的輸入端連接到I/O節(jié)點(diǎn)402，且二極管403的輸出端連接到供應(yīng)電壓線430。出于清晰性目的，二極管的輸入端和輸出端指代實(shí)質(zhì)上非電流限制方向。二極管404的輸入端連接到接地電壓線431，且二極管404的輸出端連接到I/O節(jié)點(diǎn)402。一般來(lái)說(shuō)，HBM 二極管具有較大的面積或周長(zhǎng)以用于保護(hù)其不受HBM ESD事件影響，以及用于保護(hù)其不受CDM放電和機(jī)器模型(“匪”)ESD事件影響。因此，二極管403和 404用于保護(hù)IOB的一個(gè)或一個(gè)以上驅(qū)動(dòng)器不受HBM、CDM和匪ESD事件影響。舉例來(lái)說(shuō)， 單端驅(qū)動(dòng)器電路405和低壓差分信令(“LVDS”)驅(qū)動(dòng)器電路410中的任一者或兩者可存在于IOB 400中。出于清晰性目的且作為實(shí)例而非限制，將假定驅(qū)動(dòng)器405和410兩者是 IOB 400的一部分。單端驅(qū)動(dòng)器電路405包含PMOS上拉晶體管406和NMOS下拉晶體管407。晶體管 406和407在輸入節(jié)點(diǎn)402處以漏極到漏極串聯(lián)而連接。PMOS晶體管406的源極連接到供應(yīng)電壓線430，且晶體管407的源極連接到接地電壓線431。LVDS驅(qū)動(dòng)器電路410包含晶體管411到414。PMOS晶體管411和412在內(nèi)部節(jié)點(diǎn) 415處以漏極到源極串聯(lián)而耦合。PMOS晶體管411的源極連接到供應(yīng)電壓線430，且PMOS 晶體管412的漏極連接到I/O節(jié)點(diǎn)402。NMOS晶體管413的漏極也連接到I/O節(jié)點(diǎn)402。 NMOS晶體管413和414在內(nèi)部節(jié)點(diǎn)416處以源極到漏極串聯(lián)耦合。NMOS晶體管414的源極連接到接地電壓線431。LVDS驅(qū)動(dòng)器電路410(如同單端驅(qū)動(dòng)器電路405)受保護(hù)或在HBM 二極管403和404之后。對(duì)于針對(duì)CDM ESD事件的額外保護(hù)，CDM電阻器420以及CDM 二極管421和422可在IOB 400內(nèi)的驅(qū)動(dòng)器之后。電阻器420的一端連接到I/O節(jié)點(diǎn)402，且電阻器420的另一端連接到例如輸入驅(qū)動(dòng)器425的輸入節(jié)點(diǎn)424。CDM 二極管422的輸出端連接到輸入節(jié)點(diǎn)424，且CDM 二極管422 的輸入端連接到接地電壓線431。CDM 二極管421的輸入端連接到輸入節(jié)點(diǎn)424，且CDM 二極管421的輸出端連接到供應(yīng)電壓線430。CDM電阻器420以及CDM 二極管421和422 — 般用于保護(hù)輸入門(mén)425不受CDM ESD事件影響。從輸入/輸出墊401到輸入門(mén)425的輸入節(jié)點(diǎn)424串聯(lián)放置電阻器420有助于 CDM保護(hù)。然而，電阻器420不利地影響IOB 400的性能。因此，電阻器420可能不是高性能Ι0Β(即以IGHz或IGHz以上的頻率操作的Ι0Β)中的選項(xiàng)。此外，對(duì)于以65nm或65nm 以下的平版印刷形成的晶體管，例如對(duì)于LVDS驅(qū)動(dòng)器410或單端驅(qū)動(dòng)器405，IOB 400可能不具有足夠的CDM保護(hù)，這可能導(dǎo)致在IC芯片的封裝和處置期間的產(chǎn)量損失。
雖然并不希望受理論約束，但應(yīng)理解，在傳輸模式下，使用65nm或65nm以下的平版印刷形成的LVDS驅(qū)動(dòng)器電路410可能由于在內(nèi)部節(jié)點(diǎn)415和416的任一端或兩端處的電荷累積而經(jīng)歷CDM ESD故障。應(yīng)了解，內(nèi)部節(jié)點(diǎn)415和416在IOB 400的非操作模式下可能是電浮動(dòng)的。此外，應(yīng)了解，內(nèi)部節(jié)點(diǎn)415和416相對(duì)接近以直接連接到I/O節(jié)點(diǎn)402 或I/O墊401。僅PMOS晶體管412的半導(dǎo)體溝道分離內(nèi)部節(jié)點(diǎn)415使其不具有與I/O節(jié)點(diǎn) 402的直接電連續(xù)性，且僅NMOS晶體管413的半導(dǎo)體溝道防止內(nèi)部節(jié)點(diǎn)416與I/O節(jié)點(diǎn)402 具有直接電連續(xù)性。對(duì)于使用深亞微米平版印刷形成的LVDS驅(qū)動(dòng)器電路410，其中溝道的長(zhǎng)度近似為0. 04微米或更小，CDM電壓(例如，來(lái)自CDM測(cè)試系統(tǒng)200的電壓供應(yīng)204的電壓或其它CDM電壓)可能導(dǎo)致電荷跨越晶體管412和413中的任一者或兩者的漏極-源極隔離而傳播，從而分別在內(nèi)部節(jié)點(diǎn)415和416處累積。此類累積的電荷可導(dǎo)致CDM ESD敏感性和潛在的產(chǎn)量損失。如下文中補(bǔ)充細(xì)節(jié)所描述，提供用于內(nèi)部節(jié)點(diǎn)415和416處的所累積電荷的CDM 放電路徑以加強(qiáng)針對(duì)CDM ESD事件的保護(hù)。參看圖4B，展示描繪現(xiàn)有IOB 450的示范性實(shí)施例的電路圖?，F(xiàn)有I0B450經(jīng)配置以用于高壓容差。更確切地說(shuō)，在I/O節(jié)點(diǎn)402與接地電壓線431之間是NMOS晶體管451 和452，所述NMOS晶體管451和452在內(nèi)部節(jié)點(diǎn)467以源極到漏極串聯(lián)耦合。NMOS晶體管 451的漏極耦合到I/O節(jié)點(diǎn)402，且NMOS晶體管452的源極耦合到接地電壓線431。輸入驅(qū)動(dòng)器425的輸入節(jié)點(diǎn)424是與節(jié)點(diǎn)467相同的節(jié)點(diǎn)。圖4B的IOB 450與圖4A的IOB 400之間的差異在于Ι0Β 450的單端驅(qū)動(dòng)器電路455經(jīng)配置為比圖4A的驅(qū)動(dòng)器電路405更接近LVDS驅(qū)動(dòng)器電路410，即具有一對(duì)串聯(lián)的 PMOS晶體管和一對(duì)串聯(lián)的NMOS晶體管。沿著那些線，單端驅(qū)動(dòng)器電路455包含分別對(duì)應(yīng)于內(nèi)部節(jié)點(diǎn)415和416的內(nèi)部節(jié)點(diǎn)465和466。因此，內(nèi)部節(jié)點(diǎn)465,466和467是從其它p_n 結(jié)斷開(kāi)的所有源極/漏極，即可經(jīng)歷電浮動(dòng)的內(nèi)部節(jié)點(diǎn)。因此，級(jí)聯(lián)LVDS驅(qū)動(dòng)器電路410 的內(nèi)部節(jié)點(diǎn)415和416是從其它p-n結(jié)斷開(kāi)的源極/漏極，如同單端驅(qū)動(dòng)器電路455的內(nèi)部節(jié)點(diǎn)465和466。在CDM測(cè)試期間，正電荷可被俘獲或以其它方式累積在此類NMOS斷開(kāi)結(jié)處，且負(fù)電荷可被俘獲或以其它方式累積在PMOS斷開(kāi)結(jié)處。換句話說(shuō)，正電荷可被俘獲在內(nèi)部節(jié)點(diǎn) 416,466和467處，或其某一子集處，且負(fù)電荷可被俘獲在內(nèi)部節(jié)點(diǎn)415和416中的任一者或兩者處。圖5A是描繪現(xiàn)有IOB 500的另一示范性實(shí)施例的電路圖。IOB 500經(jīng)配置以用于差分信令，即具有差分驅(qū)動(dòng)器電路510、I/O墊401和I/O墊501。差分驅(qū)動(dòng)器電路510由電阻器511和512、PMOS晶體管521和522以及匪OS晶體管515到517形成。I/O墊501 耦合到對(duì)應(yīng)于I/O節(jié)點(diǎn)402的I/O節(jié)點(diǎn)502。類似地，HBM 二極管503和504與I/O墊501 相關(guān)聯(lián)，所述HBM 二極管503和504分別對(duì)應(yīng)于與IOB 500的I/O墊401相關(guān)聯(lián)的HBM 二極管403和404。I/O節(jié)點(diǎn)402耦合到電阻器511的一端，且電阻器511的另一端耦合到PMOS晶體管521的漏極。PMOS晶體管521的源極耦合到供應(yīng)電壓線430。類似地，電阻器512的一端連接到I/O節(jié)點(diǎn)502，且電阻器512的另一端連接到PMOS晶體管522的漏極。PMOS晶體管522的源極連接到供應(yīng)電壓線430。NMOS晶體管515到517提供差分驅(qū)動(dòng)器電路510的電流源。NMOS晶體管515的漏極連接到I/O節(jié)點(diǎn)402，且NMOS晶體管515的源極在內(nèi)部節(jié)點(diǎn)530處連接到晶體管516的漏極。NMOS晶體管517的漏極連接到I/O節(jié)點(diǎn)502，且NMOS 晶體管517的源極在內(nèi)部節(jié)點(diǎn)530處連接到晶體管516的漏極。NMOS晶體管516的源極連接到接地電壓線431。因此，應(yīng)了解，NMOS晶體管516的溝道提供從接地電壓線431到電流源晶體管515和517的虛擬接地路徑。當(dāng)I/O墊401耦合到接地時(shí)，不管是直接接觸還是具有足夠的E場(chǎng)強(qiáng)度，電子可被提供到晶體管515的漏極，為了清晰性目的將其大體上用D指示。如大體在箭頭531處指示的提供到漏極D的電子致使正電荷累積在源極節(jié)點(diǎn)530，如大體上用厚黑線和S所指示。 此外，通過(guò)使I/O墊或引腳401接地來(lái)這樣提供電子可促進(jìn)與接地電壓線431相關(guān)聯(lián)的正電荷的累積。跨越溝道的差分或電位，例如跨越晶體管515或晶體管517中的任一者或兩者的溝道的差分或電位可能因CDM ESD而導(dǎo)致ESD引起的溝道損壞，例如大體上由與晶體管515 相關(guān)聯(lián)的螺栓520所指示。圖5B是描繪CDM測(cè)試系統(tǒng)200中的IOB 500的一部分的示范性實(shí)施例的橫截面圖。參看圖2和圖5A，進(jìn)一步描述圖5B的IOB 500的一部分。電流源550與電阻器203和電壓源204相關(guān)聯(lián)，且如先前描述，可用于等于或超過(guò)近似200伏的電壓。因此，提供到電荷板202的電流導(dǎo)致正電位551。CDM測(cè)試系統(tǒng)200中具有IOB 500的DUT 250由于電荷被重新分布而保持中性正電位553形成在球552的一側(cè)(其在所描繪實(shí)施例中是上部側(cè)) 和經(jīng)隔離擴(kuò)散區(qū)561的上部部分上，而電子累積在襯底570的面對(duì)CDM臺(tái)202的下部部分中。當(dāng)球或其它觸點(diǎn)552(例如連接到IC的I/O墊401)經(jīng)由彈簧引腳206接地時(shí)，如大體由箭頭5M指示的電子或電流流動(dòng)到漏極擴(kuò)散區(qū)560。即使例如η+和ρ+的摻雜指示被大體指示用于襯底570內(nèi)的區(qū)，仍應(yīng)注意可根據(jù)本發(fā)明的范圍使用其它配置。為了與圖5Α對(duì)應(yīng)，在圖5Β中，使用D來(lái)指示晶體管515的漏極區(qū)，同樣地指示晶體管515的如指示為S的源極區(qū)。對(duì)于晶體管515的大約0. 4微米或以下的溝道長(zhǎng)度L，如大體由螺栓520指示的由于一個(gè)或一個(gè)以上CDM ESD事件引起的溝道損壞的電位可能具有小到150伏的電壓。因此，為了通過(guò)CDM測(cè)試，MOS晶體管溝道(例如晶體管515)應(yīng)能夠通過(guò)施加到電荷板202的指定電壓。對(duì)于NMOS晶體管515，在CDM ESD放電期間，經(jīng)由連接到I/O墊401的球552經(jīng)由彈簧引腳206遞送到節(jié)點(diǎn)402的接地電位跨越NMOS晶體管的溝道產(chǎn)生高壓降。這是由于在斷開(kāi)的源極/漏極擴(kuò)散區(qū)561與連接到I/O節(jié)點(diǎn)402的擴(kuò)散區(qū)或節(jié)點(diǎn)560之間的相對(duì)較高的電位。更確切地說(shuō)，正電荷累積在擴(kuò)散區(qū)561中，即NMOS晶體管515的源極區(qū)中。此類電荷累積是由于反向偏壓ρ-η結(jié)的電位阱，其導(dǎo)致正電荷俘獲在擴(kuò)散區(qū)561中。如下文在附加細(xì)節(jié)中所描述，將放電路徑提供到儲(chǔ)存來(lái)自NMOS內(nèi)部節(jié)點(diǎn)(S卩，能夠針對(duì)NMOS裝置電浮動(dòng)的節(jié)點(diǎn))的正電荷的泄露處(leak)。類似地，負(fù)電荷可聚集在PMOS 裝置的擴(kuò)散區(qū)中，其中此類擴(kuò)散區(qū)能夠?yàn)殡姼?dòng)的，即不存在放電路徑，且因此類似地將放電路徑提供到儲(chǔ)存來(lái)自PMOS內(nèi)部節(jié)點(diǎn)的負(fù)電荷的泄露處。圖6是圖5B的添加了導(dǎo)電路徑600的橫截面圖。更確切地說(shuō)，導(dǎo)電路徑600從接地電壓線431到ρ型擴(kuò)散區(qū)601。ρ型擴(kuò)散區(qū)601是例如HBM 二極管403等HBM 二極管的 P型區(qū)。在此配置中，接地電壓線431上的正電荷經(jīng)由路徑600用電子補(bǔ)償。在此配置中， 其中I/O墊401和501是傳輸墊，由于晶體管515的溝道的電子注入或穿通而引起的“驟回(snap-back)”可能導(dǎo)致如大體由螺栓520指示的故障。此外，穿通可能經(jīng)由晶體管515 的柵極氧化物而發(fā)生。此類MOS損壞可能是由于來(lái)自連接到接地I/O墊401和源極擴(kuò)散區(qū) 561的I/O節(jié)點(diǎn)402的電壓降引起的，所述源極擴(kuò)散區(qū)561相對(duì)于其它p_n結(jié)電性斷開(kāi)或以其它方式浮動(dòng)。此類電子注入或穿通大體上由箭頭620指示。應(yīng)理解，盡管未展示為在圖6中顯著不同，但晶體管515的溝道長(zhǎng)度L與晶體管 516的溝道長(zhǎng)度L2相比可相差某一數(shù)量級(jí)或以上。舉例來(lái)說(shuō)，對(duì)于晶體管515的大約近似 0. 04微米的溝道長(zhǎng)度L且對(duì)于晶體管516的大約0. 12微米的溝道長(zhǎng)度L2，晶體管516顯著較不能經(jīng)受CDM ESD引起的故障。圖7是描繪具有加強(qiáng)CDM ESD保護(hù)的差分驅(qū)動(dòng)器電路700的示范性實(shí)施例的電路圖。差分驅(qū)動(dòng)器電路700是圖5的添加有二極管701、702、721、722、731和732的差分驅(qū)動(dòng)器電路500。一般來(lái)說(shuō)，二極管701的輸入端在二極管701的輸入端處耦合到源極節(jié)點(diǎn)530。 二極管701的輸出端連接到I/O節(jié)點(diǎn)402。因此，對(duì)于作為傳輸驅(qū)動(dòng)器的I/O墊401，二極管701對(duì)NMOS晶體管515的溝道分流。因此，如果正電荷聚集或以其它方式累積在晶體管區(qū)515的源極擴(kuò)散區(qū)中，那么二極管701將此正累積電荷放電到I/O節(jié)點(diǎn)402，即經(jīng)由I/O 墊401到接地的導(dǎo)電路徑。在此配置中，傳導(dǎo)正電荷的二極管701處于正向偏壓配置中。同樣地，二極管702經(jīng)連接以對(duì)NMOS晶體管517的溝道區(qū)分流。由于如已經(jīng)參考二極管701和NMOS晶體管515而描述的相同描述或類似描述適用于具有二極管702的 NMOS晶體管517的溝道的分流，所以不再重復(fù)此描述。通過(guò)分別使用正向偏壓二極管701 和702對(duì)NMOS晶體管515和517進(jìn)行分流，針對(duì)CDM ESD事件的保護(hù)得以加強(qiáng)。換句話說(shuō)，通過(guò)提供經(jīng)由二極管701和702到儲(chǔ)存來(lái)自與晶體管515和517相關(guān)聯(lián)的源極擴(kuò)散區(qū)的正電荷的泄露處的放電路徑，所儲(chǔ)存正電荷的泄露使得晶體管515和517 的源極節(jié)點(diǎn)在此放電期間是中性的。這去除了先前所描述的有害的電壓降，且因此在晶體管515和517的斷開(kāi)源極節(jié)點(diǎn)處加強(qiáng)了所述晶體管515和517的CDM ESD保護(hù)，這同樣適用于PMOS晶體管的電性斷開(kāi)的漏極節(jié)點(diǎn)和所累積負(fù)電荷的泄露。任選地，一個(gè)或一個(gè)以上二極管(例如二極管721和722)可串聯(lián)耦合以在相反極性方向上對(duì)晶體管515進(jìn)行電性分流。換句話說(shuō)，I/O節(jié)點(diǎn)402可耦合到二極管721的ρ型區(qū)；二極管721的η型區(qū)可連接到二極管722的ρ型區(qū)；且二極管722的η型區(qū)可連接到源極節(jié)點(diǎn)530。節(jié)點(diǎn)402處的負(fù)電荷因此可在反向偏壓方向上流經(jīng)二極管721和722，用于進(jìn)一步使晶體管515的溝道電性中和。類似地，晶體管731和732中的一者或一者以上可串聯(lián)耦合以在從I/O節(jié)點(diǎn)502到源極節(jié)點(diǎn)530的反向偏壓方向上對(duì)晶體管517的溝道區(qū)進(jìn)行分流。此外，盡管此描述是針對(duì)對(duì)NMOS進(jìn)行分流，但此描述也適用于PMOS的分流。圖8是描繪如用布局800布置的例如二極管701和702等二極管的示范性實(shí)施例的俯視圖。布局800是針對(duì)傳輸差分驅(qū)動(dòng)器的NMOS部分。然而，根據(jù)以下描述，將理解，傳輸差分驅(qū)動(dòng)器的PMOS部分可類似地布置。柵極808形成作用中區(qū)域807中的晶體管。傳輸I/O墊801具有總線810，所述總線810具有到作用中區(qū)域807所關(guān)聯(lián)的漏極區(qū)(如由D所指示)的觸點(diǎn)。接地墊802與接地總線809相關(guān)聯(lián)，其具有到作用中區(qū)域807的源極區(qū)的觸點(diǎn)。頂部作用中區(qū)域807具有到漏極區(qū)的觸點(diǎn)，且底部作用中區(qū)域807具有到源極區(qū)的觸點(diǎn)，使得頂部作用中區(qū)域807的漏極區(qū)耦合到傳輸墊801，且底部作用中區(qū)域807的源極區(qū)連接到接地墊802。在作用中區(qū)807之間定位有η阱803。分路804-1到804-Ν從晶體管515和517的源極區(qū)(作為上部作用中區(qū)域807)延伸到形成在η阱803中的二極管 806-1到806-Ν。出于清晰性的目的且作為實(shí)例而非限制，將假定N等于6 ；然而，應(yīng)理解， 可將其它正整數(shù)值用于N。因此，存在八個(gè)作用中區(qū)域或區(qū)807，例如可界定在半導(dǎo)體襯底中。導(dǎo)電分路805-1到805-6分別連接到二極管806-1到806_6，且分別連接到晶體管 516的漏極區(qū)(作為下部作用中區(qū)域807)。因此，應(yīng)理解，裝置源極區(qū)和漏極區(qū)經(jīng)由二極管 806與導(dǎo)電分路804和805短接，其中每個(gè)經(jīng)隔離差分對(duì)共用節(jié)點(diǎn)僅實(shí)施一個(gè)二極管。因此，應(yīng)理解，為了實(shí)現(xiàn)加強(qiáng)的CDM ESD保護(hù)，IOB可用二極管來(lái)布置。圖9Α是描繪具有加強(qiáng)CDM ESD保護(hù)的IOB 900的示范性實(shí)施例的電路圖。除了以下差異，IOB 900與圖4Β的IOB 450相同。從I/O節(jié)點(diǎn)402到內(nèi)部節(jié)點(diǎn)465，其間插入二極管901。從內(nèi)部節(jié)點(diǎn)466到I/O節(jié)點(diǎn)402，其間插入二極管902。從內(nèi)部節(jié)點(diǎn)416到I/O 節(jié)點(diǎn)402，其間插入二極管904。從I/O節(jié)點(diǎn)402到內(nèi)部節(jié)點(diǎn)415，其間插入二極管903。從內(nèi)部節(jié)點(diǎn)467到I/O節(jié)點(diǎn)402，其間插入二極管905。二極管902、904和905經(jīng)耦合以用于分別累積在內(nèi)部節(jié)點(diǎn)466、416和467處的正電荷的放電。二極管902、904和905在正向偏壓方向上經(jīng)耦合以用于此放電。節(jié)點(diǎn)465和415(其可俘獲負(fù)電荷)分別在反向偏壓方向上耦合到二極管901和903以用于此負(fù)電荷的放電。PMOS晶體管993和991串聯(lián)耦合，如先前參考PMOS晶體管411和412所描述。類似地，晶體管992和994串聯(lián)耦合，如先前參考NMOS晶體管413和414所描述。應(yīng)理解，晶體管991到994形成單端驅(qū)動(dòng)器電路。為了保護(hù)晶體管991和992不受一個(gè)或一個(gè)以上CDM ESD事件影響，分別形成二極管901和902。類似地，為了保護(hù)晶體管992、413和451不受一個(gè)或一個(gè)以上CDM ESD事件影響，分別形成二極管902、904和905。圖9B是描繪具有加強(qiáng)CDM ESD保護(hù)的IOB 950的另一示范性實(shí)施例的電路圖。除了以下差異，圖9B的IOB 950與圖9A的IOB 900相同。二極管901并非連接到I/O節(jié)點(diǎn) 402，而是連接到接地電壓線431。類似地，二極管903并非連接到I/O節(jié)點(diǎn)402，而是連接到接地電壓線431。應(yīng)理解，可累積在節(jié)點(diǎn)465和415中的任一者或兩者處的負(fù)電荷(其可分別在反向偏壓方向上經(jīng)由二極管901和902放電到接地電壓線431)的放電路徑在假定 I/O墊401和電壓接地線431兩者均電性耦合到接地的情況下與在IOB 900中一樣操作。此外，在IOB 950中，二極管902并非連接到I/O節(jié)點(diǎn)402，而是連接到供應(yīng)電壓線430。類似地，二極管904并非耦合到I/O節(jié)點(diǎn)402，而是耦合到供應(yīng)電壓線430。二極管 902和904在正向偏壓方向上經(jīng)耦合以用于將內(nèi)部節(jié)點(diǎn)466和416處所累積的正電荷分別放電到供應(yīng)電壓線430。此放電路徑假定供應(yīng)電壓線430耦合到供應(yīng)電壓。IOB 900和950中的二極管905連接到I/O節(jié)點(diǎn)402。因此，根據(jù)圖9A和圖9B的描述，可使用分流二極管來(lái)實(shí)施連接到I/O節(jié)點(diǎn)402或連接到接地電壓線431或供應(yīng)電壓線430的組合。任選地，串聯(lián)的一個(gè)或一個(gè)以上小二極管可經(jīng)耦合以在所描述的相反極性方向上將內(nèi)部節(jié)點(diǎn)分流到I/O節(jié)點(diǎn)402。更確切地說(shuō)，任選地，二極管951和952可在內(nèi)部節(jié)點(diǎn)465 與I/O節(jié)點(diǎn)402之間串聯(lián)耦合。如果任何正電荷將在內(nèi)部節(jié)點(diǎn)465處累積，且I/O墊401 接地，那么二極管951和952可用作電壓箝位。應(yīng)了解，二極管951和952在正向偏壓方向上耦合，其中正電荷將從內(nèi)部節(jié)點(diǎn)465行進(jìn)到I/O節(jié)點(diǎn)402?？蓪⒍O管951和952制造的足夠小，以便不會(huì)阻礙操作。類似地，二極管953和954可在操作上串聯(lián)耦合在I/O節(jié)點(diǎn)402與內(nèi)部節(jié)點(diǎn)466之間。二極管953和954在反向偏壓方向上耦合。因此，對(duì)于在I/O墊401接地的情況下累積在內(nèi)部節(jié)點(diǎn)466處的正電荷，二極管953和954提供電壓箝位。通過(guò)任選地為晶體管991 和992提供電壓箝位，如果由于累積在內(nèi)部節(jié)點(diǎn)465處的正電荷而發(fā)生正向偏壓狀態(tài)或由于累積在節(jié)點(diǎn)466處的負(fù)電荷而發(fā)生反向偏壓狀態(tài)，那么有效地使那些晶體管為電中性。盡管將二極管951和952展示為用于保護(hù)晶體管991不受一個(gè)或一個(gè)以上CDM ESD事件影響，且將二極管953和954說(shuō)明性地展示為用于保護(hù)晶體管992不受一個(gè)或一個(gè)以上CDM ESD事件影響，但應(yīng)理解，可根據(jù)先前描述以類似方式使用此些二極管對(duì)的其它集合來(lái)保護(hù)晶體管412、413和451。此外，根據(jù)先前描述，此些二極管951到954可任選地包含在IOB 900中。應(yīng)理解，插入與如上所述的內(nèi)部節(jié)點(diǎn)相關(guān)聯(lián)的二極管提供放電路徑。然而，不必形成二極管。相反地，可使用不會(huì)不利影響IOB的操作的任何電路來(lái)如本文所描述為內(nèi)部節(jié)點(diǎn)創(chuàng)建放電路徑。盡管已描述了與IOB相關(guān)聯(lián)的加強(qiáng)CDM ESD,即用于直接連接到I/O節(jié)點(diǎn) (例如I/O節(jié)點(diǎn)402)的晶體管的保護(hù)，但應(yīng)理解，在其它應(yīng)用中，此些分流裝置可經(jīng)連接以保護(hù)未直接連接到I/O節(jié)點(diǎn)402的MOS晶體管的內(nèi)部節(jié)點(diǎn)。因此，應(yīng)了解，已描述了源極或漏極與其它p-n結(jié)斷開(kāi)的MOS晶體管的加強(qiáng)CDM ESD保護(hù)。已至少部分通過(guò)經(jīng)由小二極管或任何其它能夠控制電流流動(dòng)方向的無(wú)源裝置或有源裝置添加放電路徑到這些節(jié)點(diǎn)來(lái)描述此保護(hù)。雖然以上內(nèi)容描述根據(jù)本發(fā)明的一個(gè)或一個(gè)以上方面的示范性實(shí)施例，但可在不偏離本發(fā)明范圍的情況下設(shè)計(jì)根據(jù)本發(fā)明的一個(gè)或一個(gè)以上方面的其它實(shí)施例，所述范圍由所附權(quán)利要求書(shū)及其等效物確定。列出步驟的所附權(quán)利要求書(shū)并未暗示所述步驟的任何順序。商標(biāo)歸其各自所有者所有。
權(quán)利要求
1.一種用于防御靜電放電的電路，其包括 輸入/輸出節(jié)點(diǎn)和驅(qū)動(dòng)器；所述驅(qū)動(dòng)器具有第一晶體管和第二晶體管；所述第一晶體管的第一源極/漏極節(jié)點(diǎn)，其耦合到所述輸入/輸出節(jié)點(diǎn)； 所述第一晶體管的第二源極/漏極節(jié)點(diǎn)，其形成能夠在電浮動(dòng)時(shí)累積電荷的第一內(nèi)部節(jié)占. 第一電流流動(dòng)控制電路，其耦合到放電節(jié)點(diǎn)以及所述第一晶體管的所述第二源極/漏極節(jié)點(diǎn)；且所述第一電流流動(dòng)控制電路電性定向在偏壓方向上，以用于允許所累積電荷從所述第一內(nèi)部節(jié)點(diǎn)經(jīng)由所述第一電流流動(dòng)控制電路放電到所述放電節(jié)點(diǎn)。
2.根據(jù)權(quán)利要求1所述的電路，其中 所述放電節(jié)點(diǎn)是所述輸入/輸出節(jié)點(diǎn)； 所述所累積電荷是正電荷累積；以及所述偏壓方向是正向偏壓方向。
3.根據(jù)權(quán)利要求1所述的電路，其中 所述放電節(jié)點(diǎn)是供應(yīng)電壓節(jié)點(diǎn)；所述所累積電荷是正電荷累積；以及所述偏壓方向是正向偏壓方向。
4.根據(jù)權(quán)利要求1所述的電路，其中所述放電節(jié)點(diǎn)是接地電壓節(jié)點(diǎn)；所述所累積電荷是負(fù)電荷累積；以及所述偏壓方向是負(fù)偏壓方向。
5.根據(jù)權(quán)利要求1所述的電路，其中所述放電節(jié)點(diǎn)是所述輸入/輸出節(jié)點(diǎn)； 所述所累積電荷是負(fù)電荷累積；以及所述偏壓方向是負(fù)偏壓方向。
6.根據(jù)權(quán)利要求1到5中任一權(quán)利要求所述的電路，其進(jìn)一步包括 所述第二晶體管的第一源極/漏極節(jié)點(diǎn)，其耦合到所述輸入/輸出節(jié)點(diǎn)；所述第二晶體管的第二源極/漏極節(jié)點(diǎn)，其形成在電浮動(dòng)時(shí)能夠累積正電荷的第二內(nèi)部節(jié)點(diǎn)；第二電流流動(dòng)控制電路，其與所述第二晶體管的所述第一源極/漏極節(jié)點(diǎn)和所述第二源極/漏極節(jié)點(diǎn)并聯(lián)耦合；且所述第二電流流動(dòng)控制電路電性定向在正向偏壓方向上，以用于允許正電荷累積從所述第二內(nèi)部節(jié)點(diǎn)放電到所述輸入/輸出節(jié)點(diǎn)。
7.根據(jù)權(quán)利要求6所述的電路，其中所述第一電流流動(dòng)控制電路是第一二極管；且其中所述第二電流流動(dòng)控制電路是第二二極管。
8.一種用于防御靜電放電的電路，其包括 輸入/輸出塊，其具有輸入/輸出節(jié)點(diǎn)和驅(qū)動(dòng)器； 所述驅(qū)動(dòng)器具有第一晶體管和第二晶體管；所述第一晶體管的第一源極/漏極節(jié)點(diǎn)，其耦合到所述輸入/輸出節(jié)點(diǎn)；所述第一晶體管的第二源極/漏極節(jié)點(diǎn)，其形成能夠在電浮動(dòng)時(shí)累積負(fù)電荷的第一內(nèi)部節(jié)點(diǎn)；第一電流流動(dòng)控制電路，其耦合到所述第一晶體管的所述第一源極/漏極節(jié)點(diǎn)且耦合到接地節(jié)點(diǎn)；且所述第一電流流動(dòng)控制電路電性定向在反向偏壓方向上，以用于允許負(fù)電荷累積從所述第一內(nèi)部節(jié)點(diǎn)放電到所述接地節(jié)點(diǎn)。
9.根據(jù)權(quán)利要求8所述的電路，其進(jìn)一步包括所述第二晶體管的第一源極/漏極節(jié)點(diǎn)，其耦合到所述輸入/輸出節(jié)點(diǎn)；所述第二晶體管的第二源極/漏極節(jié)點(diǎn)，其形成能夠在電浮動(dòng)時(shí)累積正電荷的第二內(nèi)部節(jié)點(diǎn)；第二電流流動(dòng)控制電路，其耦合到所述第二晶體管的所述第一源極/漏極節(jié)點(diǎn)且耦合到供應(yīng)電壓節(jié)點(diǎn)；且所述第二電流流動(dòng)控制電路電性定向在正向偏壓方向上，以用于允許正電荷累積從所述第二內(nèi)部節(jié)點(diǎn)放電到所述供應(yīng)電壓節(jié)點(diǎn)。
10.根據(jù)權(quán)利要求9所述的電路，其中所述第一電流流動(dòng)控制電路是第一二極管；且其中所述第二電流流動(dòng)控制電路是第二二極管。
11.根據(jù)權(quán)利要求9所述的電路，其中所述第一電流流動(dòng)控制電路是經(jīng)耦合以如同二極管而操作的第三晶體管；且其中所述第二電流流動(dòng)控制電路是經(jīng)耦合以如同二極管而操作的第四晶體管。
12.根據(jù)權(quán)利要求8到11中任一權(quán)利要求所述的電路，其中所述驅(qū)動(dòng)器是低壓差分信令驅(qū)動(dòng)器。
13.根據(jù)權(quán)利要求8到11中任一權(quán)利要求所述的電路，其中所述驅(qū)動(dòng)器是單端驅(qū)動(dòng)器。
14.根據(jù)權(quán)利要求8到13中任一項(xiàng)所述的電路，其中所述輸入/輸出塊是在可編程邏輯裝置內(nèi)。
全文摘要
本發(fā)明描述用于集成電路(950)的加強(qiáng)靜電放電(“ESD”)保護(hù)。實(shí)施例大體上涉及用于防御ESD的電路(950)。所述電路(950)具有輸入/輸出節(jié)點(diǎn)(401)和驅(qū)動(dòng)器(991、992、993、994)。所述驅(qū)動(dòng)器具有第一晶體管(991、992)和第二晶體管(992、991)。所述第一晶體管(991、992)的第一源極/漏極節(jié)點(diǎn)耦合到所述輸入/輸出節(jié)點(diǎn)(401)。所述第一晶體管(991、992)的第二源極/漏極節(jié)點(diǎn)形成能夠在電浮動(dòng)時(shí)累積電荷的第一內(nèi)部節(jié)點(diǎn)(465、466)。第一電流流動(dòng)控制電路(901、902)耦合到放電節(jié)點(diǎn)(430、431)以及所述第一晶體管(991、992)的所述第二源極/漏極節(jié)點(diǎn)。所述第一電流流動(dòng)控制電路(901、902)電性定向在偏壓方向上，以允許所累積電荷從所述第一內(nèi)部節(jié)點(diǎn)(465、466)經(jīng)由所述第一電流流動(dòng)控制電路(901、902)放電到所述放電節(jié)點(diǎn)(430、431)。
文檔編號(hào)H01L27/02GK102474255SQ201080032813
公開(kāi)日2012年5月23日 申請(qǐng)日期2010年4月8日 優(yōu)先權(quán)日2009年7月30日
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