專利名稱：半導體開關裝置以及半導體開關裝置的制造方法
技術領域：
本發(fā)明涉及由FET(場效應型晶體管)等半導體元件構成開關電路等的半導體開關裝置、以及半導體開關裝置的制造方法。
背景技術：
從第二代移動電話系統(tǒng)到第三代移動電話系統(tǒng)的系統(tǒng)過渡正在進行著。伴隨著該系統(tǒng)過渡，在移動電話的前端部，在開關電路中使用集成了邏輯電路、放大電路等的集成電路的例子在增加。在這種集成電路中，不僅是開關電路單體的特性，還謀求作為集成電路整體的插入損失改善和隔離改善等的特性提高。因此，某種集成電路構成為將耗盡型FET (以下稱為 D型FET)和增強型FET(以下稱為E型FET)混載在單一半導體基板上的半導體開關裝置 (例如，參照專利文獻1)。D型FET具有漏極電流開始流動時的閾值電壓為負的常開特性， 與E型FET相比具有插入損失小的特征而多被用于開關電路。E型FET具有漏極電流開始流動時的閾值電壓為正的常關特性，多被用于放大電路、邏輯電路。專利文獻1 日本特開2005-203642號公報在第三代移動電話系統(tǒng)中，除了來自第二代移動電話系統(tǒng)的問題即高頻失真(信號失真)以外，互調(diào)失真也因進入接收路線而產(chǎn)生接收錯誤由此成為大問題。互調(diào)失真是由于存在于空中的阻礙電波和發(fā)送波混雜而產(chǎn)生的。因此在第三代移動電話系統(tǒng)中，第二代移動電話系統(tǒng)中沒有成為問題的失真特性可以說是重要的特性，期待由高頻失真或互調(diào)失真的減少而帶來的失真特性的改善。

發(fā)明內(nèi)容
本申請的發(fā)明人等發(fā)現(xiàn)了構成開關電路的FET中的電容特性的線性對失真特性造成很大影響，而完成本發(fā)明。本發(fā)明的目的在于提供一種改善失真特性的構成的半導體開關裝置以及半導體開關裝置的制造方法。本發(fā)明的半導體開關裝置是將分別具備凹槽的多個半導體元件例如E型FET以及 D型FET形成在單一的半導體基板。另外，使用多個半導體元件來構成開關電路和與開關電路連接的邏輯電路等連接電路。各半導體元件具備分別具有柵極電極、漏極電極、源極電極的柵極電極形成部、漏極電極形成部、以及源極電極形成部。柵極電極形成部配置在漏極電極形成部和源極電極形成部之間。開關電路由柵極電極的外形形狀是矩形剖面形狀的半導體元件構成。連接電路具備柵極電極的外形形狀是與矩形剖面形狀不同的形狀，例如剖面 V字形狀或剖面T字形狀等的半導體元件。根據(jù)該構成，在剖面矩形形狀的柵極電極(以下，稱為矩形柵極。)中，與剖面V字形狀或剖面T字形狀的柵極電極(以下，稱為V型柵極以及T型柵極)等相比寄生電容成分減少。該寄生電容成分在開關電路關閉時殘留，成為高頻信號漏出的原因，使開關電路的失真特性惡化。另外，在矩形柵極中能夠形成比V型柵極或T型柵極等寬的凹槽。通過形成寬的凹槽，在開關電路關閉時，能夠緩和柵極電極和源極電極之間以及柵極電極和漏極電極之間的電位梯度，能夠改善D型FET中的電容特性的線性，由此能夠提高開關電路的失真特性。但是，如果凹槽寬度較寬則存在溝道區(qū)域中的電阻變大的可能。然而，本發(fā)明是在假定為對象的第三代移動電話系統(tǒng)中，與溝道區(qū)域中的電阻的抑制相比，以特性的改善為更重要的課題。因此在本發(fā)明中，在加寬凹槽寬度而有效地改善失真特性的開關電路中，采用凹槽寬度易加寬的矩形柵極。另一方面，在即使加寬凹槽寬度對失真特性的影響也較少的連接電路中，形成V型柵極或T型柵極，抑制E型FET中的溝道區(qū)域中的電阻增大。此外， 所謂凹槽是形成在漏極電極形成部和源極電極形成部之間的剖面凹狀的槽部，該槽部的寬度為凹槽寬度。優(yōu)選地，凹槽由第一凹槽部和比第一凹槽部深的第二凹槽部構成，并且是第二凹槽部的凹槽寬度比第一凹槽部的凹槽寬度窄的多階梯形狀。由此，能夠進一步減少因凹槽產(chǎn)生的寄生電容成分，而能夠改善半導體元件中的電容特性的線性。優(yōu)選地，第二凹槽部的凹槽寬度與第一凹槽部的凹槽寬度之比是，具有矩形柵極的半導體元件大于具備V型柵極或T型柵極的半導體元件。由此，能夠可靠地改善開關電路中的半導體元件的失真特性，并且能夠抑制連接電路中半導體元件的溝道區(qū)域中的電阻增大。本發(fā)明的半導體開關裝置將分別具有凹槽的多個半導體元件形成在單一半導體基板上。另外，使用多個半導體元件構成開關電路和與開關電路連接的連接電路。各半導體元件具有分別具備柵極電極、漏極電極以及源極電極的柵極電極形成部、漏極電極形成部以及源極電極形成部。柵極電極形成部配置在漏極電極形成部和源極電極形成部之間。 凹槽由第一凹槽部和比第一凹槽部深的第二凹槽部構成，并且是第二凹槽部的凹槽寬度比第一凹槽部的凹槽寬度窄的多階梯形狀。第二凹槽部的凹槽寬度與第一凹槽部的凹槽寬度之比是構成開關電路的半導體元件大于構成連接電路的半導體元件。由此，能夠改善構成開關電路的半導體元件的電容特性的線性。優(yōu)選地，第二凹槽部的凹槽寬度是，具備剖面矩形形狀的柵極電極的半導體元件比具備與剖面矩形狀不同的形狀的柵極電極的半導體元件寬。由此，能夠進一步可靠地改善開關電路的半導體元件的失真特性，并且能夠抑制在連接電路中半導體元件的溝道區(qū)域中的電阻增大。優(yōu)選地，將設置有具備V型柵極或者T型柵極的半導體元件的放大電路形成在半導體基板上。由此，將放大電路與半導體基板一體化，而實現(xiàn)電路構成的高集成化或制造工藝的共用化。就本發(fā)明的制造方法來說，是在形成了 V型柵極或者T型柵極之后形成矩形柵極。 V型柵極或T型柵極的形狀復雜且制造工藝也復雜且時間長，因此假如在V型柵極或T型柵極的形成之前形成矩形柵極，則V型柵極或者T型柵極的制造工藝中因熱等導致的損傷影響矩形柵極的危險性提高。因此，制造工藝通過在后形成簡單的矩形柵極，而能夠抑制損傷。根據(jù)本發(fā)明，能夠抑制放大率降低和阻抗成分增加，并且能夠改善半導體元件中的電容特性的線性。由此，能夠改善失真特性而抑制第三代移動電話系統(tǒng)中的接收錯誤的
產(chǎn)生等。


圖1是本發(fā)明的第一實施方式的半導體開關裝置的概略剖視圖。圖2是圖1所示的半導體開關裝置的特性圖。圖3是圖1所示的半導體開關裝置的概略電路圖。圖4是表示圖1所示的半導體開關裝置的制造工藝的各階段下的狀態(tài)的剖視圖。圖5是本發(fā)明的第二實施方式的半導體開關裝置的概略剖視圖。圖6是圖5所示的半導體開關裝置的概略電路圖。圖7是本發(fā)明的第三實施方式的半導體開關裝置的概略剖視圖。圖8是本發(fā)明的第四實施方式的半導體開關裝置的概略剖視圖。
具體實施例方式《第一實施方式》以下，基于作為半導體元件形成FET的例子對于本發(fā)明的第一實施方式的半導體開關裝置1進行說明。而且即使是作為FET的一種的HEMT(high Electron Mobility Transistor :高電子遷移率晶體管)也能夠優(yōu)選地實施本發(fā)明。圖1是半導體開關裝置1的概略剖視圖。半導體開關裝置1具備至少包括2種半導體元件El、Dl的多個半導體元件。在此，在圖中例示了將半導體元件El和半導體元件Dl并排設置的構成例。半導體開關裝置1具備半導體基板2、柵極電極4A、4B、源極電極5A、5B、以及漏極電極6A、6B。半導體基板2具備作為半導體層的GaAs層2A、在GaAs層2A上外延生長的溝道層2B、在溝道層2B上外延生長的接觸層2C。半導體基板2具備除去了接觸層2C、溝道層2B、以及GaAs層2A的一部分而形成的槽3C。槽3C劃分出形成各半導體元件的區(qū)域，使GaAs層2A露出于外面。半導體基板2具備凹槽3A、3B，該凹槽3A JB是在形成各半導體元件的區(qū)域除去了接觸層2C的一部分而形成的。凹槽3AJB使溝道層2B露出于外面。源極電極5A、5B以及漏極電極6A、6B分別形成于在接觸層2C的凹槽3A、3B的側面形成山脊部的位置。源極電極5A、5B和其正下方的接觸層2C構成本發(fā)明的源極電極形成部。漏極電極6A、6B和其正下方的溝道層2B構成本發(fā)明的漏極電極形成部。柵極電極4A、4B形成在凹槽3A、3B的最低面上。柵極電極4A以一部分埋入溝道層2B而形成，柵極電極4B形成在溝道層2B上。柵極電極4A、4B中的從凹槽3A、3B的最低面突出的部位構成本發(fā)明的柵極電極形成部。半導體元件El是E型FET，其由半導體基板2、柵極電極4A、源極電極5A以及漏極電極6A構成。柵極電極4A是形成為剖面V字形狀的V型柵極(以下，稱為V型柵極4A)。 在半導體基板2中形成半導體元件El的區(qū)域形成有凹槽3A。凹槽3A是由對接觸層2C進行加工而形成的第一凹槽部、和對溝道層2B進行加工而形成的第二凹槽部構成的剖面為2 階梯狀。第一凹槽部處的凹槽寬度Ll大于第二凹槽部處的凹槽寬度L2。
半導體元件Dl是D型FET，由半導體基板2、柵極電極4B、源極電極5B以及漏極電極6B構成。柵極電極4B是形成為剖面矩形形狀的矩形柵極(以下，稱為矩形柵極4B)。 在半導體基板2中形成半導體元件Dl的區(qū)域形成有凹槽:3B。凹槽;3B是由對接觸層2C進行加工而形成的第一凹槽部、和對溝道層2B進行加工而形成的第二凹槽部構成的剖面為2 階梯狀。第一凹槽部處的凹槽寬度Ll'大于第二凹槽部處的凹槽寬度L2'。在本實施方式的半導體元件Dl中，通過采用矩形柵極4B，能夠減少其表面積，由此與采用V型柵極或τ型柵極的情況相比，能夠減少其與半導體基板2以及源極電極5B、漏極電極6B之間產(chǎn)生的寄生電容成分。另外，通過與半導體元件El中的凹槽寬度L2相比較寬地形成凹槽寬度L2'，從而緩和溝道層2B的電位梯度，改善電容特性的線性。而在半導體元件El中，通過采用V型柵極，抑制放大率降低和阻抗成分的增加。在此，以D型FET為例說明半導體元件的電容特性。圖2 (A)是表示D型FET截止時的源極-漏極間電容Coff與柵極-源極間電壓 Vgs之間的關系的圖表。在該圖表中，對D型FET采用矩形柵極的情況和采用V型柵極的情況進行比較表示，柵極-源極間電壓Vgs以所謂的反向電壓表示。從該圖表可知，矩形柵極中的電容Coff總是小于V型柵極的電容Coff，能夠抑制柵極電極和漏極電極以及源極電極之間的寄生電容。另外，根據(jù)該圖表能夠確認，在電壓Vgs大于0. 8V左右的夾斷電壓的區(qū)域中，對電容Coff的變化的斜率而言，與V型柵極相比矩形柵極的變小。通過采用矩形柵極，能夠擴大第一凹槽部的凹槽寬度，由此能夠緩和電容Coff的偏壓依賴性，能夠提高線性。圖2(B)是表示源極-漏極間電容Coff、和2階梯形狀的矩形柵極中第二凹槽部的凹槽寬度相對于第一凹槽部的凹槽寬度之比即L2’ /Li’之間的關系的圖表。在此，對將柵極-源極間電壓Vgs設為相同條件的數(shù)據(jù)進行比較表示。從該圖表能夠確認，凹槽寬度之比L2’/L1’越大，則電容Coff越減少。即，可知第二凹槽部中的凹槽寬度越寬，則電容Coff越能夠減少。在此雖說明了矩形柵極中使凹槽寬度之比不同的數(shù)據(jù)，但無論柵極形狀如何該關系性都成立。因此，構成開關電路的半導體元件等優(yōu)選為，應減少電容Coff的半導體元件中的凹槽寬度之比，比減少其它電容Coff的必要性小的半導體元件中的凹槽寬度之比大。接下來，說明半導體開關裝置1的電路構成的一個例子。圖3(A)是說明半導體開關裝置1的構成例的概略電路圖。半導體開關裝置1具備開關電路SW和邏輯電路LOGIC。圖3(B)是說明開關電路SW的構成例的概略電路圖。開關電路SW由多個半導體元件Dl構成，并具備輸入輸出端口 P0RT1、P0RT2和天線端口 ANT。該開關電路SW通過向控制端子輸入的控制電壓，各半導體元件Dl變?yōu)閷顟B(tài)或者截止狀態(tài)，來選擇輸入輸出端口 P0RT1、P0RT2與天線端口 ANT的連接。在此，將構成開關電路SW的半導體元件全部設為具備矩形柵極4B的半導體元件 D1。由此，在各半導體元件Dl的電容特性中線性提高，開關電路SW具有極其良好的失真特性。圖3 (C)是說明邏輯電路LOGIC的構成例的概略的電路圖。邏輯電路LOGIC由半導體元件Dl和半導體元件El構成。該邏輯電路LOGIC基于向輸入端口輸入的控制電壓Vctl,將邏輯電平的電壓輸出給開關電路SW的控制端子。在此，在邏輯電路LOGIC中，通過設置具有V型柵極的半導體元件E1，而與將半導體元件El的柵極電極形成部全部設為剖面矩形形狀的情況相比，也能夠抑制半導體元件 El的放大率降低和阻抗成分增加。接下來，對半導體開關裝置1的制造工藝的一個例子進行說明。圖4(A)是表示制造工藝中的區(qū)域分割工序中的狀態(tài)的剖視圖。在該工序中，在劃分半導體基板2中的多個半導體元件的位置上形成槽3C。具體地說，首先，準備具有GaAs層2A、溝道層2B和接觸層2C的平板狀的半導體基板2。然后， 通過蝕刻等以從接觸層2C到達GaAs層2A的深度形成槽3C。當該工序結束后，移至下一歐姆電極形成工序。圖4(B)是表示該制造工藝中的歐姆電極形成工序中的狀態(tài)的剖視圖。在該工序中，在由槽3C劃分出的各區(qū)域中，形成成為漏極電極6A、6B以及源極電極5A、5B的歐姆電極。各歐姆電極是通過金屬蒸鍍法等形成的。當該工序結束后，移至下一共用蝕刻工序。圖4(C)是表示該制造工藝中的共用蝕刻工序中的狀態(tài)的剖視圖。在該工序中，形成凹槽3AJB各自的第一凹槽部13A、13B。具體地說，首先，用光刻法形成抗蝕劑膜。接下來，用濕式蝕刻或干式蝕刻法除去接觸層2C的一部分。然后，除去抗蝕劑膜。當該工序結束后，移至下一 E型FET蝕刻工序。圖4⑶是表示該制造工藝中的E型FET蝕刻工序中的狀態(tài)的剖視圖。在該工序中，形成凹槽3A的第二凹槽部13C。具體地說，首先，在半導體基板2上以光刻法形成抗蝕劑膜IlA0在抗蝕劑膜IlA中形成具有與V型柵極4A的下表面形狀一致的錐形的抗蝕劑窗。然后，在抗蝕劑膜IlA上層疊地用光刻法形成抗蝕劑膜11B。在抗蝕劑膜IlB中，形成具有與V型柵極4A的俯視形狀一致的開口形狀的抗蝕劑窗。然后，用濕式蝕刻法或干式蝕刻法等除去溝道層2B的一部分。若該工序結束，則移至下一 E型FET柵極電極形成工序。圖4(E)是表示該制造工藝中的E型FET柵極電極形成工序中的狀態(tài)的剖視圖。在該工序中，形成V型柵極4A。具體地說，首先，利用在前面工序中形成的抗蝕劑膜IlAUlB實施金屬蒸鍍法。然后，除去抗蝕劑膜11A、11B。在此，對于V型柵極4A的成型，共用在前面工序中利用的抗蝕劑膜，而減少抗蝕劑膜的形成工序。若該工序結束，則移至下一 D型FET蝕刻工序。圖4 (F)是表示該制造工藝中的D型FET蝕刻工序中的狀態(tài)的剖視圖。在該工序中，形成凹槽:3B的第二凹槽部13D。具體地說，首先，在半導體基板2上用光刻法形成抗蝕劑膜lie。在抗蝕劑膜IlC中形成具有與矩形柵極4B的俯視形狀一致的開口形狀的抗蝕劑窗。然后，用濕式蝕刻法或干式蝕刻法等除去溝道層2B的一部分。當該工序結束后，移至下一 D型FET柵極電極形成工序。圖4(G)是表示該制造工藝中的D型FET柵極電極形成工序中的狀態(tài)的剖視圖。在該工序中，形成矩形柵極4B。具體地說，首先，利用在前面工序中形成的抗蝕劑膜lie來實施金屬蒸鍍法。然后，除去抗蝕劑膜lie。在此，對于矩形柵極4B的成型，共用在前面工序中利用的抗蝕劑膜，而減少抗蝕劑膜的形成工序。
通過以上的概略制造工藝來制造半導體開關裝置1。在本實施方式中，因?qū)⒕匦螙艠O4B，形成于形成制造工序較長的V型柵極4A之后，所以即使依次實施各類型的半導體元件的形成，也能夠抑制因在后形成的半導體元件的工序給在先形成的半導體元件帶來的影響。《第二實施方式》以下，說明本發(fā)明的第二實施方式的半導體開關裝置21。在以下的說明中，對與第一實施方式相同的構成標注相同的附圖標記，并省略說明。圖5是半導體開關裝置21的概略的剖視圖。半導體開關裝置21具備至少包括3種半導體元件E1、D1、D2的多個半導體元件。半導體元件D2是D型FET，由半導體基板22、柵極電極對、源極電極25以及漏極電極沈構成。柵極電極M是形成為剖面V字形狀的V型柵極(以下，稱為V型柵極M。)。 在半導體基板22中形成半導體元件D2的區(qū)域中，具備除去接觸層2C的一部分而形成的凹槽23。凹槽23是剖面為2階梯狀的，具有與半導體元件El相同尺寸的凹槽寬度。源極電極25以及漏極電極沈分別形成在凹槽23的側面的接觸層上。在本實施方式的半導體元件D2中通過采用V型柵極M，與采用矩形柵極的情況相比能夠使凹槽寬度L2極小化。由此，抑制該半導體元件D2中的放大率降低和阻抗成分增加。接下來，說明半導體開關裝置1的電路構成的一個例子。圖6(A)是說明半導體開關裝置1的構成例的概略電路圖。半導體開關裝置1具備開關電路SW、邏輯電路LOGIC、功率放大器PA和低噪聲放大器LNA。圖6(B)是說明開關電路SW的構成例的概略電路圖。開關電路SW由多個半導體元件Dl構成。在此，將構成開關電路SW的半導體元件全部設為具有矩形柵極4B的半導體元件 D1。由此，在各半導體元件Dl的電容特性中線性提高，開關電路SW具備極其良好的失真特性。圖6 (C)是說明邏輯電路LOGIC的構成例的概略電路圖。邏輯電路LOGIC由半導體元件D2和半導體元件El構成。該邏輯電路LOGIC基于被輸入到輸入端口的控制電壓Vctl 而將邏輯電平的電壓輸出給開關電路SW的控制端子。在此，通過由具備V型柵極的半導體元件E1、D2構成邏輯電路LOGIC，能夠抑制半導體元件El、D2中的放大率降低和阻抗成分增加。圖6(D)是說明功率放大器PA和低噪聲放大器LNA的構成例的概略電路圖。功率放大器PA和低噪聲放大器LNA由半導體元件D2構成。由此，能夠抑制半導體元件D2中的放大率降低和阻抗成分增加?！兜谌龑嵤┓绞健芬韵?，說明本發(fā)明的第三實施方式的半導體開關裝置31。在以下的說明中，對與第一以及第二實施方式相同的構成標注相同的附圖標記，并省略說明。圖7是半導體開關裝置31的概略剖視圖。半導體開關裝置31具備至少包括3種半導體元件E2、D1、D3的多個半導體元件。半導體元件D3是D型FET，具備柵極電極34A。半導體元件E2是E型FET，具備柵極電極MB。柵極電極34A、34B是形成為剖面T字形狀的T型柵極。即使如本實施方式那樣替代V型柵極而采用T型柵極M，通過與V型柵極同樣地使凹槽寬度極小化，而能夠抑制半導體元件中的放大率降低和阻抗成分增加?！兜谒膶嵤┓绞健芬韵?，說明本發(fā)明的第四實施方式的半導體開關裝置41。在以下的說明中，對與第一 第三實施方式相同的構成標注相同的附圖標記，并省略說明。圖8是半導體開關裝置41的概略的剖視圖。半導體開關裝置41具備至少包括3種半導體元件E2、D4、D3的多個半導體元件。
半導體元件D4是具備矩形柵極的D型FET，具備形成有凹槽43的半導體基板42。 凹槽43以與半導體元件D3以及半導體元件E2相同尺寸的凹槽寬度構成。該半導體元件 D4的構造作為構成開關電路SW的半導體元件而采用。如本實施方式那樣對于凹槽寬度在各半導體元件為相同尺寸，通過并用T型柵極或V型柵極和矩形柵極，而能夠改善開關電路的失真特性。附圖標記說明1、21、31、41...半導體開關裝置2...半導體基板3A、3B···凹槽3C...槽4A...柵極電極(V型柵極)4B...柵極電極(矩形柵極)5A、5B...源極電極6A、6B...漏極電極EUD1...半導體元件LOGIC...邏輯電路SW...開關電路
權利要求
1.一種半導體開關裝置，其將分別具有凹槽的多個半導體元件形成在半導體基板上， 并分別使用上述多個半導體元件來構成開關電路和連接于上述開關電路的連接電路，該半導體開關裝置的特征在于，各半導體元件具有源極電極形成部，其具有源極電極；漏極電極形成部，其具有漏極電極；柵極電極形成部，其具有柵極電極，該柵極電極從上述凹槽的最低面突出，并配置在上述漏極電極形成部和上述源極電極形成部之間，上述開關電路由上述柵極電極的外形形狀為剖面矩形形狀的半導體元件構成， 上述連接電路具備上述柵極電極的外形形狀為與剖面矩形形狀不同形狀的半導體元件。
2.根據(jù)權利要求1所述的半導體開關裝置，其特征在于，上述凹槽由形成在上述漏極電極形成部和上述源極電極形成部之間的第一凹槽部、和在上述柵極電極形成部的周圍比上述第一凹槽部深地形成的第二凹槽部構成，并且是上述第二凹槽部的凹槽寬度比上述第一凹槽部的凹槽寬度窄的多階梯形狀。
3.根據(jù)權利要求2所述的半導體開關裝置，其特征在于，上述第二凹槽部的凹槽寬度與上述第一凹槽部的凹槽寬度之比是，具備剖面矩形形狀的上述柵極電極的半導體元件比具備與剖面矩形形狀不同形狀的上述柵極電極的半導體元件大。
4.一種半導體開關裝置，其將分別具備凹槽的多個半導體元件形成在半導體基板上， 并分別使用上述多個半導體元件來構成開關電路和連接于上述開關電路的連接電路，該半導體開關裝置的特征在于，各半導體元件具有源極電極形成部，其具有源極電極；漏極電極形成部，其具有漏極電極；柵極電極形成部，其具有柵極電極，該柵極電極從上述凹槽的最低面突出，并配置在上述漏極電極形成部和上述源極電極形成部之間，上述凹槽由形成在上述漏極電極形成部和上述源極電極形成部之間的第一凹槽部、和在上述柵極電極形成部的周圍比上述第一凹槽部深地形成的第二凹槽部構成，并且是上述第二凹槽部的凹槽寬度比上述第一凹槽部的凹槽寬度窄的多階梯形狀，上述第二凹槽部的凹槽寬度與上述第一凹槽部的凹槽寬度之比是，構成上述開關電路的半導體元件比構成上述連接電路的半導體元件大。
5.根據(jù)權利要求2或者3所述的半導體開關裝置，其特征在于，上述第二凹槽部中的凹槽寬度是，具備剖面矩形形狀的上述柵極電極的半導體元件比具備與剖面矩形狀不同形狀的上述柵極電極的半導體元件寬。
6.根據(jù)權利要求1 5中任一項所述的半導體開關裝置，其特征在于， 構成上述開關電路的半導體元件是耗盡型FET。
7.根據(jù)權利要求1 6中任一項所述的半導體開關裝置，其特征在于，在上述半導體基板上還形成設置有具備與剖面矩形形狀不同形狀的上述柵極電極的半導體元件的放大電路。
8. 一種半導體開關裝置的制造方法，是如權利要求1 7中任一項所述的半導體開關裝置的制造方法，其特征在于，在形成與剖面矩形形狀不同形狀的上述柵極電極的工序之后，進行形成剖面矩形形狀的上述柵極電極的工序。
全文摘要
本發(fā)明提供一種改善失真特性的構成的半導體開關裝置、以及半導體開關裝置的制造方法。半導體開關裝置(1)將具有凹槽(3A、3B)的半導體元件(E1、D1)形成在單一的半導體基板(2)上。以半導體元件(D1)構成開關電路。以半導體元件(E1、D1)構成邏輯電路。半導體元件(E1、D1)分別具有柵極電極(4A、4B)、漏極電極(6A、6B)、以及源極電極(5A、5B)。柵極電極(4B)的外形形狀為剖面矩形形狀。柵極電極(4A)的外形形狀為剖面V字形狀。
文檔編號H01L21/8232GK102428550SQ20108002165
公開日2012年4月25日 申請日期2010年5月14日 優(yōu)先權日2009年5月19日
發(fā)明者奧田修功, 姬田高志, 小林一也, 西明恒和 申請人:株式會社村田制作所