專利名稱：半導(dǎo)體裝置的制造方法以及半導(dǎo)體裝置的制作方法
半導(dǎo)體裝置的制造方法以及半導(dǎo)體裝置本發(fā)明涉及諸如MOSFET (金屬氧化物半導(dǎo)體場效應(yīng)晶體管)或IGBT (絕緣柵雙極晶體管)之類的垂直功率半導(dǎo)體的制造方法和半導(dǎo)體裝置。一般而言，半導(dǎo)體器件被分類為具有在半導(dǎo)體襯底一側(cè)形成的電極的水平器件、 或具有半導(dǎo)體襯底兩側(cè)上的電極的垂直器件。在垂直半導(dǎo)體器件中，在器件導(dǎo)通時(shí)漂移電流流動(dòng)的方向和在器件截止時(shí)反向偏壓所引起的耗盡層的擴(kuò)展方向相同。在本文中開頭處用“η”或“P”表示的半導(dǎo)體是指電子或空穴為半導(dǎo)體的多數(shù)載流子。附加到“η”或“P”的“ + ”或“_”(像“η+”和“η-”)表示相對(duì)于未附加的半導(dǎo)體雜質(zhì)濃度相對(duì)更高的濃度或相對(duì)更低的濃度。圖92是常規(guī)平面η溝道MOSFET的有源部分的截面圖。如圖92所示，常規(guī)平面η 溝道垂直MOSFET 110具有設(shè)置在η型低電阻層1上的η—漂移層2。在rT漂移層2的表面層中，設(shè)置Ρ_阱區(qū)10。在ρ_阱區(qū)10的表面層中，選擇性地設(shè)置η源區(qū)11。在ρ_阱區(qū)10的表面層中的η源區(qū)11之間，P型高濃度區(qū)13設(shè)置在ρ—阱區(qū)10中的被η源區(qū)11和rT漂移層2夾在中間的區(qū)域上，經(jīng)由柵絕緣膜3a設(shè)置柵電極9。層間絕緣膜12被設(shè)置成覆蓋柵電極9。源電極14被設(shè)置成接觸η源區(qū)11和ρ型高濃度區(qū)13。源電極14通過層間絕緣膜 12與柵電極9絕緣。保護(hù)膜15設(shè)置在源電極14上。漏電極16設(shè)置在η型低電阻層1的后側(cè)。在常規(guī)平面η溝道MOSFET中，η對(duì)層可設(shè)置在η_漂移層2的表面層中。將描述常規(guī)平面η溝道MOSFET的制造工藝。圖93到99是用于順序地解釋常規(guī)平面η溝道MOSFET的制造工藝的示圖。如圖93所示，對(duì)于常規(guī)平面η溝道M0SFET，首先通過例如η型低電阻層1前側(cè)的外延生長來形成rT漂移層2。具有在η型低電阻層1前側(cè)形成的η—漂移層2的半導(dǎo)體襯底被稱為“半導(dǎo)體襯底”。柵絕緣膜3a在rT漂移層2上形成。 導(dǎo)電多晶硅8沉積在柵絕緣膜3a上?？赏ㄟ^將硼離子植入rT漂移層2的表面來形成η對(duì)層。如圖94所示，使用未示出的且通過用抗蝕劑膜的圖案形成所形成的第一掩模來蝕刻?hào)沤^緣膜3a和多晶硅8，并且由此形成柵電極9。在去除第一掩模之后，使用柵電極9 作為掩模，將雜質(zhì)離子植入具有露出的n_漂移層2的區(qū)域，并且由此形成p_阱區(qū)10。如圖95所示，將雜質(zhì)離子植入通過用抗蝕劑膜的圖案形成所形成的第二掩模81 的開口 82，并且由此ρ型高濃度區(qū)13在p_阱區(qū)10的表面層中形成。第二掩模81被形成為開口 82的邊緣距柵電極9約為0. 5到2. 0微米。如圖96所示，去除第二掩模81。如圖97所示，通過用抗蝕劑膜的圖案形成來形成第三掩模83且使用柵電極9和第三掩模83作為掩模來進(jìn)行離子植入，并且由此在ρ型高濃度區(qū)13的表面層中選擇性地形成η源層11。如圖98所示，去除第三掩模83。此時(shí)，沿被ρ_阱區(qū)10的η源區(qū)11和η_漂移層2夾在中間的區(qū)域的長側(cè)的表面為溝道區(qū)。溝道區(qū)為在高于或等于閾值電壓的柵電壓被施加至柵電極9時(shí)在ρ—阱區(qū)10的表面層中形成的反型層的區(qū)域。
從半導(dǎo)體襯底的前側(cè)沉積絕緣層12。使用未示出的且通過用抗蝕劑膜的圖案形成所形成的第四掩模，選擇性地去除絕緣膜12而不露出柵電極9，并且由此形成開口 85。因此，在開口 85中，露出ρ型高濃度區(qū)13和η源區(qū)11。如圖99所示，形成源電極(Al-Si) 14來共同接觸開口 85中的P型高濃度區(qū)13和 η源區(qū)11。保護(hù)膜15在源電極14上形成并且漏電極16在半導(dǎo)體襯底的后側(cè)形成。由此， 完成平面η溝道MOSFET。然而，根據(jù)常規(guī)平面η溝道MOSFET的制造方法，在每個(gè)離子植入過程(session) 中使用一個(gè)掩模。因此，為了制造平面η溝道M0SFET，需要總計(jì)四個(gè)掩模、即第一到第四掩模。如所描述的，當(dāng)進(jìn)行掩模的許多圖案形成過程時(shí)，工藝數(shù)量變大，并且因此制造的成本變高。當(dāng)使用掩模的過程數(shù)量大時(shí)，對(duì)準(zhǔn)的精度降低，并且因此器件之間變化的必須增加。 因此，更精細(xì)的處理變得困難。在使用第一掩模形成柵電極和形成層間絕緣膜之間進(jìn)行兩次熱處理，并且因此將負(fù)載施加至柵膜。為了解決這些問題，已提出了一種在形成水平半導(dǎo)體器件時(shí)使用相同掩模來形成源區(qū)和漏區(qū)的方法(參見例如，專利文獻(xiàn)1)。水平半導(dǎo)體器件的源區(qū)和漏區(qū)都在半導(dǎo)體襯底的前側(cè)形成；電導(dǎo)率相同；具有相同雜質(zhì)濃度；并且因此可同時(shí)形成。然而，在垂直半導(dǎo)體器件中，在半導(dǎo)體襯底的兩側(cè)彼此分離地形成源區(qū)和漏區(qū)。因此，該方法不能應(yīng)用于垂直半導(dǎo)體器件。由此，對(duì)于垂直半導(dǎo)體器件，已提出了一種在形成柵電極9之后使用相同氮化膜 (Si3N4)掩模來形成ρ—阱區(qū)10和η源區(qū)11的方法(參見例如，專利文獻(xiàn)2、。根據(jù)該方法， 為了在形成η源區(qū)11之后形成ρ型高濃度區(qū)13時(shí)形成LOCOS (硅的局部氧化)氧化膜以用作掩模，使用氮化膜掩模來進(jìn)行選擇性氧化，并且由此厚的氧化膜在半導(dǎo)體襯底的前側(cè)沒有形成氮化膜掩模的區(qū)域中形成。進(jìn)行對(duì)該氧化膜的圖案化，并且由此形成LOCOS氧化膜以用作掩模。將描述常規(guī)平面η溝道MOSFET的耐壓結(jié)構(gòu)部分。將描述一種保護(hù)環(huán)技術(shù)，該保護(hù)環(huán)技術(shù)是半導(dǎo)體裝置的耐壓結(jié)構(gòu)技術(shù)之一。

圖100是用于解釋常規(guī)平面η溝道MOSFET 的耐壓結(jié)構(gòu)部分的截面結(jié)構(gòu)的示圖。圖101是用于詳細(xì)解釋常規(guī)平面η溝道MOSFET的耐壓結(jié)構(gòu)部分210的有源部分附近211的截面結(jié)構(gòu)的示圖。如圖100所示，常規(guī)平面η溝道 MOSFET的耐壓結(jié)構(gòu)部分210設(shè)置在有源部分110的外邊緣上。耐壓結(jié)構(gòu)部分210在η—漂移層2的表面層中設(shè)置有環(huán)狀ρ_區(qū)10b，以使p_區(qū)IOb包圍p_阱區(qū)10。p_區(qū)IOb連接到 P.阱區(qū)10。ρ區(qū)-IOb的雜質(zhì)濃度比p_阱區(qū)10的雜質(zhì)濃度低。p_區(qū)IOb的擴(kuò)散深度比p_阱區(qū)10的擴(kuò)散深度深。ρ保護(hù)環(huán)IOc被設(shè)置成環(huán)狀以包圍p_區(qū)10b。ρ保護(hù)環(huán)IOc的一端連接到p_區(qū)IOb的一個(gè)邊緣。ρ保護(hù)環(huán)IOc的雜質(zhì)濃度與p_區(qū)IOb的雜質(zhì)濃度相等。ρ保護(hù)環(huán)IOc的擴(kuò)散深度與p_區(qū)IOb的擴(kuò)散深度相等(參見例如，專利文獻(xiàn)幻。通過采用半導(dǎo)體裝置配置來設(shè)置耐壓結(jié)構(gòu)，該半導(dǎo)體裝置配置通過結(jié)合RESURF(降低的表面電場)結(jié)構(gòu)和保護(hù)環(huán)(場限制環(huán))結(jié)構(gòu)來形成，而無需使用在低溫下降低電導(dǎo)率的任何場板，如專利文獻(xiàn) 3中所描述的技術(shù)。如圖101所示，有源部分110的外邊緣在p_阱區(qū)10的表面層中選擇性地設(shè)置有ρ 型高濃度區(qū)13。柵電極9經(jīng)由柵絕緣膜3a設(shè)置在被p_阱區(qū)10的ρ型高濃度區(qū)13和η_漂移層2夾在中間的區(qū)域上。有源部分110的外邊緣上的其他配置與圖92所示的半導(dǎo)體裝置的有源部分110的那些配置相同。ρ保護(hù)環(huán)IOc的表面層選擇性地設(shè)置有p_阱區(qū)10。場板電極9a被選擇性地設(shè)置成穿過P—區(qū)IOb和P保護(hù)環(huán)IOc上的絕緣膜25。設(shè)置絕緣膜25的開口。開口使為ρ保護(hù)環(huán)IOc的表面層設(shè)置的ρ_阱區(qū)10露出。層間絕緣膜19選擇性地設(shè)置在場板電極9a的表面上，以使每個(gè)場板電極9a的一部分露出。金屬膜14a被設(shè)置成接觸場板電極9a和在絕緣膜25的開口中露出的？_阱區(qū)10。保護(hù)膜15設(shè)置在源電極14和金屬膜14a上。漏電極16設(shè)置在η型低電阻層1的后側(cè)。在未示出的具有常規(guī)平面η溝道MOSFET的有源部分和耐壓結(jié)構(gòu)部分的芯片的平面結(jié)構(gòu)中，有源部分110設(shè)置在芯片的中心部分中，并且耐壓結(jié)構(gòu)部分210設(shè)置在有源部分 110的外周邊上。耐壓結(jié)構(gòu)部分210(參見圖100)的P終止區(qū)77、p接觸區(qū)73和接觸開口 76設(shè)置在耐壓結(jié)構(gòu)部分的整個(gè)周邊上以包圍芯片的外周邊上的ρ保護(hù)環(huán)10c。將描述常規(guī)平面η溝道MOSFET的保護(hù)環(huán)的制造工藝。圖102到110是用于順序地解釋常規(guī)平面η溝道MOSFET的保護(hù)環(huán)的制造工藝的示圖。如圖102所示，對(duì)于常規(guī)平面 η溝道MOSFET的耐壓結(jié)構(gòu)部分，絕緣膜M在半導(dǎo)體襯底上形成，在其上通過例如在η型低電阻層1的前側(cè)的外延生長來形成η_漂移層2。如圖103所示，使用未示出的且通過用使用光掩模的抗蝕劑膜的圖案形成所形成的第六掩模來蝕刻絕緣膜對(duì)，并且由此選擇性地露出η—漂移層2的表面。使用絕緣膜M作為掩模，將雜質(zhì)離子植入具有露出的η_漂移層2的區(qū)域，并且由此形成Ρ_區(qū)IOb和P保護(hù)環(huán)10c。如圖104所示，使絕緣膜M保留原樣，氧化半導(dǎo)體襯底的整個(gè)外面，并且由此形成絕緣膜25。如圖105所示，使用未示出的且通過用使用光掩模的抗蝕劑膜的圖案形成所形成的第七掩模來蝕刻絕緣膜25，并且由此選擇性地露出η—漂移層 2的表面和ρ保護(hù)環(huán)IOc的表面的一部分。如圖106所示，柵絕緣膜3a在半導(dǎo)體襯底的前側(cè)形成，并且導(dǎo)電多晶硅8沉積在柵絕緣膜3a上。如圖107所示，使用未示出的且通過用使用光掩模的抗蝕劑膜的圖案形成所形成的第八掩模來蝕刻?hào)沤^緣膜3a和多晶硅8，并且由此形成柵電極9和場板電極 9a。在去除第八掩模之后，使用柵電極9和絕緣膜25作為掩模，將雜質(zhì)離子植入具有露出的n_漂移層2的區(qū)域，并且由此形成p_阱區(qū)10。同時(shí)，使用柵電極9和場板電極9a作為掩模，將雜質(zhì)離子植入具有露出的P保護(hù)環(huán)IOc的區(qū)域，并且由此形成p_阱區(qū)10。如圖108所示，將雜質(zhì)離子植入通過用使用光掩模的抗蝕劑膜的圖案形成所形成的第九掩模301的開口 86，并且由此ρ型高濃度區(qū)13在p_阱區(qū)10的表面層中形成。此時(shí)， 第九掩模301被形成為開口 86的邊緣距柵電極9約為0. 5到2. 0微米。如圖109所示，去除第九掩模301，并且從半導(dǎo)體襯底的前側(cè)沉積絕緣膜。使用未示出的并且通過用使用光掩模的抗蝕劑膜的圖案形成所形成的第十掩模，選擇性地去除絕緣膜，以致不露出柵電極9并且部分地露出場板電極9a，并且由此形成開口 87和88。由此， 形成絕緣膜12來覆蓋柵電極9并且絕緣膜19被形成為使場板電極9a部分地露出。在開口 87中露出ρ型高濃度區(qū)13，并且在開口 88中露出p_阱區(qū)10。如圖110所示，形成源電極(Al-Si)H以在開口 87中經(jīng)由ρ型高濃度區(qū)13電連接到f阱區(qū)10。形成金屬膜(Al-Si)Ha來接觸開口 88中的ρ-阱區(qū)10。保護(hù)膜15在源電極14和金屬膜1 上形成并且漏電極16在半導(dǎo)體襯底的后側(cè)形成，并且由此完成如圖101所示的平面η溝道MOSFET的保護(hù)環(huán)。[引用列表][專利文獻(xiàn)][專利文獻(xiàn)1]日本專利特開No. Hl-289I68[專利文獻(xiàn)2]日本專利特開No. Η1-105578[專利文獻(xiàn)3]日本專利特開 No. 2009-38356[發(fā)明概述][技術(shù)問題]然而，在專利文獻(xiàn)2的技術(shù)中，出現(xiàn)的問題在于，η源區(qū)的頂面的電阻通過在形成 LOCOS氧化膜時(shí)進(jìn)行氧化來增加，該LOCOS氧化膜用作掩模來形成ρ型高濃度區(qū)。因?yàn)樵撗趸谛纬蓶烹姌O9之后進(jìn)行，所以氧化柵電極9本身。另外，氧化柵絕緣膜的下部，并且由此柵電極變厚且產(chǎn)生鳥喙。因此，另一個(gè)出現(xiàn)的問題在于，MOSFET的閾值的可控性降低。根據(jù)專利文獻(xiàn)3的技術(shù)，耐壓結(jié)構(gòu)部分中的ρ保護(hù)環(huán)IOc的雜質(zhì)濃度比有源部分中的Ρ_阱區(qū)10的雜質(zhì)濃度低。因此，形成ρ_阱區(qū)10和形成P保護(hù)環(huán)IOc的離子植入必須彼此分離地進(jìn)行。因此，另一個(gè)出現(xiàn)的問題在于，制造成本增加。在此情況下，例如，當(dāng)使用用于形成有源部分的Ρ_阱區(qū)10的約為IxlO14的通常雜質(zhì)量來同時(shí)進(jìn)行P保護(hù)環(huán)IOc的離子植入時(shí)，P保護(hù)環(huán)IOc基本上未被耗盡。因此，ρ保護(hù)環(huán)IOc的邊緣的長度必須延伸，并且因此芯片尺寸增大。因此，另一個(gè)出現(xiàn)的問題在于，制造成本增加。根據(jù)常規(guī)平面η溝道MOSFET的保護(hù)環(huán)的制造方法(參見圖102到110)，在一個(gè)離子植入過程中使用一個(gè)掩模，類似于有源部分的制造(參見圖93到99)。因此，如所描述的，當(dāng)使用總計(jì)五個(gè)掩模、即第六到第十掩模時(shí)，還需要五個(gè)光掩模用于露出具有圖案的掩模。在諸如通過圖案化形成進(jìn)入源電極14的金屬膜和金屬膜Ha來分離電極的工藝以及使線接觸保護(hù)膜所覆蓋的電極之類的工藝中還需要光掩模。如所描述的，類似于有源部分的制造中出現(xiàn)的問題，出現(xiàn)的問題在于，制造成本因工藝數(shù)量的增加而增加，并且在于，圖案露出過程中所引起的掩模對(duì)準(zhǔn)錯(cuò)誤因大量的過程各自使用光掩模而復(fù)雜化，并且因此對(duì)準(zhǔn)精度降低，并且因此器件之間的變化公差必須增加。為了解決與常規(guī)技術(shù)相關(guān)聯(lián)的以上問題，本發(fā)明的目的在于，提供一種半導(dǎo)體裝置的制造方法以及一種能夠控制制造成本并減少制造變化的半導(dǎo)體裝置。本發(fā)明的另一個(gè)目的在于，提供一種半導(dǎo)體裝置的制造方法以及一種能夠有助于更精細(xì)地處理半導(dǎo)體裝置的半導(dǎo)體裝置。[問題的解決方案]為了解決與常規(guī)技術(shù)相關(guān)聯(lián)的問題，根據(jù)如權(quán)利要求1所述的本發(fā)明的一種半導(dǎo)體裝置制造方法包括在第一導(dǎo)電率的第一半導(dǎo)體區(qū)前側(cè)的表面層中選擇性地形成屏蔽膜；經(jīng)由第一絕緣膜在第一半導(dǎo)體區(qū)上形成與屏蔽膜間隔開的控制電極；使用屏蔽膜和控制電極作為掩模在第一半導(dǎo)體區(qū)的表面層中形成第二導(dǎo)電率的第二半導(dǎo)體區(qū)，并且再次使用屏蔽膜和控制電極作為掩模在第二半導(dǎo)體區(qū)的表面層中形成第三半導(dǎo)體區(qū)；形成第二絕緣膜來覆蓋控制電極并且去除屏蔽膜；形成與第三半導(dǎo)體區(qū)接觸并且通過第二絕緣膜與控制電極絕緣的第一電極；以及在第一半導(dǎo)體區(qū)的后側(cè)形成第二電極?？刂齐姌O經(jīng)由第一絕緣膜在第二半導(dǎo)體區(qū)的表面上形成，第二半導(dǎo)體區(qū)被第一半導(dǎo)體區(qū)和第三半導(dǎo)體區(qū)夾在中間。根據(jù)基于權(quán)利要求1的制造方法的權(quán)利要求2所述的本發(fā)明的半導(dǎo)體裝置制造方法，還包括通過經(jīng)由屏蔽膜植入雜質(zhì)濃度比第一半導(dǎo)體區(qū)大的第一導(dǎo)電率的雜質(zhì)離子、在第一半導(dǎo)體區(qū)的表面層中形成第一導(dǎo)電率的對(duì)區(qū)，該對(duì)區(qū)在形成屏蔽膜之后形成。第二半導(dǎo)體區(qū)在第一半導(dǎo)體區(qū)中的對(duì)區(qū)的表面層中形成，并且控制電極經(jīng)由第一絕緣膜在第二半導(dǎo)體區(qū)的表面上形成，第二半導(dǎo)體區(qū)被第一半導(dǎo)體區(qū)中的對(duì)區(qū)和第三半導(dǎo)體區(qū)夾在中間。根據(jù)基于權(quán)利要求1的權(quán)利要求3所述的本發(fā)明的半導(dǎo)體裝置制造方法表征為使用氮化膜來形成屏蔽膜。根據(jù)基于權(quán)利要求1的權(quán)利要求4所述的本發(fā)明的半導(dǎo)體裝置制造方法表征為使用通過化學(xué)氣相沉積產(chǎn)生的氧化膜來形成屏蔽膜。根據(jù)基于權(quán)利要求1的權(quán)利要求5所述的本發(fā)明的半導(dǎo)體裝置制造方法表征為使用通過熱氧化產(chǎn)生的氧化膜來形成屏蔽膜。根據(jù)基于權(quán)利要求4的權(quán)利要求6所述的本發(fā)明的半導(dǎo)體裝置制造方法表征為在形成屏蔽膜時(shí)，屏蔽膜被形成為屏蔽膜的至少一部分與控制電極緊鄰地設(shè)置在控制電極下方，以及在去除屏蔽膜時(shí)，不去除屏蔽膜的、與控制電極緊鄰地設(shè)置在控制電極下方的部分。根據(jù)基于權(quán)利要求6的權(quán)利要求7所述的本發(fā)明的半導(dǎo)體裝置制造方法表征為在形成屏蔽膜時(shí)，屏蔽膜被形成為屏蔽膜的部分與控制電極緊鄰地設(shè)置在控制電極下方并且未到達(dá)第二半導(dǎo)體區(qū)的任何邊緣。根據(jù)基于權(quán)利要求6的權(quán)利要求8所述的本發(fā)明的半導(dǎo)體裝置制造方法表征為在形成屏蔽膜時(shí)，屏蔽膜被形成為屏蔽膜的部分與控制電極緊鄰地設(shè)置在控制電極下方并且到達(dá)第二半導(dǎo)體區(qū)的邊緣。根據(jù)基于權(quán)利要求1的權(quán)利要求9所述的本發(fā)明的半導(dǎo)體裝置制造方法還包括 在形成第二絕緣膜和去除屏蔽膜之后，通過使用第二絕緣膜作為掩模從第二半導(dǎo)體區(qū)的表面層在雜質(zhì)離子的近似于加速電壓的電壓植入第二導(dǎo)電率的雜質(zhì)離子來穿透第三半導(dǎo)體區(qū)，從而形成第二導(dǎo)電率的高濃度區(qū)。根據(jù)權(quán)利要求10所述的本發(fā)明的半導(dǎo)體裝置制造方法包括經(jīng)由第一絕緣膜在第一導(dǎo)電率的第一半導(dǎo)體區(qū)前側(cè)的表面層中形成控制電極，并且形成屏蔽膜以使屏蔽膜和控制電極之間的區(qū)域成為用于形成第一導(dǎo)電率的第三半導(dǎo)體區(qū)的區(qū)域；使用屏蔽膜和控制電極作為掩模在第一半導(dǎo)體區(qū)的表面層中形成第二導(dǎo)電率的第二半導(dǎo)體區(qū)，并且再次使用屏蔽膜和控制電極作為掩模在第二半導(dǎo)體區(qū)的表面層中形成第三半導(dǎo)體區(qū)；形成第二絕緣膜來覆蓋控制電極并且去除屏蔽膜；形成與第三半導(dǎo)體區(qū)接觸并且通過第二絕緣膜與控制電極絕緣的第一電極；以及在第一半導(dǎo)體區(qū)的后側(cè)形成第二電極?？刂齐姌O經(jīng)由第一絕緣膜在第二半導(dǎo)體區(qū)的表面上形成，第二半導(dǎo)體區(qū)被第一半導(dǎo)體區(qū)和第三半導(dǎo)體區(qū)夾在中間。根據(jù)基于權(quán)利要求10的權(quán)利要求11所述的本發(fā)明的半導(dǎo)體裝置制造方法表征為在形成第二絕緣膜和去除屏蔽膜時(shí)，屏蔽膜的一部分留在第二絕緣膜上。根據(jù)基于權(quán)利要求10的權(quán)利要求12所述的本發(fā)明的半導(dǎo)體裝置制造方法還包括在形成第二絕緣膜和去除屏蔽膜之后，通過使用第二絕緣膜作為掩模從第二半導(dǎo)體區(qū)的表面層在雜質(zhì)離子的近似于加速電壓的電壓植入第二導(dǎo)電率的雜質(zhì)離子來穿透第三半導(dǎo)體區(qū)，從而形成第二導(dǎo)電率的高濃度區(qū)。根據(jù)基于權(quán)利要求9的權(quán)利要求13所述的本發(fā)明的半導(dǎo)體裝置制造方法表征為在形成第二導(dǎo)電率的高濃度區(qū)時(shí)，使用公共掩模來形成其中第二導(dǎo)電率的高濃度區(qū)在第二半導(dǎo)體區(qū)的表面上露出的區(qū)域和其中第二導(dǎo)電率的高濃度區(qū)未在第二半導(dǎo)體區(qū)的表面上露出的區(qū)域。根據(jù)基于權(quán)利要求13的權(quán)利要求14所述的本發(fā)明的半導(dǎo)體裝置制造方法表征為其中第二導(dǎo)電率的高濃度區(qū)未在第二半導(dǎo)體區(qū)的表面上露出的區(qū)域在條狀平面結(jié)構(gòu)的每個(gè)線部分中的一點(diǎn)處形成，該條狀平面結(jié)構(gòu)由其中第二導(dǎo)電率的高濃度區(qū)在第二半導(dǎo)體區(qū)的表面上露出的區(qū)域形成。根據(jù)基于權(quán)利要求13的權(quán)利要求15所述的本發(fā)明的半導(dǎo)體裝置制造方法表征為其中第二導(dǎo)電率的高濃度區(qū)未在第二半導(dǎo)體區(qū)的表面上露出的區(qū)域在條狀平面結(jié)構(gòu)的每個(gè)線部分中的多個(gè)點(diǎn)處形成，該條狀平面結(jié)構(gòu)由其中第二導(dǎo)電率的高濃度區(qū)在第二半導(dǎo)體區(qū)的表面上露出的區(qū)域形成。根據(jù)基于權(quán)利要求13的權(quán)利要求16所述的本發(fā)明的半導(dǎo)體裝置制造方法表征為其中第二導(dǎo)電率的高濃度區(qū)未在第二半導(dǎo)體區(qū)的表面上露出的區(qū)域在條狀平面結(jié)構(gòu)的每個(gè)線部分中的交錯(cuò)位置處形成，該條狀平面結(jié)構(gòu)由其中第二導(dǎo)電率的高濃度區(qū)在第二半導(dǎo)體區(qū)的表面上露出的區(qū)域形成。根據(jù)權(quán)利要求17所述的本發(fā)明的半導(dǎo)體裝置制造方法表征為氮化膜在第一導(dǎo)電率的第一半導(dǎo)體區(qū)前側(cè)的表面層上形成。在氮化膜中選擇性地形成開口并且在開口中露出表面層。將雜質(zhì)濃度相對(duì)低的第二導(dǎo)電率的雜質(zhì)離子植入開口，并且由此形成第二導(dǎo)電率的第二半導(dǎo)體區(qū)。通過熱氧化在開口中形成氧化膜，作為屏蔽膜。去除氮化膜。使用屏蔽膜作為掩模植入雜質(zhì)濃度比第二半導(dǎo)體區(qū)高的第二導(dǎo)電率的雜質(zhì)離子，并且由此形成第二導(dǎo)電率表面區(qū)。在第二半導(dǎo)體區(qū)上，經(jīng)由第一絕緣膜形成控制電極。使用屏蔽膜和控制電極作為掩模植入第一導(dǎo)電率的雜質(zhì)離子，并且由此形成第一導(dǎo)電率的第三半導(dǎo)體區(qū)。形成第二絕緣膜來覆蓋控制電極，并且在去除屏蔽膜之后，形成第一電極來接觸第三半導(dǎo)體區(qū)并且通過第二絕緣膜與控制電極絕緣。第二電極在第一半導(dǎo)體區(qū)的后側(cè)形成。在本文中所使用的表達(dá)“雜質(zhì)濃度高”表示與表達(dá)“雜質(zhì)濃度厚”相同的含義。根據(jù)權(quán)利要求18所述的本發(fā)明的半導(dǎo)體裝置制造方法表征為將雜質(zhì)濃度比第一半導(dǎo)體區(qū)大的第一導(dǎo)電率的雜質(zhì)離子植入第一導(dǎo)電率的第一半導(dǎo)體區(qū)前側(cè)的表面層，并且由此第一導(dǎo)電率的對(duì)區(qū)在第一半導(dǎo)體區(qū)的表面層中形成。氮化膜在整個(gè)對(duì)區(qū)上形成，開口在氮化膜中選擇性地形成，并且在開口中露出對(duì)區(qū)。將雜質(zhì)濃度相對(duì)低的第二導(dǎo)電率的雜質(zhì)離子植入開口，并且由此形成第二導(dǎo)電率的第二半導(dǎo)體區(qū)。通過熱氧化在開口中形成氧化膜，作為屏蔽膜。去除氮化膜。使用屏蔽膜作為掩模植入雜質(zhì)濃度比第二半導(dǎo)體區(qū)高的第二導(dǎo)電率的雜質(zhì)離子，并且由此形成第二導(dǎo)電率表面區(qū)。經(jīng)由第一絕緣膜在第二半導(dǎo)體區(qū)和對(duì)區(qū)上形成控制電極。通過使用屏蔽膜和控制電極作為掩模植入第一導(dǎo)電率的雜質(zhì)離子來形成第一導(dǎo)電率的第三半導(dǎo)體區(qū)。形成第二絕緣膜來覆蓋控制電極，并且去除屏蔽膜。 形成第一電極來接觸第三半導(dǎo)體區(qū)并且通過第二絕緣膜與控制電極絕緣。第二電極在第一半導(dǎo)體區(qū)的后側(cè)形成。根據(jù)權(quán)利要求19所述的本發(fā)明的半導(dǎo)體裝置制造方法，其中根據(jù)權(quán)利要求18所述的半導(dǎo)體裝置的制造方法所形成的半導(dǎo)體裝置的有源部分與包圍有源部分的耐壓結(jié)構(gòu)部分一起同時(shí)形成，該半導(dǎo)體裝置制造方法包括在第一導(dǎo)電率的第一半導(dǎo)體區(qū)前側(cè)的表面層中形成絕緣膜掩模；在絕緣膜掩模中形成呈環(huán)狀或點(diǎn)狀的絕緣膜開口來包圍有源部分；通過將雜質(zhì)濃度比第一半導(dǎo)體區(qū)大的第一導(dǎo)電率的雜質(zhì)離子植入絕緣膜開口在第一半導(dǎo)體區(qū)的表面層中選擇性地形成第一導(dǎo)電率的對(duì)區(qū)；在絕緣膜掩模和對(duì)區(qū)上形成氮化膜； 在氮化膜中選擇性地形成開口并且在開口中露出對(duì)區(qū)；通過將雜質(zhì)濃度相對(duì)低的第二導(dǎo)電率的雜質(zhì)離子植入開口來形成第二導(dǎo)電率的第二半導(dǎo)體區(qū)以使第二導(dǎo)電率的相鄰第二半導(dǎo)體區(qū)通過擴(kuò)展連接起來；通過熱氧化在開口中的每一個(gè)中形成氧化膜，作為屏蔽膜；去除氮化膜；通過使用絕緣膜掩模和屏蔽膜作為掩模植入雜質(zhì)濃度比第二半導(dǎo)體區(qū)高的第二導(dǎo)電率的雜質(zhì)離子；經(jīng)由第一絕緣膜在第二半導(dǎo)體區(qū)和屏蔽膜的一部分上形成控制電極； 通過使用屏蔽膜和控制電極作為掩模植入第一導(dǎo)電率的雜質(zhì)離子來形成第一導(dǎo)電率的第三半導(dǎo)體區(qū)，以使控制電極未被覆蓋；形成第二絕緣膜來露出控制電極的一部分并且去除屏蔽膜；以及形成與第三半導(dǎo)體區(qū)以及第二絕緣膜未覆蓋的控制電極的部分接觸的的第一電極。根據(jù)基于權(quán)利要求17的權(quán)利要求20所述的本發(fā)明的半導(dǎo)體裝置制造方法表征為在耐壓結(jié)構(gòu)部分中，在氮化膜中形成的開口的寬度比在權(quán)利要求17所述的有源部分中的氮化膜中形成的開口的寬度窄。根據(jù)基于權(quán)利要求18的權(quán)利要求21所述的本發(fā)明的半導(dǎo)體裝置制造方法表征為通過在形成第二半導(dǎo)體區(qū)時(shí)將雜質(zhì)濃度相對(duì)高的第二導(dǎo)電率的雜質(zhì)離子植入開口來形成第二導(dǎo)電率的高濃度區(qū)，該高濃度區(qū)在形成第二半導(dǎo)體區(qū)之后形成。根據(jù)權(quán)利要求22所述的本發(fā)明的半導(dǎo)體裝置制造方法是一種在第一導(dǎo)電率的第一半導(dǎo)體區(qū)前側(cè)的表面層中選擇性地形成有第二導(dǎo)電率的第二半導(dǎo)體區(qū)的半導(dǎo)體裝置的制造方法，其中包圍半導(dǎo)體裝置的有源部分的耐壓結(jié)構(gòu)部分在形成有源部分時(shí)同時(shí)形成。 該方法包括在第一半導(dǎo)體區(qū)前側(cè)的表面層中形成屏蔽膜；形成各自呈環(huán)狀的多個(gè)屏蔽開口來包圍屏蔽膜中的有源部分；通過將第二導(dǎo)電率的雜質(zhì)離子經(jīng)由屏蔽膜開口植入并擴(kuò)展到第一半導(dǎo)體區(qū)的表面層中來形成包圍有源部分的第二導(dǎo)電率的第五半導(dǎo)體區(qū)、包圍第五半導(dǎo)體區(qū)的第二導(dǎo)電率的第六半導(dǎo)體區(qū)、以及包圍第六半導(dǎo)體區(qū)的第二導(dǎo)電率的第七半導(dǎo)體區(qū)；在屏蔽開口中露出的第五、第六和第七半導(dǎo)體區(qū)的表面層中形成第一局部氧化膜； 在形成第一局部氧化膜之后選擇性地去除屏蔽膜；在屏蔽膜和第一局部氧化膜之間露出的第五、第六和第七半導(dǎo)體區(qū)的表面層中形成第二局部氧化膜；在形成第二局部氧化膜之后選擇性地去除屏蔽膜；經(jīng)由第一絕緣膜在第一半導(dǎo)體區(qū)上形成控制電極，經(jīng)由第一局部氧化膜在第六半導(dǎo)體區(qū)上形成第一導(dǎo)電層，以及經(jīng)由第二局部氧化膜在第七半導(dǎo)體區(qū)上形成與第一導(dǎo)電層間隔開的第二導(dǎo)電層；在有源部分的最外周邊中，使用控制電極和第二局部氧化膜作為掩模在第一半導(dǎo)體區(qū)的表面層中形成第二半導(dǎo)體區(qū)，并且再次使用控制電極和第二局部氧化膜作為掩模在第二半導(dǎo)體區(qū)的表面層中形成第一導(dǎo)電率的第三半導(dǎo)體區(qū)；形成第二絕緣膜來覆蓋控制電極，在第一和第二導(dǎo)電層的表面上選擇性地形成第三絕緣膜， 并且選擇性地去除第二局部氧化膜；形成與第三半導(dǎo)體區(qū)接觸并且通過第二絕緣膜與控制電極絕緣的第一電極，并且形成接觸第二導(dǎo)電層的第三電極；以及在第一半導(dǎo)體區(qū)的后側(cè)形成第二電極。根據(jù)基于權(quán)利要求22的權(quán)利要求23所述的本發(fā)明的半導(dǎo)體裝置制造方法表征為形成第二導(dǎo)電層或第三電極的位于其有源部分側(cè)的一端來覆蓋第六半導(dǎo)體區(qū)的一部分，此端接觸第二導(dǎo)電層。根據(jù)基于權(quán)利要求22的權(quán)利要求M所述的本發(fā)明的半導(dǎo)體裝置制造方法還包括通過使用第一和第二局部氧化膜植入雜質(zhì)濃度比第一半導(dǎo)體區(qū)高的第一導(dǎo)電率的雜質(zhì)離子在第一半導(dǎo)體區(qū)的表面層中形成第一導(dǎo)電率的對(duì)區(qū)，其中第二半導(dǎo)體區(qū)在第一半導(dǎo)體區(qū)中的對(duì)區(qū)的表面層中形成，并且控制電極經(jīng)由第一絕緣膜在第二半導(dǎo)體區(qū)的表面上形成，第二半導(dǎo)體區(qū)被第一半導(dǎo)體區(qū)中的對(duì)區(qū)和第三半導(dǎo)體區(qū)夾在中間。根據(jù)基于權(quán)利要求22的權(quán)利要求25所述的本發(fā)明的半導(dǎo)體裝置制造方法還包括通過使用第一局部氧化膜以及第二和第三絕緣膜將雜質(zhì)濃度比第二半導(dǎo)體區(qū)高的第二導(dǎo)電率的雜質(zhì)離子植入所露出的第五和第七半導(dǎo)體區(qū)的表面層來形成第二導(dǎo)電率的高濃度區(qū)，其中第二導(dǎo)電率的高濃度區(qū)在形成第二和第三絕緣膜并且選擇性地去除第二局部氧化膜之后形成。根據(jù)基于權(quán)利要求22的權(quán)利要求沈所述的本發(fā)明的半導(dǎo)體裝置制造方法表征為通過再次使用屏蔽膜和控制電極作為掩模，第二和第三半導(dǎo)體區(qū)順序地在第一半導(dǎo)體區(qū)的表面層中在有源部分的內(nèi)周邊上形成。根據(jù)基于權(quán)利要求22的權(quán)利要求27所述的本發(fā)明的半導(dǎo)體裝置制造方法表征為使用氮化膜來形成屏蔽膜。根據(jù)基于權(quán)利要求22的權(quán)利要求觀所述的本發(fā)明的半導(dǎo)體裝置制造方法表征為使用半導(dǎo)體來形成第一和第二導(dǎo)電層。根據(jù)基于權(quán)利要求觀的權(quán)利要求四所述的本發(fā)明的半導(dǎo)體裝置制造方法還包括將第一導(dǎo)電率的雜質(zhì)引入第一和第二導(dǎo)電層。根據(jù)基于權(quán)利要求22的權(quán)利要求30所述的本發(fā)明的半導(dǎo)體裝置制造方法表征為形成引入有第一導(dǎo)電率的雜質(zhì)的第一導(dǎo)電層作為半導(dǎo)體層，并且形成第二導(dǎo)電層作為金屬層。根據(jù)基于權(quán)利要求1的權(quán)利要求31所述的本發(fā)明的半導(dǎo)體裝置制造方法還包括 將第一導(dǎo)電率的雜質(zhì)引入控制電極。根據(jù)基于權(quán)利要求1到31中任一項(xiàng)的權(quán)利要求32所述的本發(fā)明的半導(dǎo)體裝置制造方法表征為第一導(dǎo)電率的低電阻層設(shè)置在第一半導(dǎo)體區(qū)和第二電極之間。根據(jù)基于權(quán)利要求1到31中任一項(xiàng)的權(quán)利要求33所述的本發(fā)明的半導(dǎo)體裝置制造方法表征為第二導(dǎo)電型的第四半導(dǎo)體區(qū)設(shè)置在第一半導(dǎo)體區(qū)和第二電極之間。根據(jù)權(quán)利要求34所述的本發(fā)明的半導(dǎo)體裝置在相同半導(dǎo)體襯底上設(shè)置有有源部分和包圍有源部分的耐壓結(jié)構(gòu)部分，并且包括第一導(dǎo)電率的第一半導(dǎo)體區(qū)；選擇性地設(shè)置在第一半導(dǎo)體區(qū)前側(cè)的表面層中的第二導(dǎo)電率的第二半導(dǎo)體區(qū)；選擇性地設(shè)置在第二半導(dǎo)體區(qū)前側(cè)的表面層中的第一導(dǎo)電率的第三半導(dǎo)體區(qū)；經(jīng)由第一絕緣膜設(shè)置在第二半導(dǎo)體區(qū)的表面上的控制電極，第二半導(dǎo)體區(qū)被第一和第三半導(dǎo)體區(qū)夾在中間；覆蓋控制電極的第二絕緣膜；接觸第三半導(dǎo)體區(qū)并且通過第二絕緣膜與控制電極絕緣的第一電極；設(shè)置在第一半導(dǎo)體區(qū)的后側(cè)的第二電極；雜質(zhì)濃度比第一半導(dǎo)體區(qū)高且比第二半導(dǎo)體區(qū)低的第二導(dǎo)電率的第五半導(dǎo)體區(qū)，第二導(dǎo)電率的第五半導(dǎo)體區(qū)接觸并包圍第二半導(dǎo)體區(qū)、并且設(shè)置在深度比第二半導(dǎo)體區(qū)深的部位；雜質(zhì)濃度與第五半導(dǎo)體區(qū)基本上相等的第二導(dǎo)電率的第六半導(dǎo)體區(qū)，第二導(dǎo)電率的第六半導(dǎo)體區(qū)接觸并包圍第五半導(dǎo)體區(qū)、并且設(shè)置在深度與第五半導(dǎo)體區(qū)基本上相等的部位；雜質(zhì)濃度與第五半導(dǎo)體區(qū)基本上相等的第二導(dǎo)電率的第七半導(dǎo)體區(qū)，第二導(dǎo)電率的第七半導(dǎo)體區(qū)接觸并包圍第六半導(dǎo)體區(qū)、并且設(shè)置深度與第五半導(dǎo)體區(qū)基本上相等的部位；選擇性地設(shè)置在第五、第六和第七半導(dǎo)體區(qū)的表面層中的第一局部氧化膜；選擇性地設(shè)置在第五、第六和第七半導(dǎo)體區(qū)的表面層中并接觸第一局部氧化膜的第二局部氧化膜；經(jīng)由第一局部氧化膜設(shè)置在第六半導(dǎo)體區(qū)上的第一導(dǎo)電層；經(jīng)由第二局部氧化膜設(shè)置在第區(qū)半導(dǎo)體區(qū)上、與第一導(dǎo)電層間隔開的第二導(dǎo)電層；選擇性地設(shè)置在第一和第二導(dǎo)電層上的第三絕緣膜；以及接觸第二導(dǎo)電層的第三電極。此外，第一導(dǎo)電層被設(shè)置成環(huán)狀 ’第二導(dǎo)電層被設(shè)置成環(huán)狀，第二導(dǎo)電層包圍第一導(dǎo)電層，并且第二導(dǎo)電層或第三電極的位于其有源部分側(cè)的一端被設(shè)置成覆蓋第六半導(dǎo)體區(qū)的一部分，此端接觸第二導(dǎo)電層。根據(jù)基于權(quán)利要求34的權(quán)利要求35所述的本發(fā)明的半導(dǎo)體裝置還包括設(shè)置在第一半導(dǎo)體區(qū)的表面層中的第一導(dǎo)電率的對(duì)區(qū)，其中第二半導(dǎo)體區(qū)設(shè)置在第一半導(dǎo)體區(qū)中的對(duì)區(qū)的表面層中，并且控制電極經(jīng)由第一絕緣膜設(shè)置在第二半導(dǎo)體區(qū)的表面上，第二半導(dǎo)體區(qū)被第一半導(dǎo)體區(qū)中的對(duì)區(qū)和第三半導(dǎo)體區(qū)夾在中間。根據(jù)基于權(quán)利要求34的權(quán)利要求36所述的本發(fā)明的半導(dǎo)體裝置還包括設(shè)置在第五和第七半導(dǎo)體區(qū)的表面層中并且具有雜質(zhì)濃度比第二半導(dǎo)體區(qū)高的第二導(dǎo)電率的高濃度區(qū)。根據(jù)基于權(quán)利要求34的權(quán)利要求37所述的本發(fā)明的半導(dǎo)體裝置表征為第一和第二導(dǎo)電層為添加有第一導(dǎo)電率的雜質(zhì)的導(dǎo)電半導(dǎo)體層。根據(jù)基于權(quán)利要求34的權(quán)利要求38所述的本發(fā)明的半導(dǎo)體裝置表征為第一導(dǎo)電層為添加有第一導(dǎo)電率的雜質(zhì)的導(dǎo)電半導(dǎo)體層，并且第二導(dǎo)電層為金屬層。根據(jù)基于權(quán)利要求34的權(quán)利要求39所述的本發(fā)明的半導(dǎo)體裝置表征為控制電極為添加有第一導(dǎo)電率的雜質(zhì)的導(dǎo)電半導(dǎo)體層，并且第二導(dǎo)電層為金屬層。根據(jù)基于權(quán)利要求34到39中任一項(xiàng)的權(quán)利要求40所述的本發(fā)明的半導(dǎo)體裝置表征為第一導(dǎo)電率的低電阻層設(shè)置在第一半導(dǎo)體區(qū)和第二電極之間。根據(jù)基于權(quán)利要求34到39中任一項(xiàng)的權(quán)利要求41所述的本發(fā)明的半導(dǎo)體裝置表征為第二導(dǎo)電型的第四半導(dǎo)體區(qū)設(shè)置在第一半導(dǎo)體區(qū)和第二電極之間。根據(jù)權(quán)利要求1到9所述的本發(fā)明，可使用屏蔽膜和控制電極作為公共掩模來形成第二導(dǎo)電率的第二半導(dǎo)體區(qū)和第一導(dǎo)電率的第三半導(dǎo)體區(qū)。更具體地，例如，在平面 MOSFET中，可使用公共掩模將離子植入p_阱區(qū)和η源區(qū)。因此，可省略用于形成ρ_阱區(qū)和 η源區(qū)的每一個(gè)的用抗蝕劑膜的圖案形成。因此，可省略通過光蝕刻用掩模進(jìn)行圖案形成的一個(gè)工藝，并且因此，可降低制造成本。當(dāng)各自使用不同掩模的過程數(shù)量大時(shí)，極有可能產(chǎn)生制造期間所引起的變化。然而，制造工藝中所使用的掩模數(shù)量可減1，并且因此制造期間
17所引起的變化可被抑制到受這個(gè)掩模影響的程度。根據(jù)權(quán)利要求10到16所述的本發(fā)明，可使用屏蔽膜和控制電極作為公共掩模來形成第二導(dǎo)電率的第二半導(dǎo)體區(qū)和第一導(dǎo)電率的第三半導(dǎo)體區(qū)?？墒褂孟嗤谀硇纬善帘文ず涂刂齐姌O。因此，可省略兩個(gè)各自通過光蝕刻進(jìn)行掩模的圖案形成的工藝。因此，可降低制造成本?？墒÷灾圃旃に囍兴褂玫难谀Ｖ械膬蓚€(gè)，并且因此制造期間所引起的變化可被抑制到受這兩個(gè)掩模影響的程度。根據(jù)權(quán)利要求17或18所述的本發(fā)明，可使用掩模來形成第二導(dǎo)電率的第二半導(dǎo)體區(qū)，從而形成屏蔽膜。可使用該掩模來形成屏蔽膜。因此，可省略通過光蝕刻進(jìn)行掩模的圖案形成的一個(gè)工藝。因此，可降低制造成本?？墒÷灾圃旃に囍兴褂玫难谀Ｖ?，并且因此制造期間所引起的變化可被抑制到受這個(gè)掩模影響的程度。根據(jù)權(quán)利要求19所述的本發(fā)明，對(duì)于半導(dǎo)體裝置，當(dāng)將離子植入有源部分的第二導(dǎo)電率的第二半導(dǎo)體區(qū)時(shí)，可同時(shí)進(jìn)行對(duì)耐壓結(jié)構(gòu)部分的保護(hù)環(huán)的離子植入。因此，在同時(shí)形成有源部分和耐壓結(jié)構(gòu)部分的情況下，當(dāng)形成有源部分的第二半導(dǎo)體類型的第二半導(dǎo)體區(qū)時(shí)，可使用公共掩模來形成耐壓結(jié)構(gòu)部分的保護(hù)環(huán)。因此，可省略通過光蝕刻進(jìn)行掩模的圖案形成的一個(gè)工藝。因此，可降低制造成本。根據(jù)權(quán)利要求22到33所述的本發(fā)明，當(dāng)耐壓結(jié)構(gòu)部分與有源部分同時(shí)形成時(shí)，可使用第二局部氧化膜和控制電極作為掩模來形成第二導(dǎo)電率的第二半導(dǎo)體區(qū)和第一導(dǎo)電率的第三半導(dǎo)體區(qū)。更具體地，例如，對(duì)于平面M0SFET，可使用公共掩模進(jìn)行對(duì)ρ—阱區(qū)和η 源區(qū)的離子植入。>因此，在有源部分中，可省略用于形成P—阱區(qū)和η源區(qū)的每一個(gè)的使用光掩模用抗蝕劑膜的圖案形成。因此，在有源部分中，可省略通過光蝕刻進(jìn)行掩模的圖案形成的一個(gè)工藝，并且與此相關(guān)聯(lián)，在同時(shí)形成的耐壓結(jié)構(gòu)部分中，可省略通過光蝕刻進(jìn)行掩模的圖案形成的一個(gè)工藝。由此，可降低用于形成耐壓結(jié)構(gòu)部分的制造成本。當(dāng)各自使用不同掩模的過程數(shù)量大時(shí)，極有可能因圖案的露出過程的掩模對(duì)準(zhǔn)誤差的累積所引起的對(duì)準(zhǔn)精度的下降而產(chǎn)生制造期間所引起的變化。然而，可省略制造工藝中所使用的掩模之一，并且因此制造變化可被抑制到受這個(gè)掩模影響的程度。在耐壓結(jié)構(gòu)部分中，第二導(dǎo)電層在其有源部分側(cè)的一端被形成為經(jīng)由第二局部氧化膜覆蓋使第六和第七半導(dǎo)體區(qū)彼此接觸的區(qū)域中的第六半導(dǎo)體區(qū)的部分。在具有以上配置的半導(dǎo)體裝置中，減弱由第六和第一半導(dǎo)體區(qū)構(gòu)成的ρ-η結(jié)區(qū)中的電場。因此，在半導(dǎo)體裝置導(dǎo)通時(shí)，在半導(dǎo)體襯底中產(chǎn)生的電場強(qiáng)度可降低。由此，即使當(dāng)有助于更精細(xì)地處理半導(dǎo)體裝置時(shí)，仍可保持與常規(guī)半導(dǎo)體裝置相同的耐壓。通過減少掩模的數(shù)量，器件的對(duì)準(zhǔn)相對(duì)于常規(guī)器件的對(duì)準(zhǔn)有了改進(jìn)。在形成柵電極之后只進(jìn)行一次熱處理過程，并且因此可防止鳥喙的產(chǎn)生。<0}根據(jù)權(quán)利要求34到41所述的本發(fā)明，在耐壓結(jié)構(gòu)部分中，形成第二導(dǎo)電層在其有源部分側(cè)的一端來經(jīng)由第二局部氧化膜覆蓋使第六和第七半導(dǎo)體區(qū)彼此接觸的區(qū)域中的第六半導(dǎo)體區(qū)的部分。由此，可減弱由第六和第一半導(dǎo)體區(qū)構(gòu)成的Ρ-η結(jié)區(qū)中的電場。因此，在半導(dǎo)體裝置導(dǎo)通時(shí)，在半導(dǎo)體襯底中產(chǎn)生的電場強(qiáng)度可降低。由此，即使當(dāng)有助于更精細(xì)地處理半導(dǎo)體裝置時(shí)，仍可保持與常規(guī)半導(dǎo)體裝置相同的耐壓。[發(fā)明的有益效果]根據(jù)本發(fā)明的半導(dǎo)體裝置的制造方法以及半導(dǎo)體裝置，實(shí)現(xiàn)可降低其制造成本并且可降低在其制造期間所產(chǎn)生的不均衡的效果。實(shí)現(xiàn)可有助于更精細(xì)地處理半導(dǎo)體裝置的另一個(gè)效果。[附圖簡述]圖1是根據(jù)第一實(shí)施例的半導(dǎo)體裝置的有源部分的截面圖。圖2是用于解釋根據(jù)第一實(shí)施例的半導(dǎo)體裝置的制造方法的示圖。圖3是用于解釋根據(jù)第一實(shí)施例的半導(dǎo)體裝置的制造方法的示圖。圖4是用于解釋根據(jù)第一實(shí)施例的半導(dǎo)體裝置的制造方法的示圖。圖5是用于解釋根據(jù)第一實(shí)施例的半導(dǎo)體裝置的制造方法的示圖。圖6是用于解釋根據(jù)第一實(shí)施例的半導(dǎo)體裝置的制造方法的示圖。圖7是用于解釋根據(jù)第一實(shí)施例的半導(dǎo)體裝置的制造方法的示圖。圖8是用于解釋根據(jù)第一實(shí)施例的半導(dǎo)體裝置的制造方法的示圖。圖9是用于解釋根據(jù)第一實(shí)施例的半導(dǎo)體裝置的制造方法的示圖。圖10是用于解釋根據(jù)第一實(shí)施例的半導(dǎo)體裝置的電流路徑的示圖。圖11是用于解釋根據(jù)第二實(shí)施例的半導(dǎo)體裝置的制造方法的示圖。圖12是用于解釋根據(jù)第二實(shí)施例的半導(dǎo)體裝置的制造方法的示圖。圖13是用于解釋根據(jù)第二實(shí)施例的半導(dǎo)體裝置的制造方法的示圖。圖14是用于解釋根據(jù)第三實(shí)施例的半導(dǎo)體裝置的制造方法的示圖。圖15是用于解釋根據(jù)第三實(shí)施例的半導(dǎo)體裝置的制造方法的示圖。圖16是用于解釋根據(jù)第三實(shí)施例的半導(dǎo)體裝置的制造方法的示圖。圖17是用于解釋根據(jù)第三實(shí)施例的半導(dǎo)體裝置的制造方法的示圖。圖18是根據(jù)第四實(shí)施例的半導(dǎo)體裝置的有源部分的截面圖。
圖19是用于解釋根據(jù)第四實(shí)施例的半導(dǎo)體裝置的制造方法的示圖。圖20是用于解釋根據(jù)第四實(shí)施例的半導(dǎo)體裝置的制造方法的示圖。圖21是用于解釋根據(jù)第四實(shí)施例的半導(dǎo)體裝置的制造方法的示圖。圖22是用于解釋根據(jù)第四實(shí)施例的半導(dǎo)體裝置的制造方法的示圖。圖23是用于解釋根據(jù)第四實(shí)施例的半導(dǎo)體裝置的制造方法的示圖。圖M是用于解釋根據(jù)第四實(shí)施例的半導(dǎo)體裝置的制造方法的示圖。圖25是用于解釋根據(jù)第四實(shí)施例的半導(dǎo)體裝置的制造方法的示圖。圖沈是根據(jù)第五實(shí)施例的半導(dǎo)體裝置的有源部分的截面圖。圖27是用于解釋根據(jù)第五實(shí)施例的半導(dǎo)體裝置的制造方法的示圖。圖28是用于解釋根據(jù)第五實(shí)施例的半導(dǎo)體裝置的制造方法的示圖。圖四是用于解釋根據(jù)第五實(shí)施例的半導(dǎo)體裝置的制造方法的示圖。圖30是用于解釋根據(jù)第五實(shí)施例的半導(dǎo)體裝置的制造方法的示圖。圖31是用于解釋根據(jù)第五實(shí)施例的半導(dǎo)體裝置的制造方法的示圖。圖32是用于解釋根據(jù)第五實(shí)施例的半導(dǎo)體裝置的制造方法的示圖。圖33是用于解釋根據(jù)第六實(shí)施例的半導(dǎo)體裝置的制造方法的示圖。圖34是用于解釋根據(jù)第六實(shí)施例的半導(dǎo)體裝置的制造方法的示圖。圖35是用于解釋根據(jù)第六實(shí)施例的半導(dǎo)體裝置的制造方法的示圖。圖36是用于解釋根據(jù)第六實(shí)施例的半導(dǎo)體裝置的制造方法的示圖。圖37是用于解釋根據(jù)第六實(shí)施例的半導(dǎo)體裝置的制造方法的示圖。圖38是根據(jù)第六實(shí)施例的半導(dǎo)體裝置的柵極觸點(diǎn)的截面圖。
圖39是用于解釋根據(jù)第七實(shí)施例的半導(dǎo)體裝置的制造方法的示圖。圖40是根據(jù)第八實(shí)施例的半導(dǎo)體裝置的平面結(jié)構(gòu)的平面圖。圖41是沿圖40的切割線BB'所取的截面圖。圖42是沿圖40的切割線YY'所取的截面圖。圖43是用于解釋根據(jù)第八實(shí)施例的半導(dǎo)體裝置的制造方法的示圖。圖44是用于解釋根據(jù)第八實(shí)施例的半導(dǎo)體裝置的制造方法的示圖。圖45是用于解釋根據(jù)第八實(shí)施例的半導(dǎo)體裝置的制造方法的示圖。圖46是用于解釋根據(jù)第八實(shí)施例的半導(dǎo)體裝置的制造方法的示圖。圖47是用于解釋根據(jù)第八實(shí)施例的半導(dǎo)體裝置的制造方法的示圖。圖48是根據(jù)第九實(shí)施例的半導(dǎo)體裝置的平面結(jié)構(gòu)的平面圖。圖49是沿圖48的切割線Y2Y2'所取的截面圖。圖50是根據(jù)第十實(shí)施例的半導(dǎo)體裝置的平面結(jié)構(gòu)的平面圖。圖51是用于解釋根據(jù)第十一實(shí)施例的半導(dǎo)體裝置的制造方法的示圖。圖52是用于解釋根據(jù)第十一實(shí)施例的半導(dǎo)體裝置的制造方法的示圖。圖53是用于解釋根據(jù)第十一實(shí)施例的半導(dǎo)體裝置的制造方法的示圖。圖M是用于解釋根據(jù)第十一實(shí)施例的半導(dǎo)體裝置的制造方法的示圖。圖55是用于解釋根據(jù)第十一實(shí)施例的半導(dǎo)體裝置的制造方法的示圖。圖56是用于解釋根據(jù)第十一實(shí)施例的半導(dǎo)體裝置的制造方法的示圖。圖57是用于解釋根據(jù)第十一實(shí)施例的半導(dǎo)體裝置的制造方法的示圖。
圖58是用于解釋根據(jù)第十一實(shí)施例的半導(dǎo)體裝置的制造方法的示圖。圖59是用于解釋根據(jù)第十一實(shí)施例的半導(dǎo)體裝置的制造方法的示圖。圖60是根據(jù)第十二實(shí)施例的半導(dǎo)體裝置的耐壓結(jié)構(gòu)部分的截面圖。圖61是用于解釋根據(jù)第十二實(shí)施例的半導(dǎo)體裝置的保護(hù)環(huán)的制造方法的示圖。圖62是用于解釋根據(jù)第十二實(shí)施例的半導(dǎo)體裝置的保護(hù)環(huán)的制造方法的示圖。圖63是用于解釋根據(jù)第十二實(shí)施例的半導(dǎo)體裝置的保護(hù)環(huán)的制造方法的示圖。圖64是用于解釋根據(jù)第十二實(shí)施例的半導(dǎo)體裝置的保護(hù)環(huán)的制造方法的示圖。圖65是用于解釋根據(jù)第十二實(shí)施例的半導(dǎo)體裝置的保護(hù)環(huán)的制造方法的示圖。圖66是用于解釋根據(jù)第十二實(shí)施例的半導(dǎo)體裝置的保護(hù)環(huán)的制造方法的示圖。圖67是用于解釋根據(jù)第十二實(shí)施例的半導(dǎo)體裝置的保護(hù)環(huán)的制造方法的示圖。圖68是用于解釋根據(jù)第十二實(shí)施例的半導(dǎo)體裝置的保護(hù)環(huán)的制造方法的示圖。圖69是用于解釋根據(jù)第十二實(shí)施例的半導(dǎo)體裝置的保護(hù)環(huán)的制造方法的示圖。圖70是根據(jù)第十三實(shí)施例的半導(dǎo)體裝置的耐壓結(jié)構(gòu)部分的截面圖。圖71是用于解釋圖70所示的耐壓結(jié)構(gòu)部分的有源部分附近的截面結(jié)構(gòu)的示圖。圖72是用于解釋根據(jù)第十三實(shí)施例的半導(dǎo)體裝置的耐壓結(jié)構(gòu)部分的制造方法的示圖。圖73是用于解釋根據(jù)第十三實(shí)施例的半導(dǎo)體裝置的耐壓結(jié)構(gòu)部分的制造方法的示圖。圖74是用于解釋根據(jù)第十三實(shí)施例的半導(dǎo)體裝置的耐壓結(jié)構(gòu)部分的制造方法的示圖。圖75是用于解釋根據(jù)第十三實(shí)施例的半導(dǎo)體裝置的耐壓結(jié)構(gòu)部分的制造方法的示圖。
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圖76是用于解釋根據(jù)第十三實(shí)施例的半導(dǎo)體裝置的耐壓結(jié)構(gòu)部分的制造方法的示圖。圖77是用于解釋根據(jù)第十三實(shí)施例的半導(dǎo)體裝置的耐壓結(jié)構(gòu)部分的制造方法的示圖。圖78是用于解釋根據(jù)第十三實(shí)施例的半導(dǎo)體裝置的耐壓結(jié)構(gòu)部分的制造方法的示圖。圖79是用于解釋根據(jù)第十三實(shí)施例的半導(dǎo)體裝置的耐壓結(jié)構(gòu)部分的制造方法的示圖。圖80是用于解釋根據(jù)第十三實(shí)施例的半導(dǎo)體裝置的耐壓結(jié)構(gòu)部分的制造方法的示圖。圖81是用于解釋根據(jù)第十三實(shí)施例的半導(dǎo)體裝置的耐壓結(jié)構(gòu)部分的制造方法的示圖。圖82是用于解釋根據(jù)第十三實(shí)施例的半導(dǎo)體裝置的耐壓結(jié)構(gòu)部分的制造方法的示圖。圖83是用于解釋根據(jù)第十三實(shí)施例的半導(dǎo)體裝置的耐壓結(jié)構(gòu)部分的制造方法的示圖。圖84是圖71所示的半導(dǎo)體裝置中所產(chǎn)生的等電位線分布的截面圖。圖85是根據(jù)第十四實(shí)施例的半導(dǎo)體裝置的耐壓結(jié)構(gòu)部分的截面圖。圖86是用于解釋圖85所示的耐壓結(jié)構(gòu)部分的有源部分附近的截面結(jié)構(gòu)的示圖。圖87是用于解釋根據(jù)第十四實(shí)施例的半導(dǎo)體裝置的耐壓結(jié)構(gòu)部分的制造方法的示圖。圖88是用于解釋根據(jù)第十四實(shí)施例的半導(dǎo)體裝置的耐壓結(jié)構(gòu)部分的制造方法的示圖。 圖89是用于解釋根據(jù)第十四實(shí)施例的半導(dǎo)體裝置的耐壓結(jié)構(gòu)部分的制造方法的示圖。
圖90是用于解釋根據(jù)第十四實(shí)施例的半導(dǎo)體裝置的耐壓結(jié)構(gòu)部分的制造方法的示圖。圖91是圖86所示的半導(dǎo)體裝置中所產(chǎn)生的等電位線分布的截面圖。圖92是常規(guī)平面η溝道MOSFET的有源部分的截面圖。圖93是用于解釋常規(guī)平面η溝道MOSFET的制造工藝的示圖。圖94是用于解釋常規(guī)平面η溝道MOSFET的制造工藝的示圖。圖95是用于解釋常規(guī)平面η溝道MOSFET的制造工藝的示圖。圖96是用于解釋常規(guī)平面η溝道MOSFET的制造工藝的示圖。圖97是用于解釋常規(guī)平面η溝道MOSFET的制造工藝的示圖。圖98是用于解釋常規(guī)平面η溝道MOSFET的制造工藝的示圖。圖99是用于解釋常規(guī)平面η溝道MOSFET的制造工藝的示圖。圖100是用于解釋常規(guī)平面η溝道MOSFET的耐壓結(jié)構(gòu)部分的截面結(jié)構(gòu)的示圖。圖101是用于詳細(xì)解釋常規(guī)平面η溝道MOSFET的耐壓結(jié)構(gòu)部分的有源部分附近的截面結(jié)構(gòu)的示圖。圖102是用于解釋常規(guī)平面η溝道MOSFET的保護(hù)環(huán)的制造工藝的示圖。圖103是用于解釋常規(guī)平面η溝道MOSFET的保護(hù)環(huán)的制造工藝的示圖。圖104是用于解釋常規(guī)平面η溝道MOSFET的保護(hù)環(huán)的制造工藝的示圖。圖105是用于解釋常規(guī)平面η溝道MOSFET的保護(hù)環(huán)的制造工藝的示圖。圖106是用于解釋常規(guī)平面η溝道MOSFET的保護(hù)環(huán)的制造工藝的示圖。圖107是用于解釋常規(guī)平面η溝道MOSFET的保護(hù)環(huán)的制造工藝的示圖。
圖108是用于解釋常規(guī)平面η溝道MOSFET的保護(hù)環(huán)的制造工藝的示圖。圖109是用于解釋常規(guī)平面η溝道MOSFET的保護(hù)環(huán)的制造工藝的示圖。圖110是用于解釋常規(guī)平面η溝道MOSFET的保護(hù)環(huán)的制造工藝的示圖。[實(shí)施例的描述]將參考附圖詳細(xì)地描述根據(jù)本發(fā)明的半導(dǎo)體裝置的制造方法以及半導(dǎo)體裝置的優(yōu)選實(shí)施例。在以下實(shí)施例中，雖然“η”被定義為第一導(dǎo)電率并且“ρ”被定義為第二導(dǎo)電率，但是這些定義可顛倒。在附圖中，多個(gè)附圖中公共的構(gòu)成元件將在附圖中各自用相同的附圖標(biāo)記來表示，并且將省略重復(fù)的描述。(第一實(shí)施例)圖1是根據(jù)第一實(shí)施例的半導(dǎo)體裝置的有源部分的截面圖。如圖1所示，在根據(jù)第一實(shí)施例的半導(dǎo)體裝置的有源部分100中，η-漂移層(第一半導(dǎo)體區(qū))2設(shè)置在η型低電阻層1的前側(cè)。具有在η型低電阻層1的前側(cè)形成的η—漂移層2的半導(dǎo)體襯底被稱為“半導(dǎo)體襯底”。η對(duì)層7設(shè)置在η—漂移層2的表面層中。ρ—阱區(qū)(第二半導(dǎo)體區(qū))10被選擇性地設(shè)置成P—阱區(qū)10各自從η對(duì)層7的表面層延伸并且到達(dá)η—漂移層2。η源區(qū)(第三半導(dǎo)體區(qū))11選擇性地設(shè)置在Ρ_阱區(qū)10的表面層中。ρ型高濃度區(qū)13設(shè)置在ρ_阱區(qū)10 的表面層中的η源區(qū)11之間，并且每個(gè)P型高濃度區(qū)13的一部分接觸每個(gè)η源區(qū)11的下側(cè)。柵電極(控制電極)9經(jīng)由柵絕緣膜(第一絕緣膜)3a設(shè)置在被p_阱區(qū)10的η源區(qū)11和η對(duì)層7夾在中間的區(qū)域。層間絕緣膜(第二絕緣膜)12被設(shè)置成覆蓋柵電極9。 源電極(第一電極)14設(shè)置在絕緣膜12 (第二絕緣膜)上，并且經(jīng)由絕緣膜12的開口接觸η源區(qū)11和P型高濃度區(qū)13。源電極14電連接到η源區(qū)11。保護(hù)膜15設(shè)置在源電極 14上。漏電極(第二電極)16設(shè)置在η型低電阻層1的后側(cè)。將描述根據(jù)第一實(shí)施例的半導(dǎo)體裝置的制造方法。圖2到9是用于順序地解釋根據(jù)第一實(shí)施例的半導(dǎo)體裝置的制造方法的示圖。在第一實(shí)施例中，將描述一種制造保證耐壓約為例如600V的半導(dǎo)體裝置的方法。如圖2所示，厚度約為例如50到60微米的η_漂移層2通過外延生長在表面濃度在例如IxlO14和約^clOw之間的η型低電阻層1的前側(cè)生長。具有在η型低電阻層1前側(cè)生長的η_漂移層2的半導(dǎo)體襯底被稱為“半導(dǎo)體襯底”。屏蔽氧化膜3在η_漂移層2上生長成厚度為例如幾百埃。氮化(SiN)膜4在屏蔽氧化膜3上生長成厚度約為例如5000埃。 在此情況下，氮化膜4的厚度只有必須是通過稍后描述的離子植入所植入的離子不能穿透氮化膜4的厚度，并且約為幾千埃。如圖3所示，使用未示出的且通過用抗蝕劑膜的圖案形成所形成的第一掩模來蝕刻氮化膜4，并且由此形成氮化屏蔽膜61。在此情況下，氮化屏蔽膜61的寬度被設(shè)計(jì)為稍后描述的P—阱區(qū)通過水平擴(kuò)展彼此連接的寬度。如圖4所示，濃度比η_漂移層2高的η型雜質(zhì)離子經(jīng)由氮化屏蔽膜61從半導(dǎo)體襯底的前側(cè)植入，并且被熱擴(kuò)展。由此，形成η對(duì)層7。此時(shí)，因?yàn)榈帘文?1在半導(dǎo)體襯底的表面上形成，所以緊鄰氮化屏蔽膜61下方的η對(duì)層7的濃度比其他區(qū)域的每一個(gè)的濃度低。因此，當(dāng)形成稍后描述的ρ-阱區(qū)時(shí)，可抑制因P型雜質(zhì)的擴(kuò)散而降低P濃度。由此， 可降低P.阱區(qū)的JFET電阻。雖然可省略η對(duì)層7的形成，但是如果省略η對(duì)層7，則需要延伸ρ—阱區(qū)之間的距離以降低P—阱區(qū)的JFET電阻，這增大了每個(gè)單元的尺寸并且降低了單元的密度，由此器件的性能減弱。因此，可看出器件的性能通過形成η對(duì)層7來改進(jìn)。如圖5所示，去除屏蔽氧化膜，并且柵絕緣膜(SiO2) 3a在半導(dǎo)體襯底的前側(cè)生長成厚度約為例如幾百埃。多晶硅8在柵絕緣膜3a上生長。在生長多晶硅8期間或在生長多晶硅8之后，通過將諸如磷之類的η型雜質(zhì)摻雜到多晶硅8中使多晶硅8變成η型。如圖6所示，通過使用未示出的且通過用抗蝕劑膜的圖案形成所形成的第二掩模選擇性地蝕刻多晶硅來形成柵電極9。此時(shí)，柵電極9和氮化屏蔽膜61留在半導(dǎo)體襯底的前側(cè)，即留在柵絕緣膜3a上。如圖7所示，使用柵電極9和氮化屏蔽膜61作為掩模，從半導(dǎo)體襯底的前側(cè)植入 P型雜質(zhì)離子，并且由此形成深度約為例如3微米的p_阱區(qū)10。此時(shí)，通過形成相對(duì)深的 P_阱區(qū)10，使p_阱區(qū)10還緊鄰氮化屏蔽膜61下方形成。使用柵電極9和氮化屏蔽膜61作為掩模從半導(dǎo)體襯底的前側(cè)植入η型雜質(zhì)離子， 并且由此形成η源區(qū)11，每個(gè)η源區(qū)的深度約為例如0. 2微米。此時(shí)，通過形成相對(duì)淺的η 源區(qū)11，使得沒有η源區(qū)11緊鄰氮化屏蔽膜61下方形成。如圖8所示，絕緣膜12在半導(dǎo)體襯底的前側(cè)形成。使用未示出的且通過用抗蝕劑膜的圖案形成所形成的第三掩模，選擇性地蝕刻絕緣膜12并且同時(shí)去除氮化屏蔽膜61。此時(shí)，去除絕緣膜12以使絕緣膜12覆蓋柵電極9以及被ρ—阱區(qū)10的η源區(qū)11夾在中間的區(qū)域，并且露出每個(gè)η源區(qū)11的一部分。如圖9所示，使用絕緣膜12作為掩模，例如，植入加速電壓高到足以使硼離子穿透 η源區(qū)11并約為lxl02°/Cm2的硼離子，且將退火工藝施加成硼離子不能擴(kuò)散到緊鄰柵電極 9下方的區(qū)域的程度，并且由此形成ρ型高濃度區(qū)13。通過退火工藝，形成已經(jīng)被離子植入的P—阱區(qū)10和η源區(qū)11。此時(shí)，為了使在接近柵電極9的一側(cè)的每個(gè)ρ型高濃度區(qū)13的一部分(即緊鄰η源區(qū)11下方的區(qū)域)的ρ濃度變厚，可進(jìn)行傾斜的離子植入。然而，在此情況下，工藝增加了傾斜的離子植入所需的工藝。通過以此方式形成P型高濃度區(qū)13，可防止閂鎖。如圖1所示，Al-Si沉積在半導(dǎo)體襯底的前側(cè)且Al-Si分離在未示出的區(qū)域中進(jìn)行，并且由此形成源電極14。保護(hù)膜15在源電極14上形成。漏電極16在半導(dǎo)體襯底的后側(cè)形成。如所描述的，完成根據(jù)第一實(shí)施例的半導(dǎo)體裝置。將參考圖10描述根據(jù)第一實(shí)施例的半導(dǎo)體裝置的電流路徑。圖10是用于解釋根據(jù)第一實(shí)施例的半導(dǎo)體裝置的電流路徑的示圖。如圖10所示，端子連接到柵電極9、源電極14和漏電極16中的每一個(gè)，并且將等于或高于特定值的正電壓施加至柵電極9。由此， Ρ_阱區(qū)10頂面上的柵電極9下面的區(qū)域反轉(zhuǎn)成η層，并且由此漏電極16和源電極14通過η型半導(dǎo)體彼此連接。因此，該路徑根據(jù)漏極和源極之間所施加的電壓的極性變成導(dǎo)電的。更具體地，例如，當(dāng)柵極和源極短路并且漏極電流值為ImA時(shí)，漏極和源極之間的電壓為660V并且作為導(dǎo)通電阻值“Ron”和面積值“Α”的乘積的“Ron*A”為80hm*mm2。例如，將 IOV的電壓施加至柵電極9并且漏極電流值為1mA，閾值電壓約為3. 0V。
根據(jù)第一實(shí)施例，即使當(dāng)其制造工藝期間所使用的掩模數(shù)量減1時(shí)，仍可制造具有與常規(guī)半導(dǎo)體裝置的性能相同的半導(dǎo)體裝置。省略形成抗蝕劑膜和用它進(jìn)行圖案形成的一個(gè)工藝，并且因此降低制造成本。因?yàn)闇p少了掩模的數(shù)量，所以器件的對(duì)準(zhǔn)相對(duì)于常規(guī)對(duì)準(zhǔn)進(jìn)行了改進(jìn)并且其制造期間所引起的器件之間的變化可減少。在形成柵電極之后，只進(jìn)行一次熱處理過程。因此，可防止鳥喙的產(chǎn)生。(第二實(shí)施例)將描述根據(jù)第二實(shí)施例的半導(dǎo)體裝置的制造方法。圖11到13是用于順序地解釋根據(jù)第二實(shí)施例的半導(dǎo)體裝置的制造方法的示圖。在根據(jù)第二實(shí)施例的半導(dǎo)體裝置的制造方法中，代替氮化屏蔽膜，通過CVD (化學(xué)氣相沉積)形成的CVD屏蔽膜用作掩模。如圖11所示，通過CVD形成的CVD膜42在n_漂移層2上生長成厚度約為例如 5000埃。在此情況下，CVD膜42的厚度只能必須是通過稍后描述的離子植入的離子不能穿透CVD膜42的厚度，并且可約為幾千埃。如圖12所示，通過使用未示出的且通過用抗蝕劑膜的圖案形成所形成的第一掩模的光蝕刻來蝕刻CVD膜42，并且由此形成CVD屏蔽膜62。如圖13所示，屏蔽氧化膜3在η—漂移層2上形成。在形成屏蔽氧化膜3之后，通過進(jìn)行與第一實(shí)施例相同的工藝來形成η對(duì)層7。此后要進(jìn)行的工藝與第一實(shí)施例中的工藝相同，并且將不再描述。因此，兩個(gè)掩模用于此后所進(jìn)行的那些工藝，并且包括第一掩模的總計(jì)三個(gè)掩模用于完成半導(dǎo)體裝置。根據(jù)第二實(shí)施例，可獲得與第一實(shí)施例的效果相同的效果。(第三實(shí)施例)將描述根據(jù)第三實(shí)施例的半導(dǎo)體裝置的制造方法。圖14到17是用于順序地解釋根據(jù)第三實(shí)施例的半導(dǎo)體裝置的制造方法的示圖。在根據(jù)第三實(shí)施例的半導(dǎo)體裝置的制造方法中，代替氮化物屏蔽膜或CVD屏蔽膜，LOCOS氧化膜用作掩模。如圖14所示，屏蔽氧化膜3在η—漂移層2上生長成厚度為例如幾百埃。氮化膜 43在屏蔽氧化膜3上生長成厚度約為例如幾千埃。如圖15所示，通過使用未示出的且通過用抗蝕劑膜的圖案形成所形成的第一掩模的光蝕刻來蝕刻氮化膜43，并且由此形成開口 5。如圖16所示，LOCOS氧化膜63在開口 5中形成。LOCOS氧化膜63的厚度只能必須是通過稍后描述的離子植入的離子不能穿透LOCOS氧化膜63的厚度，并且約為例如幾千埃。如圖17所示，去除氮化膜43，濃度比η_漂移層2高的η型雜質(zhì)離子經(jīng)由LOCOS氧化膜63從半導(dǎo)體襯底的前側(cè)植入，并且被熱擴(kuò)散。由此，形成η對(duì)層7。此后要進(jìn)行的工藝與第一和第二實(shí)施例中的工藝相同，并且將不再描述。因此，兩個(gè)掩模用于此后要進(jìn)行的工藝，并且包括第一掩模的總計(jì)三個(gè)掩模用于完成半導(dǎo)體裝置。LOCOS氧化膜63在形成η源區(qū)之前形成，并且因此不氧化η源區(qū)的頂面。因此，可防止因氧化而增加電阻。根據(jù)第三實(shí)施例，可獲得與第一或第二實(shí)施例的效果相同的效果。(第四實(shí)施例)將描述根據(jù)第四實(shí)施例的半導(dǎo)體裝置。圖18是根據(jù)第四實(shí)施例的半導(dǎo)體裝置的有源部分的截面圖。在根據(jù)第四實(shí)施例的半導(dǎo)體裝置的有源部分中，設(shè)置被柵電極9覆蓋
27的LOCOS氧化膜64。LOCOS氧化膜64設(shè)置在被n_漂移層2的p_阱區(qū)10夾在中間的區(qū)域中。將描述根據(jù)第四實(shí)施例的半導(dǎo)體裝置的制造方法。圖19到25是用于順序地解釋根據(jù)第四實(shí)施例的半導(dǎo)體裝置的制造方法的示圖。如圖14所示，屏蔽氧化膜3在η—漂移層2上生長成厚度約為例如幾百埃。氮化膜43在屏蔽氧化膜3上生長成厚度約為例如幾千埃。如圖19所示，通過使用未示出的且通過用抗蝕劑膜的圖案形成所形成的第一掩模的光蝕刻來蝕刻氮化膜43，并且由此形成開口 5 (第一開口)且開口(第二開口)51在稍后形成有柵電極的區(qū)域中形成。第二開口 51各自形成稍后描述的ρ—阱區(qū)10的端彼此不能觸碰到的長度。如圖20所示，LOCOS氧化膜63在第一開口 5中形成，并且LOCOS氧化膜64在第二開口 51中形成。LOCOS氧化膜63和64各自的厚度只能必須是通過稍后描述的離子植入所植入的離子不能穿透LOCOS氧化膜63和64的厚度，并且約為例如幾千埃。去除氮化膜 43。如圖21所示，濃度比η_漂移層2的的η型雜質(zhì)離子經(jīng)由LOCOS氧化膜63和64 從半導(dǎo)體襯底的前側(cè)植入，并且被熱擴(kuò)散。由此，形成η對(duì)層7。去除屏蔽氧化膜3。如圖22所示，柵絕緣膜3a在半導(dǎo)體襯底的前側(cè)生長成約為例如幾百埃厚。多晶硅8在柵絕緣膜3a上生長。由此，LOCOS氧化膜63和64被多晶硅8覆蓋。在生長多晶硅 8期間或在生長多晶硅8之后，通過將諸如磷之類的η型雜質(zhì)摻雜其中使多晶硅8變成η 型。如圖23所示，通過使用未示出的且通過用抗蝕劑膜的圖案形成所形成的第二掩模選擇性地蝕刻多晶硅來形成柵電極9。此時(shí)，多晶硅8被蝕刻成LOCOS氧化膜64被柵電極9覆蓋。LOCOS氧化膜64留在柵電極9和η_漂移層2之間。由此，覆蓋LOCOS氧化膜64 的柵電極和LOCOS氧化膜63設(shè)置在半導(dǎo)體襯底的前側(cè)，即設(shè)置在柵絕緣膜3a上。如圖M所示，使用柵電極9和LOCOS氧化膜63作為掩模從半導(dǎo)體襯底的前側(cè)植入P型雜質(zhì)離子。由此，形成ρ-阱區(qū)10，每個(gè)ρ-阱區(qū)的深度約為例如3微米。此時(shí)，通過形成相對(duì)深的Ρ_阱區(qū)10，使ρ_阱區(qū)10還緊鄰LOCOS氧化膜63下方形成。使用柵電極9和氮化屏蔽膜61作為掩模從半導(dǎo)體襯底的前側(cè)植入η型雜質(zhì)離子， 并且由此形成η源區(qū)11，每個(gè)源區(qū)的深度約為例如0. 2微米。此時(shí)，通過形成相對(duì)淺的η源區(qū)11，使得沒有η源區(qū)11緊鄰LOCOS氧化膜63下方形成。如圖25所示，絕緣膜12在半導(dǎo)體襯底的前側(cè)形成。使用未示出的且通過用抗蝕劑膜的圖案形成所形成的第三掩模來選擇性地去除絕緣膜12，并且同時(shí)去除LOCOS氧化膜 63。此時(shí)，去除絕緣膜12以使絕緣膜12覆蓋柵電極9和被ρ—阱區(qū)10的η源區(qū)11夾在中間的區(qū)域，并且露出每個(gè)η源區(qū)11的一部分。LOCOS氧化膜64被柵電極9覆蓋，并且因此不去除LOCOS氧化膜64并保留LOCOS氧化膜64。此后要進(jìn)行的工藝與第一到第三實(shí)施例的工藝相同，并且將不再描述。因此，一個(gè)掩模用于此后要進(jìn)行的工藝，并且需要三個(gè)掩模用于形成根據(jù)第四實(shí)施例的半導(dǎo)體裝置，第四實(shí)施例類似于第一到第三實(shí)施例。根據(jù)第四實(shí)施例，可獲得與第一到第三實(shí)施例的效果相同的效果。各自部分地比普通柵絕緣膜厚的氧化膜可在與柵電極緊鄰的柵電極下方形成，而無需增加制造工藝期間所使用的掩模數(shù)量。因此，柵極和漏極之間的電容量以及柵極和源極之間的電容量相對(duì)于第一到第三實(shí)施例的電容量可極大地降低，而無需增加制造成本。(第五實(shí)施例)將描述根據(jù)第五實(shí)施例的半導(dǎo)體裝置。圖沈是根據(jù)第五實(shí)施例的半導(dǎo)體裝置的有源部分的截面圖。在根據(jù)第五實(shí)施例的半導(dǎo)體裝置的有源部分中，設(shè)置被柵電極9覆蓋的LOCOS氧化膜65。LOCOS氧化膜65設(shè)置在被η—漂移層2的ρ—阱區(qū)10夾在中間的區(qū)域中，以使LOCOS氧化膜65的一部分接觸ρ—阱區(qū)10。將描述根據(jù)第五實(shí)施例的半導(dǎo)體裝置的制造方法。圖27到32是用于順序地解釋根據(jù)第五實(shí)施例的半導(dǎo)體裝置的制造方法的示圖。在第五實(shí)施例中，如圖14所示，屏蔽氧化膜3在η—漂移層2上生長成厚度約為例如幾百埃。氮化膜43在屏蔽氧化膜3上生長成厚度約為例如幾千埃。如圖27所示，通過使用未示出的且通過用抗蝕劑膜的圖案形成所形成的第一掩模的光蝕刻來蝕刻氮化膜43，并且由此形成開口(第一開口)5，并且在具有稍后形成的柵電極的區(qū)域中，開口(第二開口)52被形成以使每一個(gè)開口 52的一部分接觸稍后形成的 P.阱區(qū)。如圖28所示，LOCOS氧化膜63在第一開口 5中形成，并且LOCOS氧化膜65在第二開口 52中形成。LOCOS氧化膜63和65的厚度只能必須是通過稍后描述的離子植入所植入的離子不能穿透LOCOS氧化膜63和65的厚度，并且約為例如幾千埃。去除氮化膜43。如圖四所示，濃度比η_漂移層2高的η型雜質(zhì)離子經(jīng)由LOCOS氧化膜63和65從半導(dǎo)體襯底的前側(cè)植入，并且被熱擴(kuò)散。由此，形成η對(duì)層7。去除屏蔽氧化膜3。如圖30所示，柵絕緣膜3a在半導(dǎo)體襯底的前側(cè)生長成厚度約為例如幾百埃。多晶硅8在柵絕緣膜3a上生長。由此，LOCOS氧化膜63和65被多晶硅8覆蓋。在生長多晶硅8期間或在生長多晶硅8之后，通過將諸如磷之類的η型雜質(zhì)摻雜其中使多晶硅8變成 η型。如果LOCOS氧化膜65的寬度和位置被容納在ρ_阱區(qū)10內(nèi)，則獲得相同的特性。如圖31所示，通過使用未示出的且通過用抗蝕劑膜的圖案形成所形成的第二掩模來選擇性地蝕刻多晶硅，并且由此形成柵電極9。此時(shí)，多晶硅被蝕刻，以使LOCOS氧化膜65被柵電極9覆蓋。LOCOS氧化膜65留在柵電極9和η_漂移層9之間。由此，覆蓋 LOCOS氧化膜65的柵電極和LOCOS氧化膜63設(shè)置在半導(dǎo)體襯底的前側(cè)，即設(shè)置在柵氧化膜 3a上。如圖32所示，使用柵電極9和LOCOS氧化膜63作為掩模，從半導(dǎo)體襯底的前側(cè)植入P型雜質(zhì)離子，并且由此形成ρ-阱區(qū)10，每個(gè)ρ-阱區(qū)的深度約為例如3微米。此時(shí)，通過形成相對(duì)深的Ρ_阱區(qū)10，使ρ_阱區(qū)10緊鄰LOCOS氧化膜63下方形成。每個(gè)ρ_阱區(qū)10 的一部分接觸LOCOS氧化膜65。使用柵電極9和氮化屏蔽膜61作為掩模從半導(dǎo)體襯底的前側(cè)植入η型雜質(zhì)離子， 并且由此形成η源區(qū)11，每個(gè)源區(qū)的深度約為例如0. 2微米。此時(shí)，通過形成相對(duì)淺的η源區(qū)11，使得η源區(qū)11沒有緊鄰LOCOS氧化膜63下方形成。此后要進(jìn)行的工藝與第一到第四實(shí)施例的工藝相同，并且將不再描述。因此，一個(gè)掩模用于此后要進(jìn)行的工藝，并且需要三個(gè)掩模用于形成根據(jù)第五實(shí)施例的半導(dǎo)體裝置，第五實(shí)施例類似于第一到第四實(shí)施例。在第四和第五實(shí)施例中，已描述了形成通過熱氧化所形成的、緊鄰柵電極下方的LOCOS氧化膜的方法。然而，氧化膜不限于上述氧化膜。更具體地，如例如第二實(shí)施例中所描述的，通過CVD(CVD屏蔽膜)所形成的氧化膜可在緊鄰柵電極下方形成。根據(jù)第五實(shí)施例，可獲得與第一到第四實(shí)施例的效果相同的效果。還可降低柵極和源極之間的電容量。根據(jù)第五實(shí)施例，因?yàn)闁艠O不能導(dǎo)通，所以在接觸柵電極9中的 LOCOS氧化膜65的區(qū)域中沒有電流流動(dòng)。因此，相對(duì)于柵極電壓變化的電流變化不如第一到第四實(shí)施例的電流變化敏感，而無需增加制造工藝期間所使用的掩模數(shù)量。可容易地減少源極和漏極之間的電流路徑。在此情況下，對(duì)于約為600V的垂直M0SFET，在電流路徑中考慮的大多數(shù)抗性(resistant)部分由晶體的雜質(zhì)濃度確定，并且由此即使當(dāng)LOCOS氧化膜65存在于柵電極9中時(shí)器件的抗性也幾乎不增加。(第六實(shí)施例)將描述根據(jù)第六實(shí)施例的半導(dǎo)體裝置的制造方法。在第六實(shí)施例中，代替氮化屏蔽膜、CVD屏蔽膜、或LOCOS氧化膜，柵電極用作掩模。圖33到37是用于順序地解釋根據(jù)第六實(shí)施例的半導(dǎo)體裝置的制造方法的示圖。如圖33所示，柵絕緣膜3a在半導(dǎo)體襯底的前側(cè)形成。多晶硅8在柵絕緣膜3a上形成。在形成多晶硅8之前，可通過植入濃度比η—漂移層2高的η型雜質(zhì)離子并且熱擴(kuò)散離子來形成η對(duì)層7。如圖34所示，使用通過用抗蝕劑膜的圖案形成所形成的第一掩模來蝕刻多晶硅。 此時(shí)，除區(qū)域中進(jìn)行如柵電極9的功能的多晶硅以外，不蝕刻區(qū)域中執(zhí)行作為屏蔽膜的功能的多晶硅并且保留該多晶硅。執(zhí)行屏蔽膜的功能的柵電極為稱為“柵屏蔽膜91”。如圖35所示，類似于第一到第五實(shí)施例，使用柵電極9和柵屏蔽膜91作為掩模來進(jìn)行離子植入以形成ρ_阱區(qū)10和源區(qū)11。如圖36所示，絕緣膜12在柵絕緣膜3a、柵電極9和柵屏蔽膜91上形成。使用通過用抗蝕劑膜的圖案形成所形成的第二掩模21來選擇性地蝕刻絕緣膜12。此時(shí)，絕緣膜 12被蝕刻以使露出絕緣膜12和柵屏蔽膜91所覆蓋的柵電極9。如圖37所示，去除第二掩模和柵屏蔽膜91。此時(shí)，柵電極9被絕緣膜12覆蓋，并且由此不去除并保留柵電極9。例如，植入加速電壓高到足以使硼離子穿透η源區(qū)11的硼離子，且將退火工藝施加至硼離子不能擴(kuò)散到緊鄰柵電極9下方的區(qū)域的程度，并且由此形成P型高濃度區(qū)13。此后要進(jìn)行的工藝與第一到第五實(shí)施例的工藝相同，并且將不再描述。因此，掩模不用于此后要進(jìn)行的工藝，并且總計(jì)兩個(gè)掩模用于完成第六實(shí)施例中的半導(dǎo)體裝置。圖38是根據(jù)第六實(shí)施例的半導(dǎo)體裝置的柵極觸點(diǎn)的截面圖。如圖38所示，對(duì)于根據(jù)第六實(shí)施例的半導(dǎo)體裝置的柵極觸點(diǎn)Μ，蝕刻?hào)烹姌O9并且柵電極9不存在。然而，當(dāng)厚的氧化膜北在柵極觸點(diǎn)M下方形成時(shí)，柵極不短路且柵極觸點(diǎn)M可使用通過蝕刻所形成的截面來接觸柵電極9，并且因此用于蝕刻觸點(diǎn)的圖案形成不需要被分成兩個(gè)過程。根據(jù)第六實(shí)施例，可獲得與第一到第五實(shí)施例的效果相同的效果。根據(jù)第六實(shí)施例，即使當(dāng)其制造工藝期間所使用的掩模數(shù)量比常規(guī)半導(dǎo)體裝置的掩模數(shù)量少兩個(gè)時(shí)，仍可制造具有與常規(guī)半導(dǎo)體裝置的性能相同的半導(dǎo)體裝置。因此，與第一到第五實(shí)施例相比， 可更多地降低制造成本并且可更多地減少器件之間的變化。(第七實(shí)施例)將描述根據(jù)第七實(shí)施例的半導(dǎo)體裝置的制造方法。對(duì)于根據(jù)第七實(shí)施例的半導(dǎo)體裝置，在根據(jù)第六實(shí)施例的半導(dǎo)體裝置的制造方法中，當(dāng)去除絕緣膜時(shí)不可能完全露出柵屏蔽膜。圖39是用于解釋根據(jù)第七實(shí)施例的半導(dǎo)體裝置的制造方法的示圖。如圖39所示， 當(dāng)去除柵屏蔽膜91時(shí)，柵屏蔽膜91的一部分可留在絕緣膜12的每一端。即使當(dāng)柵屏蔽膜 91的一部分保留時(shí)，也不改變器件的特性。根據(jù)第七實(shí)施例，可獲得與第六實(shí)施例的效果相同的效果。(第八實(shí)施例)將描述根據(jù)第八實(shí)施例的半導(dǎo)體裝置。圖40是根據(jù)第八實(shí)施例的半導(dǎo)體裝置的平面結(jié)構(gòu)的平面圖。在圖40中，省略源電極和保護(hù)膜來示出平面結(jié)構(gòu)，從而闡明η源區(qū)11 和P型高濃度區(qū)13的形狀。圖41是沿圖40的切割線BB'所取的截面圖。圖42是沿圖 40的切割線YY'所取的截面圖。沿圖40的切割線AA'所取的截面結(jié)構(gòu)與第一到第七實(shí)施例中所描述的半導(dǎo)體裝置的截面結(jié)構(gòu)相同。在第八實(shí)施例中，盡管未形成η—漂移層和η對(duì)層，但η_漂移層和η對(duì)層可類似于第一到第五實(shí)施例來形成。{0>In the semiconductor apparatus according to the eighth embodiment， each of the regions having the p-type high-concentration region 13exposed therein is provided such that the planar shape thereof is a stripe shape. <}0{> 在根據(jù)第八實(shí)施例的半導(dǎo)體裝置中，具有露出的P型高濃度區(qū)13的區(qū)域各自被設(shè)置成其平面形狀為條狀。< 0} {0 > A region having no p-type high-concentration region 13exposed therein is provided in a portion of the stripe shape by the p-type high-concentration region 13. 其中沒有露出ρ型高濃度區(qū)13的區(qū)域被設(shè)置在ρ型高濃度區(qū) 13所形成的條狀的一部分中。？ <0}{0>As depicted in Fig. 41or 42, the region having the η source region llexposed therein is formed in the portion of the surface layer of the p-type high-concentration region 13· <}0{>如圖 41 或42所不， 具有露出的η源區(qū)11的區(qū)域在ρ型高濃度區(qū)13的表面層的一部分中形成。<(|}將描述根據(jù)第八實(shí)施例的半導(dǎo)體裝置的制造方法。圖43到47是用于順序地解釋根據(jù)第八實(shí)施例的半導(dǎo)體裝置的制造方法的示圖。類似于第六或第七實(shí)施例，如圖33所示，柵絕緣膜3a在半導(dǎo)體襯底的前側(cè)形成并且多晶硅8在柵絕緣膜3a上形成。如圖43所示，使用與在圖34中蝕刻多晶硅時(shí)所使用的第一掩模相同的第一掩模來蝕刻多晶硅。此時(shí)，與第六或第七實(shí)施例不同，只形成柵電極9而不形成柵屏蔽膜。盡管在第八實(shí)施例中描述了使用柵屏蔽膜作為掩模的一個(gè)示例，但掩模不限于該柵屏蔽膜。如第一到第五實(shí)施例中所描述的，氮化屏蔽膜、CVD屏蔽膜、或L0C0S氧化膜可用作掩模。在此情況下，類似于第一到第五實(shí)施例，在具有沿圖40的切割線AA'所取的截面結(jié)構(gòu)的區(qū)域中，可形成諸如氮化屏蔽膜、CVD屏蔽膜、或L0C0S氧化膜之類的屏蔽膜，并且在具有沿切割線BB'所取的截面結(jié)構(gòu)的區(qū)域中，可不形成以上屏蔽膜。例如，在形成其平面形狀為條狀的屏蔽膜的情況下，當(dāng)通過光蝕刻來蝕刻氮化膜或CVD膜時(shí)(參見圖3和12)或者當(dāng)形成其中用于形成L0C0S氧化膜的開口時(shí)(參見圖 15,19和27)，使用去除其平面形狀為條狀的屏蔽膜或L0C0S氧化膜的一部分的掩模來進(jìn)行蝕刻。通過這樣做，如圖43所示，當(dāng)蝕刻多晶硅并且形成柵電極9時(shí)，沒有屏蔽膜或沒有 L0C0S氧化膜的區(qū)域在柵電極9之間形成。如圖44所示，類似于第一到第七實(shí)施例，在將離子植入變成p_阱區(qū)10的區(qū)域之后將離子植入變成η區(qū)域11的區(qū)域時(shí)，因?yàn)樵跂烹姌O9之間不存在屏蔽膜或LOCOS氧化膜， 所以η源區(qū)11在P—阱區(qū)10的柵電極9之間的整個(gè)表面上形成。如圖45所示，形成絕緣膜12，并且使用第二掩模21來選擇性地蝕刻絕緣膜12。 因此，如圖46所示，當(dāng)使用絕緣膜12作為掩模來形成ρ型高濃度區(qū)13時(shí)，植入加速電壓高到足以使離子穿透η源區(qū)11的ρ型雜質(zhì)離子。因此，ρ型高濃度區(qū)13在η源區(qū)11下方形成。P型高濃度區(qū)13未在半導(dǎo)體襯底的表面中露出。如圖47所示，形成源電極14。如所描述的，當(dāng)形成具有第一到第七實(shí)施例中所描述的結(jié)構(gòu)的區(qū)域時(shí)，可同時(shí)形成彼此接觸的源電極和源區(qū)的面積與第一到第七實(shí)施例的面積不同的區(qū)域。根據(jù)第八實(shí)施例，當(dāng)形成具有第一到第七實(shí)施例中所描述的截面結(jié)構(gòu)的半導(dǎo)體裝置時(shí)，可同時(shí)形成具有未到達(dá)源電極的P型高濃度區(qū)的區(qū)域，而無需增加掩模數(shù)量。如所描述的，可同時(shí)形成具有不同跨導(dǎo)的區(qū)域。通過調(diào)整具有露出的P型高濃度區(qū)的區(qū)域和沒有露出的P型高濃度區(qū)的區(qū)域，可改變具有不同跨導(dǎo)的區(qū)域的比率并且可降低跨導(dǎo)。由此，可抑制所抵制的雪崩量降低。(第九實(shí)施例)將描述根據(jù)第九實(shí)施例的半導(dǎo)體裝置。圖48是根據(jù)第九實(shí)施例的半導(dǎo)體裝置的平面結(jié)構(gòu)的平面圖。圖49是沿圖48的切割線Υ2Υ2'所取的截面圖。在圖48中，省略源電極和保護(hù)膜來示出平面結(jié)構(gòu)，從而闡明η源區(qū)11和ρ型高濃度區(qū)13的形狀。在第九實(shí)施例中，如圖48和49所示，對(duì)ρ型高濃度區(qū)13所形成的條狀的每一個(gè)線部分都存在多個(gè)區(qū)域，這些區(qū)域各自具有露出的η源區(qū)11。根據(jù)第九實(shí)施例，可獲得與第八實(shí)施例的效果相同的效果。(第十實(shí)施例)將描述根據(jù)第十實(shí)施例的半導(dǎo)體裝置。圖50是根據(jù)第十實(shí)施例的半導(dǎo)體裝置的平面結(jié)構(gòu)的平面圖。在圖50中，省略源電極和保護(hù)膜來示出平面結(jié)構(gòu)，從而闡明η源區(qū)11 和P型高濃度區(qū)13的形狀。如圖50所示，ρ型高濃度區(qū)13所形成的條狀的線部分的η源區(qū)11的露出區(qū)域分別與相鄰線部分的η源區(qū)11的露出區(qū)域在位置上交錯(cuò)。在此情況下， 彼此相鄰地形成具有P型高濃度區(qū)13的結(jié)構(gòu)和只有η源區(qū)11的結(jié)構(gòu)，ρ型高濃度區(qū)13接觸第一到第七實(shí)施例中所描述的源電極，η源區(qū)11接觸第八實(shí)施例中所描述的源電極。根據(jù)第十實(shí)施例，可獲得與第八或第九實(shí)施例的效果相同的效果。(第—^一實(shí)施例)將描述根據(jù)第十一實(shí)施例的半導(dǎo)體裝置的制造方法。圖51到59是用于順序地解釋根據(jù)第十一實(shí)施例的半導(dǎo)體裝置的制造方法的示圖。如圖51所示，厚度約為例如50到 60微米的η_漂移層2通過例如外延生長沉積在表面濃度在IxlO14和約切1014之間的η型低電阻層1的前側(cè)。具有沉積在η型低電阻層1上的η—漂移層2的半導(dǎo)體襯底被稱為“半導(dǎo)體襯底”。屏蔽氧化膜3在η_漂移層2上生長成厚度為例如幾百埃。從屏蔽氧化膜3的表面植入濃度比η—漂移層2高的η型雜質(zhì)離子，并且由此形成η對(duì)層7。氮化膜44在屏蔽氧化膜3上形成。如圖52所示，通過使用未示出的且通過用抗蝕劑膜的圖案形成所形成的第一掩模的光蝕刻來蝕刻氮化膜44，并且由此開口 55在氮化膜44中形成，經(jīng)由開口 55露出η_漂移層2 (η對(duì)層7)。從開口 55將ρ型雜質(zhì)離子植入η對(duì)層7的表面層，并且由此形成ρ—阱區(qū)10。如圖53所示，將濃度比ρ_阱區(qū)10高的ρ型雜質(zhì)離子植入開口 55，離子被植入開口陽以形成P.阱區(qū)10，并且由此形成P型高濃度區(qū)13。如圖M所示，LOCOS氧化膜66使用開口 55在ρ型高濃度區(qū)13上形成。如圖55所示，去除氮化膜44，并且使用LOCOS氧化膜66在η_漂移層2的表面層中形成P區(qū)17。通過形成例如如所描述的ρ區(qū)17，即使當(dāng)具有彼此重疊的P—阱區(qū)10和稍后形成的柵電極的區(qū)域各自都窄時(shí)，P區(qū)17仍變成溝道并且可調(diào)整Vth。“Vth”為漏極電流開始流動(dòng)時(shí)的柵極閾值電壓。如圖56所示，柵絕緣膜3a在ρ區(qū)17上形成。多晶硅在柵絕緣膜3a上形成。使用未示出的且通過用抗蝕劑膜的圖案形成所形成的第二掩模來選擇性地蝕刻?hào)沤^緣膜3a 和多晶硅，并且由此形成柵電極9。通過使用柵電極9和LOCOS氧化膜66作為掩模來植入 η型雜質(zhì)離子，從而形成η源區(qū)11。如圖57所示，去除LOCOS氧化膜66。使用未示出的且通過用抗蝕劑膜的圖案形成所形成的第三掩模，絕緣膜12在半導(dǎo)體襯底的前側(cè)形成并且選擇性地去除絕緣膜12。此時(shí)，進(jìn)行去除以使Ρ_阱區(qū)10和η源區(qū)11露出并且絕緣膜12覆蓋柵電極9。如圖58所示，Al-Si膜沉積在半導(dǎo)體襯底的前側(cè)且Al-Si分離在未示出的區(qū)域中進(jìn)行，并且由此形成源電極14。源電極14共同接觸ρ型高濃度區(qū)13和η源區(qū)11。源電極和柵電極9通過絕緣膜12彼此隔離。如圖59所示，保護(hù)膜15在源電極14上形成。漏電極16在半導(dǎo)體襯底的后側(cè)形成。如所描述的，完成根據(jù)第十一實(shí)施例的半導(dǎo)體裝置。在第十一實(shí)施例中，在圖51中形成η對(duì)層7。然而，本實(shí)施例可適于進(jìn)行要在圖52的工藝之后進(jìn)行的工藝，而無需形成η對(duì)層7。根據(jù)第十一實(shí)施例，可獲得與第一到第五實(shí)施例的效果相同的效果。(第十二實(shí)施例)將描述根據(jù)第十二實(shí)施例的半導(dǎo)體裝置的耐壓結(jié)構(gòu)部分。圖60是根據(jù)第十二實(shí)施例的半導(dǎo)體裝置的耐壓結(jié)構(gòu)部分的截面圖。如圖60所示，在根據(jù)第十二實(shí)施例的半導(dǎo)體裝置的耐壓結(jié)構(gòu)部分200中，ρ_區(qū)IOb呈環(huán)狀設(shè)置在η_漂移層2的表面層中，η_漂移層2 連接到Ρ_阱區(qū)10、包圍ρ_阱區(qū)10、并且雜質(zhì)濃度比ρ_阱區(qū)10的雜質(zhì)濃度低且擴(kuò)散深度比 Ρ_阱區(qū)10的擴(kuò)散深度深。ρ保護(hù)環(huán)IOc各自被設(shè)置成環(huán)狀，包圍ρ_區(qū)10b、其一端連接到 P_區(qū)10b，并且雜質(zhì)濃度與p_區(qū)IOb的雜質(zhì)濃度相等且擴(kuò)散深度與p_區(qū)IOb的擴(kuò)散深度相等。在圖60中，形成四個(gè)ρ保護(hù)環(huán)10c，并且重疊點(diǎn)23向芯片的外周邊(邊緣結(jié)構(gòu)) 變小。最外面的P保護(hù)環(huán)IOc被設(shè)置成與其緊鄰的ρ保護(hù)環(huán)IOc間隔開。通過提供如所描述的P保護(hù)環(huán)10c，均衡P保護(hù)環(huán)IOc的彎曲部分處的電場的峰值。ρ終止區(qū)77設(shè)置在芯片的最外周邊中的n_漂移層2的表面層中。ρ接觸區(qū)73設(shè)置在P終止區(qū)77的表面層中。P接觸區(qū)73經(jīng)由為絕緣膜18和19所設(shè)置的接觸開口 76連接到金屬膜78。將描述根據(jù)第十二實(shí)施例的半導(dǎo)體裝置的保護(hù)環(huán)的制造方法。圖61到69是用于
33順序地解釋根據(jù)第十二實(shí)施例的半導(dǎo)體裝置的保護(hù)環(huán)的制造方法的示圖。在圖61到69中， 將在以下假設(shè)下進(jìn)行描述耐壓結(jié)構(gòu)部分所具有的一個(gè)保護(hù)環(huán)與相鄰保護(hù)環(huán)不接觸。如圖61所示，類似于第i^一實(shí)施例，厚度約為例如50到60微米的n_漂移層2通過例如外延生長沉積在表面濃度在&1(^4和約切1014之間的η型低電阻層1的前側(cè)。具有沉積在η型低電阻層1上的η—漂移層2的半導(dǎo)體襯底被稱為“半導(dǎo)體襯底”。在第十二實(shí)施例中，絕緣氧化膜18在η—漂移層2上形成。如圖62所示，使用通過用抗蝕劑膜的圖案形成所形成的第五掩模來選擇性地蝕刻絕緣膜18，并且由此形成開口 56。如圖62所示，當(dāng)η對(duì)層7在圖51中的有源部分中形成時(shí)，同時(shí)進(jìn)行對(duì)開口 56的離子植入，并且由此形成η對(duì)層7。通過這樣做，η對(duì)層7只在開口 56中形成。當(dāng)?shù)?4 在有源部分中形成時(shí)，氮化膜45在η—漂移層2和絕緣膜18上同時(shí)形成。如圖63所示，當(dāng)在圖52中蝕刻有源部分的氮化膜44時(shí)，通過使用相同的第一掩模的光蝕刻來蝕刻氮化膜45，并且由此多個(gè)開口 57在氮化膜45中形成以使η_漂移層2 (η 對(duì)層7)在開口 57中露出。當(dāng)ρ—阱區(qū)10在有源部分中形成時(shí)，通過將ρ型雜質(zhì)離子植入開口 57來形成一個(gè)接一個(gè)地連接的多個(gè)ρ_阱區(qū)10所構(gòu)成的ρ保護(hù)環(huán)10c。在耐壓結(jié)構(gòu)部分中，與有源部分不同，選擇性地設(shè)置η對(duì)層7。η型雜質(zhì)離子未植入緊鄰絕緣膜18下方的區(qū)域。因此，低濃度ρ—阱區(qū)10可從有源部分在水平方向上擴(kuò)散并且延伸。因此，可使Ρ_阱區(qū)10的雜質(zhì)濃度比有源部分的雜質(zhì)濃度低，并且ρ保護(hù)環(huán)IOc之間的區(qū)域趨于被耗盡。因此，這些區(qū)域的耐壓變得比有源部分的耐壓高。使在氮化膜45中形成的開口 57比有源部分中的開口窄，并且由此可使植入耐壓結(jié)構(gòu)部分200的離子總量比植入有源部分的離子總量少。因此，可使Ρ_阱區(qū)10的雜質(zhì)濃度比有源部分的雜質(zhì)濃度低， 并且ρ_阱區(qū)10趨于被耗盡。因此，ρ_阱區(qū)10的耐壓比有源部分的耐壓高。通過這樣做， 當(dāng)雪崩電流出現(xiàn)時(shí)，電流趨于流向有源部分并且改進(jìn)所抵制的雪崩量。如圖64所示，當(dāng)ρ型高濃度區(qū)13在圖53中的有源部分中形成時(shí)，將濃度比ρ保護(hù)環(huán)IOc高的ρ型雜質(zhì)離子同時(shí)植入開口 57，離子被植入開口 57中以形成ρ保護(hù)環(huán)10c， 并且由此形成P型高濃度區(qū)13。如圖65所示，當(dāng)LOCOS氧化膜66在圖M中的有源部分中形成時(shí)，LOCOS氧化膜 67使用開口 57在ρ型高濃度區(qū)13上同時(shí)形成。如圖66所示，當(dāng)在圖55中去除有源部分的氮化膜并且形成ρ區(qū)17時(shí)，使用LOCOS 氧化膜67作為掩模，同時(shí)去除氮化膜并且ρ區(qū)17在η_漂移層2的表面層中同時(shí)形成。如圖67所示，當(dāng)柵絕緣膜3a、柵電極9和η源區(qū)11在圖56中的有源部分中形成時(shí)，同時(shí)形成未示出的柵絕緣膜3a、柵電極9和η源區(qū)11。當(dāng)形成柵電極9時(shí)，使用用以在有源部分中形成柵電極9的第二掩模。例如，柵電極被形成為使得柵電極9覆蓋在一個(gè)η 對(duì)層7上形成的四個(gè)LOCOS氧化膜67中的三個(gè)LOCOS氧化膜67。通過使用柵電極9未覆蓋的LOCOS氧化膜67和柵電極作為掩模來植入η型雜質(zhì)離子，從而形成η源區(qū)11。如圖68所示，當(dāng)在圖57中去除有源部分中的LOCOS氧化膜64時(shí)，去除柵電極9 未覆蓋的LOCOS氧化膜67。通過這樣做，柵電極9覆蓋的LOCOS氧化膜67留在ρ型高濃度區(qū)13上。當(dāng)在有源部分中形成并蝕刻絕緣膜12時(shí)，同時(shí)形成并蝕刻絕緣膜19。此時(shí)，盡管不需要覆蓋所有柵電極9，但使得柵電極9幾乎都被覆蓋。
如圖69所示，當(dāng)在圖58中形成源電極14時(shí)，Al-Si膜沉積在半導(dǎo)體襯底的前側(cè)； 進(jìn)行Al-Si膜分離；并且由此形成源電極14。源電極14共同接觸開口 58中的ρ型高濃度區(qū)13和η源區(qū)11。與有源部分不同，源電極14適于接觸每個(gè)柵電極9的一部分，并且由此其電位固定。在第十二實(shí)施例中，描述一個(gè)保護(hù)環(huán)的制造方法。然而，多個(gè)保護(hù)環(huán)可根據(jù)相同的方法在耐壓結(jié)構(gòu)部分200中形成。當(dāng)保護(hù)環(huán)與相鄰保護(hù)環(huán)重疊時(shí)，圖62所示的開口 56的位置和寬度只能必須改變。根據(jù)第十二實(shí)施例，可同時(shí)進(jìn)行用以形成半導(dǎo)體裝置的有源部分的ρ—阱區(qū)10離子植入和用以形成耐壓結(jié)構(gòu)部分中的P保護(hù)環(huán)IOc的離子植入。(第十三實(shí)施例)將描述根據(jù)第十三實(shí)施例的半導(dǎo)體裝置的耐壓結(jié)構(gòu)部分。圖70是根據(jù)第十三實(shí)施例的半導(dǎo)體裝置的耐壓結(jié)構(gòu)部分的截面圖。如圖70所示，根據(jù)第十三實(shí)施例的耐壓結(jié)構(gòu)部分200設(shè)置在例如圖1所示的半導(dǎo)體裝置的有源部分100的外邊緣上。在耐壓結(jié)構(gòu)部分200中，ρ_偏置區(qū)IOd (第五半導(dǎo)體區(qū))設(shè)置在η_漂移層2的表面層中，呈環(huán)狀并且包圍 Ρ_阱區(qū)10。ρ—偏置區(qū)IOd連接到ρ—阱區(qū)10。ρ—偏置區(qū)IOd的擴(kuò)散深度比ρ—阱區(qū)10的擴(kuò)散深度深。ρ_偏置區(qū)IOd的雜質(zhì)濃度比η_漂移層2的雜質(zhì)濃度高且比ρ_阱區(qū)10的雜質(zhì)濃度低?？稍O(shè)置多個(gè)ρ_偏置區(qū)10d。在此情況下，相鄰P_偏置區(qū)IOd被設(shè)置成彼此接觸。通過以此方式設(shè)置P_偏置區(qū)10d，用于電流限幅的二極管結(jié)構(gòu)(參見圖101)可由p_偏置區(qū)IOd 和P型高濃度區(qū)13構(gòu)成，該二極管結(jié)構(gòu)在常規(guī)半導(dǎo)體裝置中由ρ—阱區(qū)10和η型高濃度區(qū) 13構(gòu)成。p-區(qū)IOb (第六半導(dǎo)體區(qū))被設(shè)置成環(huán)狀并且包圍？_偏置區(qū)10d。p—區(qū)IOb連接到P_偏置區(qū)lOd。p_區(qū)IOb的雜質(zhì)濃度和擴(kuò)散深度與p_偏置區(qū)IOd的雜質(zhì)濃度和擴(kuò)散深度相等。P保護(hù)環(huán)IOc (第七半導(dǎo)體區(qū))被設(shè)置成包圍p—區(qū)IOb并且各自呈環(huán)狀。P保護(hù)環(huán)IOc各自的邊緣連接到p_區(qū)10b。ρ保護(hù)環(huán)IOc的雜質(zhì)濃度和擴(kuò)散深度與p_偏置區(qū)IOd 的雜質(zhì)濃度和擴(kuò)散深度相等。P_偏置區(qū)10d、p_區(qū)IOb和ρ保護(hù)環(huán)IOc被設(shè)置成相同的雜質(zhì)濃度和相同的擴(kuò)散深度。在芯片的外周邊上，ρ終止區(qū)74設(shè)置在η—漂移層2的表面層中。ρ終止區(qū)74經(jīng)由設(shè)置在絕緣膜中的接觸開口 76連接到終止電極9c和金屬膜14b。根據(jù)未示出的具有耐壓結(jié)構(gòu)部分200的芯片的平面結(jié)構(gòu)，有源部分100設(shè)置在芯片的中心部分中，并且耐壓結(jié)構(gòu)部分200沉積在有源部分100的外周邊上，耐壓結(jié)構(gòu)部分200包圍有源部分100。耐壓結(jié)構(gòu)部分200的ρ終止區(qū)74和接觸開口 76跨包圍ρ保護(hù)環(huán)IOc的耐壓結(jié)構(gòu)部分的整個(gè)周邊設(shè)置在芯片的外周邊上。耐壓結(jié)構(gòu)部分的其他配置與圖60所示的半導(dǎo)體裝置的耐壓結(jié)構(gòu)部分的配置相同。將參考圖71描述耐壓結(jié)構(gòu)部分200的有源部分附近202的截面結(jié)構(gòu)。圖71是用于解釋圖70所示的耐壓結(jié)構(gòu)部分200的有源部分附近的截面結(jié)構(gòu)的示圖。在有源部分的外邊緣上，P型高濃度區(qū)13選擇性地設(shè)置在ρ—阱區(qū)10的表面層中的被η源區(qū)11和ρ—偏置區(qū)IOd夾在中間的區(qū)域中。有源部分中的其他配置與圖1所示的半導(dǎo)體裝置的有源部分100的配置相同。
在耐壓結(jié)構(gòu)部分200的內(nèi)周邊上，第一局部氧化膜261選擇性地設(shè)置在p_偏置區(qū) 10d、ρ-區(qū)IOb和P保護(hù)環(huán)IOc的表面層中。P型高濃度區(qū)13設(shè)置在P—偏置區(qū)IOd和ρ保護(hù)環(huán)IOc的表面層中，ρ_偏置區(qū)IOd和ρ保護(hù)環(huán)IOc在相鄰的第一局部氧化膜261之間露出。P型高濃度區(qū)13的雜質(zhì)濃度比ρ_阱區(qū)10的雜質(zhì)濃度高。在ρ_區(qū)IOb和ρ保護(hù)環(huán)IOc 的重疊點(diǎn)23的表面層中，第二局部氧化膜262被設(shè)置成與第一局部氧化膜261彼此連接， 用于彼此相鄰地將重疊點(diǎn)23夾在中間。第一場板電極9a (第一導(dǎo)電層)經(jīng)由第一局部氧化膜261在p_區(qū)IOb上被設(shè)置成環(huán)狀。第二場板電極9b(第二導(dǎo)電層)經(jīng)由第二局部氧化膜262在p—區(qū)IOb和ρ保護(hù)環(huán) IOc的重疊點(diǎn)23上被設(shè)置成環(huán)狀并且包圍第一場板電極9a。第二場板電極9b與第一場板電極9a間隔開。優(yōu)選地，第二場板電極9b被設(shè)置成覆蓋p—區(qū)IOb的至少一部分。第一場板電極 9a和第二場板電極9b之間的間距可以是，例如5微米。第二場板電極9b可跨第一局部氧化膜261設(shè)置，第一局部氧化膜261連接到ρ保護(hù)環(huán)IOc上的第二局部氧化膜沈2。通過設(shè)置如所描述的第一和第二場板電極9a和％，可降低半導(dǎo)體襯底中所產(chǎn)生的電場強(qiáng)度。稍后將描述其原因。第一和第二場板電極9a和9b由添加有第一導(dǎo)電率雜質(zhì)的多晶硅(摻雜的多晶硅)制成。在第一和第二場板電極9a和9b上，層間絕緣膜19(第三絕緣膜)被選擇性地設(shè)置成露出第二場板電極％的一部分。在p_區(qū)IOb上，金屬膜Hc設(shè)置在層間絕緣膜19上， 層間絕緣膜19設(shè)置在第一場板電極9a上。第一場板電極9a處于源極電位，而金屬膜14c 處于柵極電位。在P保護(hù)環(huán)IOc上，設(shè)置第二場板電極9b和金屬膜14a (第三電極)，金屬膜Ha接觸設(shè)置在P保護(hù)環(huán)IOc的表面層中的P型高濃度區(qū)13。如所描述的，金屬膜14a 設(shè)置在半導(dǎo)體襯底上，接觸第二場板電極9b。設(shè)置在p_偏置區(qū)IOd的表面層中的ρ型高濃度區(qū)13連接到設(shè)置在有源部分上的源電極14。在源電極14以及金屬膜1 和Hc上，保護(hù)膜15被設(shè)置成使源電極14與金屬膜1 和Hc彼此分離。在η型低電阻層1的后側(cè)， 設(shè)置漏電極16。在向芯片的外周邊設(shè)置的多個(gè)ρ保護(hù)環(huán)IOc之間的重疊點(diǎn)23(參見圖70)上，第一和第二場板電極9a和9b被類似地設(shè)置到ρ—區(qū)IOb和ρ保護(hù)環(huán)IOc的重疊點(diǎn)23上的區(qū)域。如所描述的，在相鄰P保護(hù)環(huán)IOc之間的區(qū)域上，設(shè)置第一和第二場板電極9a和％， 并且由此可獲得與第一和第二場板電極9a和9b設(shè)置在p_區(qū)IOb和ρ保護(hù)環(huán)IOc之間的情況下的效果相同的效果。將描述根據(jù)第十三實(shí)施例的半導(dǎo)體裝置的耐壓結(jié)構(gòu)部分的制造方法。圖72到83 是用于順序地解釋根據(jù)第十三實(shí)施例的半導(dǎo)體裝置的耐壓結(jié)構(gòu)部分的制造方法的示圖。耐壓結(jié)構(gòu)部分200的制造工藝與例如形成圖1所示的有源部分100同時(shí)進(jìn)行。如圖72所示，類似于第一實(shí)施例，n_漂移層2、屏蔽氧化膜3和氮化膜4以此次序設(shè)置在η型低電阻層1的前側(cè)。例如當(dāng)η—漂移層2、屏蔽氧化膜3和氮化膜4設(shè)置在圖2 中的有源部分上時(shí)，這些工藝同時(shí)進(jìn)行。在此情況下，氮化膜4的厚度只能必須是通過稍后描述的離子植入的離子不能穿透氮化膜4的厚度，并且可約為幾千埃。當(dāng)將離子植入到在氮化膜4上形成的抗蝕劑膜上面時(shí)，抗蝕劑膜只能必須被形成為離子不能穿透抗蝕劑膜的厚度，并且氮化膜4的厚度可能是薄的。
如圖73所示，使用未示出的且通過用使用光蝕刻的抗蝕劑膜的圖案形成所形成的第六掩模來蝕刻氮化膜4，并且由此形成氮化屏蔽膜Ml。因此，形成其中經(jīng)由屏蔽氧化膜3露出n_漂移層2和露出用以形成p_偏置區(qū)IOd的區(qū)域的第一屏蔽開口 251，其中露出用以形成P_區(qū)IOb的區(qū)域的第二屏蔽開口 252，以及其中露出用以形成ρ保護(hù)環(huán)IOc的區(qū)域的第三屏蔽開口 253。第一、第二和第三屏蔽開口 251、252和253各自被形成為環(huán)狀。第二屏蔽開口 252 被形成為包圍第一屏蔽開口 251。第三屏蔽開口 253被形成為包圍第二屏蔽開口 252?？尚纬啥鄠€(gè)第一屏蔽開口 251。可形成多個(gè)第三屏蔽開口 253。在第一和第二屏蔽開口 251和252之間分割的氮化屏蔽膜214的寬度被設(shè)計(jì)成使 P_偏置區(qū)IOd和p—區(qū)IOb通過熱擴(kuò)散彼此連接的寬度。第一屏蔽開口 251的寬度被設(shè)計(jì)成以下寬度P_偏置區(qū)IOd可被形成有所抵制的雪崩量未被p_偏置區(qū)IOd的表面層中所形成的P型高濃度區(qū)13降低的尺寸。在第二和第三屏蔽開口 252和253之間分割的氮化屏蔽膜214的寬度被設(shè)計(jì)成 p_區(qū)IOb和ρ保護(hù)環(huán)IOc通過熱擴(kuò)散彼此連接的寬度。當(dāng)形成多個(gè)p_偏置區(qū)IOd時(shí)，形成多個(gè)第一屏蔽開口 251，并且在第一屏蔽開口 251之間分割的氮化屏蔽膜241的寬度被設(shè)計(jì)成使P—偏置區(qū)IOd通過熱擴(kuò)散連接的寬度。通過在相鄰第三屏蔽開口 253中形成且通過熱擴(kuò)散彼此連接的多個(gè)擴(kuò)散區(qū)所形成的區(qū)域各自可以是一個(gè)P保護(hù)環(huán)10c。更具體地，例如，通過在相鄰兩個(gè)第三屏蔽開口 253 中形成且彼此連接的擴(kuò)散區(qū)所形成的區(qū)域各自可以是一個(gè)P保護(hù)環(huán)10c(參見圖70)。當(dāng)通過彼此連接的多個(gè)擴(kuò)散區(qū)所形成的區(qū)域各自為如所描述的一個(gè)P保護(hù)環(huán)IOc并且形成多個(gè) P保護(hù)環(huán)IOc時(shí)，形成更多的第三屏蔽開口 253。在此情況下，位于要在相鄰ρ保護(hù)環(huán)IOc 之間的重疊電感23中形成的區(qū)域上的氮化屏蔽膜Ml的寬度被設(shè)置成使ρ保護(hù)環(huán)IOc的熱擴(kuò)散所引起的連接部分向芯片的外周邊逐漸變小。氮化屏蔽膜Ml的寬度被設(shè)計(jì)成使P 保護(hù)環(huán)IOc在芯片的外周邊上通過熱擴(kuò)散彼此不連接。如圖74所示，離子被植入第一、第二和第三屏蔽開口 251、525和253并被熱擴(kuò)散， 并且由此P—偏置區(qū)IOd在第一屏蔽開口 251中露出的η—漂移層2的表面層中形成。ρ—區(qū) IOb在第二屏蔽開口 252中露出的η—漂移層2的表面層中形成。P保護(hù)環(huán)IOc在第三屏蔽開口 253中露出的η_漂移層2的表面層中形成。此時(shí)，在加速電壓為45keV時(shí)用約1012/cm2 的劑量并使用硼(B)作為雜質(zhì)來進(jìn)行離子植入。由于該工藝，形成濃度比η—漂移層2的濃度高且比稍后描述的工藝中所形成的的P_阱區(qū)10的濃度低的p_偏置區(qū)10d、p_區(qū)IOb和 P保護(hù)環(huán)10c。由此，p_偏置區(qū)10d、p_區(qū)IOb和ρ保護(hù)環(huán)IOc之間的區(qū)域趨于被耗盡，并且由此可改進(jìn)半導(dǎo)體裝置的耐壓。如圖75所示，使用氮化屏蔽膜241作為掩模，諸如LOCOS之類的第一局部氧化膜 261通過熱氧化在第一屏蔽開口 251中露出的？_偏置區(qū)10d、第二屏蔽開口 252中露出的 p—區(qū)10b、以及第三屏蔽開口 253中露出的ρ保護(hù)環(huán)IOc的表面層中選擇性地形成。第一局部氧化膜261被生長成厚度約為例如8000埃。如圖76所示，選擇性地去除氮化屏蔽膜Ml。由此，氮化屏蔽膜241只保留在要形成有ρ-阱區(qū)10的區(qū)域中，即有源部分(參見圖2的氮化膜4)。在氮化屏蔽膜241和第一局部氧化膜261之間，經(jīng)由屏蔽氧化膜3露出ρ_偏置區(qū)10d、p_區(qū)IOb和ρ保護(hù)環(huán)IOc的每一個(gè)的一部分。如圖77所示，通過使用氮化屏蔽膜241和第一局部氧化膜261作為掩模，第二局部氧化膜262通過熱氧化在p_偏置區(qū)10d、p_區(qū)IOb和ρ保護(hù)環(huán)IOc的表面層中選擇性地形成。第二局部氧化膜262被生長成厚度約為例如4000埃。在此情況下，第二局部氧化膜 262的厚度只能必須是通過稍后描述的離子植入的離子不能穿透第二局部氧化膜沈2的厚度，并且可約為幾千埃。使用未示出的且通過用使用光蝕刻的抗蝕劑膜的圖案形成所形成的第七掩模來去除氮化屏蔽膜Ml。例如當(dāng)?shù)帘文?1在圖3中的有源部分中形成時(shí)，該工藝同時(shí)進(jìn)行。第七掩模與制造有源部分所使用的第一掩模同時(shí)使用。如圖78所示，當(dāng)η對(duì)層7在圖4中的有源部分中形成時(shí)，通過使用第一和第二局部屏蔽氧化膜261和262作為掩模來植入η型雜質(zhì)離子，從而同時(shí)形成η對(duì)層7，η型雜質(zhì)離子的雜質(zhì)濃度比η—漂移層2的雜質(zhì)濃度高。通過這樣做，η對(duì)層7被形成為接觸ρ—偏置區(qū)IOd在最內(nèi)周邊的其有源部分側(cè)的區(qū)域。在該工藝中的離子植入中，植入比η_漂移層2 的雜質(zhì)濃度高的雜質(zhì)離子。在此情況下，可能形成η對(duì)層7，并且可能不形成η對(duì)層7。然而，類似于第一實(shí)施例，通過形成η對(duì)層7，ρ—阱區(qū)10的JFET電阻可降低。在半導(dǎo)體襯底的表面層中，通過使用第一和第二局部屏蔽氧化膜261和262作為掩模，在緊鄰局部氧化膜下方的區(qū)域中，η型雜質(zhì)濃度比η對(duì)層7的雜質(zhì)濃度低。因此，可獲得與第一實(shí)施例的效果相同的效果。耐壓結(jié)構(gòu)部分可適于不阻礙雜質(zhì)從緊鄰局部氧化膜下方所形成的P—偏置區(qū)IOd向其他區(qū)域擴(kuò)散。如圖79所示，類似于第一實(shí)施例，去除屏蔽氧化膜，并且柵絕緣膜3a和多晶硅8 以此次序在半導(dǎo)體襯底的前側(cè)形成。例如當(dāng)柵絕緣膜3a和多晶硅8在圖5中的有源部分中形成時(shí)，該工藝同時(shí)進(jìn)行。此時(shí)，類似于第一實(shí)施例，在生長多晶硅8期間或在生長多晶硅8之后，通過摻雜諸如磷之類的η型雜質(zhì)使多晶硅8變成η型。如圖80所示，類似于第一實(shí)施例，使用未示出的且通過用使用光蝕刻的抗蝕劑膜的圖案形成所形成的第八掩模來選擇性地蝕刻多晶硅。例如當(dāng)柵電極9在圖6的有源部分中形成時(shí)，該工藝同時(shí)進(jìn)行。第八掩模與制造有源部分中所使用的第二掩模同時(shí)使用。由于該工藝，在有源部分100中，柵電極9經(jīng)由柵絕緣膜3a在η對(duì)層7上形成。在耐壓結(jié)構(gòu)部分200中，第一場板電極9a經(jīng)由第一局部氧化膜261在ρ—區(qū)IOb上形成。第二場板電極9b經(jīng)由第二局部氧化膜262在ρ—區(qū)IOb和ρ保護(hù)環(huán)IOc的重疊點(diǎn)23上形成。 第一和第二場板電極9a和9b還在朝向芯片的外邊緣所形成的ρ保護(hù)環(huán)IOc之間的區(qū)域上形成。如圖81所示，類似于第一實(shí)施例，使用柵電極9以及第一和第二局部氧化膜
和262作為掩模，以此次序順序地形成p_阱區(qū)10和η源區(qū)11。由于該工藝，ρ_阱區(qū)10在 η對(duì)層7的表面層中形成以穿透η對(duì)層7并且到達(dá)η—漂移層2。例如當(dāng)ρ—阱區(qū)10和η源區(qū)11在圖7中的有源部分中形成時(shí)，該工藝同時(shí)進(jìn)行。如圖82所示，絕緣膜19在半導(dǎo)體襯底的前側(cè)形成。使用未示出的且通過用使用光蝕刻的抗蝕劑膜的圖案形成所形成的第九掩模來選擇性地蝕刻氧化膜19，并且同時(shí)去除在半導(dǎo)體襯底的前側(cè)所露出的第二局部氧化膜262。此時(shí)，去除絕緣膜12以使絕緣膜12覆蓋柵電極9和被ρ_阱區(qū)10的η源區(qū)11夾在中間的區(qū)域，并且露出每一個(gè)η源區(qū)11的一
38部分。去除絕緣膜19以露出第二場板電極9b的一部分。例如當(dāng)柵電極12在圖8中的有源部分中形成時(shí)，該工藝同時(shí)進(jìn)行。第九掩模與制造有源部分中所使用的第三掩模同時(shí)使用。如圖83所示，類似于第一實(shí)施例，使用絕緣膜12和19、第一場板電極9a、以及第一局部氧化膜261作為掩模，植入比p_阱區(qū)10的雜質(zhì)濃度高的ρ型雜質(zhì)離子并且將退火工藝施加至離子不能擴(kuò)散到緊鄰柵電極9下方的程度，并且由此ρ型高濃度區(qū)13在ρ—阱區(qū)10、ρ_偏置區(qū)IOd和ρ保護(hù)環(huán)IOc的表面層中形成。類似于第一實(shí)施例，通過以此方式形成P型高濃度區(qū)13，可防止閂鎖。例如當(dāng)高濃度區(qū)13在圖9中的有源部分中形成時(shí)，該工藝同時(shí)進(jìn)行。如圖71所示，類似于第一實(shí)施例，Al-Si沉積在半導(dǎo)體襯底的前側(cè)且Al-Si分離在未示出的區(qū)域中進(jìn)行，并且由此形成源電極14以及金屬膜1 和14c。此時(shí)，盡管未示出，但還同時(shí)形成接觸終止電極的金屬膜。保護(hù)膜15在源電極14和金屬膜1 和Hc上形成。漏電極16在半導(dǎo)體襯底的前側(cè)形成。以此方式，完成根據(jù)第十三實(shí)施例的半導(dǎo)體裝置。圖84是圖71所示的半導(dǎo)體裝置中所產(chǎn)生的等電位線分布的截面圖。圖84所示的等電位線分布為使用二維模擬所獲得的等電位線分布(與以下圖91中的相同)。如圖 84所示，在耐壓結(jié)構(gòu)部分200中，等電位線從第一和第二場板電極9a和9b之間的間距22 向半導(dǎo)體襯底的外側(cè)延伸。等電位線在間距221下方的p-n結(jié)區(qū)231處向芯片的外周邊膨脹，并且其間的間隔加寬。如所描述的，可看出對(duì)于第十三實(shí)施例的半導(dǎo)體裝置，電場強(qiáng)度在p-n結(jié)區(qū)231中為低。因此，在根據(jù)第十三實(shí)施例的半導(dǎo)體裝置中，即使當(dāng)ρ保護(hù)環(huán)形成區(qū)域縮短時(shí)，仍可保持相同的耐壓。因此，可有助于更精細(xì)地處理半導(dǎo)體裝置。盡管未示出，但已看出在根據(jù)第十三實(shí)施例的半導(dǎo)體裝置中，n_漂移層2的表面附近中的電場強(qiáng)度向芯片的外邊緣變強(qiáng)，其原因可被推斷為在各自作為主結(jié)的P_阱區(qū)10周圍形成的耗盡層被雪崩擊穿之前，耗盡層向芯片的外邊緣延伸到相鄰的『偏置區(qū)lOcUp—區(qū) IOb和ρ保護(hù)環(huán)10c。已看出η—漂移層2與ρ—偏置區(qū)10d、ρ—區(qū)IOb和ρ保護(hù)環(huán)IOc之間的P-n結(jié)附近中的電場強(qiáng)度向芯片的外邊緣變低。其原因被估計(jì)為通過在半導(dǎo)體襯底中從設(shè)置在半導(dǎo)體襯底前側(cè)的間距221的多個(gè)段向外側(cè)延伸等電位線來減弱p-n結(jié)附近中的電場強(qiáng)度。基于以上描述，根據(jù)第十三實(shí)施例，類似于第一實(shí)施例，在有源部分中的制造工藝期間所使用的光掩模數(shù)量相對(duì)于常規(guī)制造工藝的光掩模數(shù)量可減1。與此相關(guān)聯(lián)，在同時(shí)形成的耐壓結(jié)構(gòu)部分中，制造工藝期間所使用的掩模數(shù)量相對(duì)于常規(guī)制造工藝也可減1。即使當(dāng)制造工藝期間所使用的掩模數(shù)量相對(duì)于常規(guī)制造工藝的掩模數(shù)量減1時(shí)，仍可制造與常規(guī)半導(dǎo)體裝置的性能相同的半導(dǎo)體裝置。由此，可獲得與第一實(shí)施例的效果相同的效果。 可降低制造成本。使用光掩模的次數(shù)可減少，并且由此可防止圖案每次露出時(shí)所產(chǎn)生的掩模未對(duì)準(zhǔn)誤差的累積所引起的對(duì)準(zhǔn)精度的下降，其制造期間所引起的器件之間的變化可減少。從形成柵電極和場板電極到形成層間絕緣膜所進(jìn)行的熱處理過程的數(shù)量可減少，并且因此可防止鳥喙的產(chǎn)生。根據(jù)第十三實(shí)施例，第一和第二場板電極9a和9b被如所描述地設(shè)置，并且由此例如由P保護(hù)環(huán)IOc和η—漂移層2所構(gòu)成的p-n結(jié)區(qū)231中的電場可減弱。 因此，在半導(dǎo)體裝置導(dǎo)通時(shí)，在半導(dǎo)體襯底中所產(chǎn)生的電場強(qiáng)度可降低。由此，即使當(dāng)有助于更精細(xì)地處理半導(dǎo)體裝置時(shí)，仍可保持與常規(guī)半導(dǎo)體裝置相同的耐壓。(第十四實(shí)施例)將描述根據(jù)第十四實(shí)施例的半導(dǎo)體裝置的制造方法。圖85是根據(jù)第十四實(shí)施例的半導(dǎo)體裝置的耐壓結(jié)構(gòu)部分的截面圖。圖86是用于解釋圖85所示的耐壓結(jié)構(gòu)部分200 的有源部分附近202的截面結(jié)構(gòu)的示圖。如圖85和86所示，在根據(jù)第十四實(shí)施例的半導(dǎo)體裝置的耐壓結(jié)構(gòu)部分200中，可使用金屬來形成場板電極％。如圖86所示，第一場板電極9b只在設(shè)置在ρ保護(hù)環(huán)IOc的表面層中的第一局部氧化膜261上形成。第二場板電極9b未在ρ—區(qū)IOb和ρ保護(hù)環(huán)IOc的重疊點(diǎn)23上的第二局部氧化膜262上形成。第二場板電極9b可被設(shè)置為金屬層。優(yōu)選地，在ρ保護(hù)環(huán)IOc上形成的金屬膜1 被設(shè)置成使每一個(gè)金屬膜14a在其有源部分側(cè)的一端覆蓋ρ-區(qū)IOb的一部分。其他配置與根據(jù)第十三實(shí)施例的半導(dǎo)體裝置的配置相同。將描述根據(jù)第十四實(shí)施例的半導(dǎo)體裝置的耐壓結(jié)構(gòu)部分的制造方法。圖87到90 是用于順序地解釋根據(jù)第十四實(shí)施例的半導(dǎo)體裝置的耐壓結(jié)構(gòu)部分的制造方法的示圖。耐壓結(jié)構(gòu)部分200的制造工藝與例如形成圖1所示的有源部分100同時(shí)進(jìn)行。類似于第十三實(shí)施例，IT漂移層2、η對(duì)層7、ρ—偏置區(qū)10d、ρ—區(qū)10b、η保護(hù)環(huán) 10c、以及第一和第二局部氧化膜261和262在η型低電阻層1的前側(cè)形成(參見圖72到 78)。柵絕緣膜3a和多晶硅以此次序在半導(dǎo)體襯底的前側(cè)形成(參見圖79)。如圖87所示，類似于第十三實(shí)施例，使用未示出的且通過用抗蝕劑膜的圖案形成所形成的第八掩模來選擇性地蝕刻多晶硅。由于該工藝，類似于第十三實(shí)施例，形成柵電極 9和第一場板電極9a。第二場板電極9b經(jīng)由第一局部氧化膜261在ρ保護(hù)環(huán)IOc上形成。 在第十四實(shí)施例中，第二場板電極9b只在第一局部氧化膜261上形成，而未在第二局部氧化膜262上形成。第二場板電極9b可被形成為金屬層。在此情況下，在形成柵電極9和第一場板電極9a之后，可添加形成由金屬層構(gòu)成的第二場板電極9b的工藝。如圖88所示，類似于第十三實(shí)施例，ρ—阱區(qū)10和η源區(qū)11以此次序在η對(duì)層7 的表面層中順序地形成。如圖89所示，類似于第十三實(shí)施例，絕緣膜19在半導(dǎo)體襯底的前側(cè)選擇性地形成，并且同時(shí)去除在半導(dǎo)體襯底的前側(cè)露出的第二局部氧化膜沈2。如圖90所示，類似于第十三實(shí)施例，ρ型高濃度區(qū)13在ρ—阱區(qū)10、ρ_偏置區(qū)IOd 和P保護(hù)環(huán)IOc的表面層中形成。如圖86所示，類似于第十三實(shí)施例，源電極14、金屬膜 14a和14c、未示出的且接觸終止電極的金屬膜、以及保護(hù)膜15在半導(dǎo)體襯底的前側(cè)形成， 并且漏電極16在半導(dǎo)體襯底的后側(cè)形成。在此情況下，在ρ保護(hù)環(huán)IOc上形成的金屬膜 Ha被形成為覆蓋P—區(qū)IOb的一部分。以此方式，完成根據(jù)第十四實(shí)施例的半導(dǎo)體裝置。圖91是圖86所示的半導(dǎo)體裝置中所產(chǎn)生的等電位線分布的截面圖。如圖91所示，在耐壓結(jié)構(gòu)部分200中，等電位線從第一場板電極9a和金屬膜1 在p_區(qū)IOb和ρ保護(hù)環(huán)IOc的重疊點(diǎn)23上形成的其有源部分側(cè)的一端之間的間距222向半導(dǎo)體襯底的外部延伸。等電位線在間距222下方的ρ-η結(jié)區(qū)232處向芯片的外周邊膨脹，并且其間的間隔加寬。如所描述的，可看出對(duì)于第十四實(shí)施例的半導(dǎo)體裝置，電場強(qiáng)度在Ρ-η結(jié)區(qū)232中為低。由此，根據(jù)第十四實(shí)施例的半導(dǎo)體裝置，可獲得與根據(jù)第十三實(shí)施例的半導(dǎo)體裝置的效果相同的效果。
基于以上描述，根據(jù)第十四實(shí)施例，可獲得與第十三實(shí)施例的效果相同的效果。已在第一到第十四實(shí)施例中描述了將本發(fā)明應(yīng)用于垂直MOSFET的示例。然而，該應(yīng)用不限于上述應(yīng)用。例如，本發(fā)明可應(yīng)用于功率IGBT的耐壓結(jié)構(gòu)部分。在此情況下，η源區(qū)11變成發(fā)射區(qū)，而未示出的η漏區(qū)變成P集電區(qū)(第四半導(dǎo)體區(qū))。第一到第十四實(shí)施例可應(yīng)用于二極管或晶閘管。當(dāng)諸實(shí)施例中的任一個(gè)應(yīng)用于二極管(M0S柵極部分和ρ—阱區(qū)10不是必需的)時(shí)，η源區(qū)11變成η陰極區(qū)，并且未示出的η漏區(qū)變成ρ陽極區(qū)。當(dāng)實(shí)施例中的任一個(gè)應(yīng)用于晶閘管(M0S柵極部分不是必需的)時(shí)，η源區(qū)11變成η陰極區(qū)，未示出的η漏區(qū)變成P陽極區(qū)，并且Ρ_阱區(qū)10變成ρ基區(qū)。在此情況下，柵電極只能必須在 P基區(qū)中形成。[工業(yè)實(shí)用性]如所描述的，根據(jù)本發(fā)明的半導(dǎo)體裝置的制造方法以及半導(dǎo)體裝置用于制造高功率半導(dǎo)體裝置，并且特別適于制造諸如MOSFET或IGBF之類的MOS半導(dǎo)體裝置。[附圖標(biāo)記列表]In型低阻層2η-漂移層3a柵絕緣膜7n 對(duì)層9柵電極IOp-阱區(qū)Iln 源區(qū)61氮化屏蔽膜
權(quán)利要求
1.一種半導(dǎo)體裝置的制造方法，所述制造方法包括在第一導(dǎo)電率的第一半導(dǎo)體區(qū)前側(cè)的表面層中選擇性地形成屏蔽膜； 經(jīng)由第一絕緣膜在所述第一半導(dǎo)體區(qū)上形成與所述屏蔽膜間隔開的控制電極； 使用所述屏蔽膜和控制電極作為掩模在所述第一半導(dǎo)體區(qū)的表面層中形成第二導(dǎo)電率的第二半導(dǎo)體區(qū)，并且再次使用所述屏蔽膜和控制電極作為掩模在所述第二半導(dǎo)體區(qū)的表面層中選擇性地形成所述第一導(dǎo)電率的第三半導(dǎo)體區(qū)；形成第二絕緣膜來覆蓋所述控制電極并且去除所述屏蔽膜；形成與所述第三半導(dǎo)體區(qū)接觸并且通過所述第二絕緣膜與所述控制電極絕緣的第一電極；以及在所述第一半導(dǎo)體區(qū)的后側(cè)形成第二電極，其中所述控制電極經(jīng)由所述第一絕緣膜在所述第二半導(dǎo)體區(qū)的表面上形成，所述第二半導(dǎo)體區(qū)被所述第一半導(dǎo)體區(qū)和第三半導(dǎo)體區(qū)夾在中間。
2.如權(quán)利要求1所述的制造方法，還包括通過經(jīng)由所述屏蔽膜植入雜質(zhì)濃度比所述第一半導(dǎo)體區(qū)大的所述第一導(dǎo)電率的雜質(zhì)離子，在所述第一半導(dǎo)體區(qū)的表面層中形成所述第一導(dǎo)電率的對(duì)區(qū)，所述對(duì)區(qū)在形成所述屏蔽膜之后形成，其中所述第二半導(dǎo)體區(qū)在所述第一半導(dǎo)體區(qū)中的對(duì)區(qū)的表面層中形成，以及所述控制電極經(jīng)由所述第一絕緣膜在所述第二半導(dǎo)體區(qū)的表面上形成，所述第二半導(dǎo)體區(qū)被所述第一半導(dǎo)體區(qū)中的所述對(duì)區(qū)和第三半導(dǎo)體區(qū)夾在中間。
3.如權(quán)利要求1所述的制造方法，其特征在于， 使用氮化膜來形成所述屏蔽膜。
4.如權(quán)利要求1所述的制造方法，其特征在于，使用通過化學(xué)氣相沉積產(chǎn)生的氧化膜來形成所述屏蔽膜。
5.如權(quán)利要求1所述的制造方法，其特征在于， 使用通過熱氧化產(chǎn)生的氧化膜來形成所述屏蔽膜。
6.如權(quán)利要求4所述的制造方法，其特征在于，在形成所述屏蔽膜時(shí)，所述屏蔽膜被形成為所述屏蔽膜的至少一部分與所述控制電極緊鄰地設(shè)置在所述控制電極下方，以及在去除所述屏蔽膜時(shí)，不去除所述屏蔽膜的與所述控制電極緊鄰地設(shè)置在所述控制電極下方的部分。
7.如權(quán)利要求6所述的制造方法，其特征在于，在形成所述屏蔽膜時(shí)，所述屏蔽膜被形成為所述屏蔽膜的所述部分與所述控制電極緊鄰地設(shè)置在所述控制電極下方并且未到達(dá)所述第二半導(dǎo)體區(qū)的任何邊緣。
8.如權(quán)利要求6所述的制造方法，其特征在于，在形成所述屏蔽膜時(shí)，所述屏蔽膜被形成為所述屏蔽膜的所述部分與所述控制電極緊鄰地設(shè)置在所述控制電極下方并且到達(dá)所述第二半導(dǎo)體區(qū)的邊緣。
9.如權(quán)利要求1所述的制造方法，還包括在形成所述第二絕緣膜和去除所述屏蔽膜之后，通過使用所述第二絕緣膜作為掩模從所述第二半導(dǎo)體區(qū)的表面層以近似于所述雜質(zhì)離子的加速電壓的電壓植入所述第二導(dǎo)電率的雜質(zhì)離子來穿透所述第三半導(dǎo)體區(qū)，從而形成所述第二導(dǎo)電率的高濃度區(qū)。
10.一種半導(dǎo)體裝置的制造方法，所述制造方法包括經(jīng)由第一絕緣膜在第一導(dǎo)電率的第一半導(dǎo)體區(qū)前側(cè)的表面層中形成控制電極，并且形成屏蔽膜以使所述屏蔽膜和控制電極之間的區(qū)域成為用于形成所述第一導(dǎo)電率的第三半導(dǎo)體區(qū)的區(qū)域；使用所述屏蔽膜和控制電極作為掩模在所述第一半導(dǎo)體區(qū)的表面層中形成第二導(dǎo)電率的第二半導(dǎo)體區(qū)，并且再次使用所述屏蔽膜和控制電極作為掩模在所述第二半導(dǎo)體區(qū)的表面層中選擇性地形成第三半導(dǎo)體區(qū)；形成第二絕緣膜來覆蓋所述控制電極并且去除所述屏蔽膜；形成與所述第三半導(dǎo)體區(qū)接觸并且通過所述第二絕緣膜與所述控制電極絕緣的第一電極；以及在所述第一半導(dǎo)體區(qū)的后側(cè)形成第二電極，其中所述控制電極經(jīng)由所述第一絕緣膜在所述第二半導(dǎo)體區(qū)的表面上形成，所述第二半導(dǎo)體區(qū)被所述第一半導(dǎo)體區(qū)和第三半導(dǎo)體區(qū)夾在中間。
11.如權(quán)利要求10所述的制造方法，其特征在于，在形成所述第二絕緣膜和去除所述屏蔽膜時(shí)，所述屏蔽膜的一部分留在所述第二絕緣膜上。
12.如權(quán)利要求10所述的制造方法，還包括在形成所述第二絕緣膜和去除所述屏蔽膜之后，通過使用所述第二絕緣膜作為掩模從所述第二半導(dǎo)體區(qū)的表面層以近似于所述雜質(zhì)離子的加速電壓的電壓植入所述第二導(dǎo)電率的雜質(zhì)離子來穿透所述第三半導(dǎo)體區(qū)，從而形成所述第二導(dǎo)電率的高濃度區(qū)。
13.如權(quán)利要求9所述的制造方法，其特征在于，在形成所述第二導(dǎo)電率的高濃度區(qū)時(shí)，使用公共掩模來形成其中所述第二導(dǎo)電率的高濃度區(qū)在所述第二半導(dǎo)體區(qū)的表面上露出的區(qū)域和其中所述第二導(dǎo)電率的高濃度區(qū)未在所述第二半導(dǎo)體區(qū)的表面上露出的區(qū)域。
14.如權(quán)利要求13所述的制造方法，其特征在于，其中所述第二導(dǎo)電率的高濃度區(qū)未在所述第二半導(dǎo)體區(qū)的表面上露出的區(qū)域在條狀平面結(jié)構(gòu)的每個(gè)線部分中的一點(diǎn)處形成，所述條狀平面結(jié)構(gòu)由其中所述第二導(dǎo)電率的高濃度區(qū)在所述第二半導(dǎo)體區(qū)的表面上露出的區(qū)域形成。
15.如權(quán)利要求13所述的制造方法，其特征在于，其中所述第二導(dǎo)電率的高濃度區(qū)未在所述第二半導(dǎo)體區(qū)的表面上露出的區(qū)域在條狀平面結(jié)構(gòu)的每個(gè)線部分中的多個(gè)點(diǎn)處形成，所述條狀平面結(jié)構(gòu)由其中所述第二導(dǎo)電率的高濃度區(qū)在所述第二半導(dǎo)體區(qū)的表面上露出的區(qū)域形成。
16.如權(quán)利要求13所述的制造方法，其特征在于，其中所述第二導(dǎo)電率的高濃度區(qū)未在所述第二半導(dǎo)體區(qū)的表面上露出的區(qū)域在條狀平面結(jié)構(gòu)的每個(gè)線部分中的交錯(cuò)位置處形成，所述條狀平面結(jié)構(gòu)由其中所述第二導(dǎo)電率的高濃度區(qū)在所述第二半導(dǎo)體區(qū)的表面上露出的區(qū)域形成。
17.一種半導(dǎo)體裝置的制造方法，所述制造方法包括在第一導(dǎo)電率的第一半導(dǎo)體區(qū)前側(cè)的表面層中形成氮化膜；在所述氮化膜中選擇性地形成開口并且在所述開口中露出所述表面層； 通過將雜質(zhì)濃度相對(duì)低的所述第二導(dǎo)電率的雜質(zhì)離子植入所述開口來形成第二導(dǎo)電率的第二半導(dǎo)體區(qū)；通過熱氧化在所述開口中的每一個(gè)中形成氧化膜作為屏蔽膜； 去除所述氮化膜；通過使用所述屏蔽膜作為掩模植入雜質(zhì)濃度比所述第二半導(dǎo)體區(qū)高的所述第二導(dǎo)電率的雜質(zhì)離子來形成第二導(dǎo)電率表面區(qū)；經(jīng)由第一絕緣膜在所述第二半導(dǎo)體區(qū)上形成控制電極；通過使用所述屏蔽膜和控制電極作為掩模植入所述第一導(dǎo)電率的雜質(zhì)離子來形成所述第一導(dǎo)電率的第三半導(dǎo)體區(qū)；形成第二絕緣膜來覆蓋所述控制電極并且去除所述屏蔽膜；形成與所述第三半導(dǎo)體區(qū)接觸并且通過所述第二絕緣膜與所述控制電極絕緣的第一電極；以及在所述第一半導(dǎo)體區(qū)的后側(cè)形成第二電極。
18.一種半導(dǎo)體裝置的制造方法，所述制造方法包括通過將雜質(zhì)濃度比第一半導(dǎo)體區(qū)大的第一導(dǎo)電率的雜質(zhì)離子植入所述第一半導(dǎo)體區(qū)的表面層在所述第一導(dǎo)電率的第一半導(dǎo)體區(qū)前側(cè)的表面層中形成所述第一導(dǎo)電率的對(duì)區(qū)；在所述對(duì)區(qū)的整個(gè)表面上形成氮化膜；在所述氮化膜中選擇性地形成開口并且在所述開口中露出所述對(duì)區(qū)； 通過將雜質(zhì)濃度相對(duì)低的所述第二導(dǎo)電率的雜質(zhì)離子植入所述開口來形成第二導(dǎo)電率的第二半導(dǎo)體區(qū)；通過熱氧化在所述開口中的每一個(gè)中形成氧化膜作為屏蔽膜； 去除所述氮化膜；通過使用所述屏蔽膜作為掩模植入雜質(zhì)濃度比所述第二半導(dǎo)體區(qū)高的所述第二導(dǎo)電率的雜質(zhì)離子來形成第二導(dǎo)電率表面區(qū)；經(jīng)由第一絕緣膜在所述第二半導(dǎo)體區(qū)和對(duì)區(qū)上形成控制電極； 通過使用所述屏蔽膜和控制電極作為掩模植入所述第一導(dǎo)電率的雜質(zhì)離子來形成所述第一導(dǎo)電率的第三半導(dǎo)體區(qū)；形成第二絕緣膜來覆蓋所述控制電極并且去除所述屏蔽膜；形成與所述第三半導(dǎo)體區(qū)接觸并且通過所述第二絕緣膜與所述控制電極絕緣的第一電極；以及在所述第一半導(dǎo)體區(qū)的后側(cè)形成第二電極。
19.一種半導(dǎo)體裝置的制造方法，其中根據(jù)如權(quán)利要求18所述的半導(dǎo)體裝置的制造方法形成的所述半導(dǎo)體裝置的有源部分與包圍所述有源部分的耐壓結(jié)構(gòu)部分一起同時(shí)形成， 所述制造方法包括在所述第一導(dǎo)電率的第一半導(dǎo)體區(qū)前側(cè)的表面層中形成絕緣膜掩模；在所述絕緣膜掩模中形成呈環(huán)狀或點(diǎn)狀的絕緣膜開口來包圍所述有源部分；通過將雜質(zhì)濃度比所述第一半導(dǎo)體區(qū)大的所述第一導(dǎo)電率的雜質(zhì)離子植入所述絕緣膜開口，在所述第一半導(dǎo)體區(qū)的表面層中選擇性地形成所述第一導(dǎo)電率的對(duì)區(qū)； 在所述絕緣膜掩模和對(duì)區(qū)上形成氮化膜；在所述氮化膜中選擇性地形成開口并且在所述開口中露出所述對(duì)區(qū)； 通過將雜質(zhì)濃度相對(duì)低的所述第二導(dǎo)電率的雜質(zhì)離子植入所述開口來形成第二導(dǎo)電率的第二半導(dǎo)體區(qū)，以使所述第二導(dǎo)電率的相鄰第二半導(dǎo)體區(qū)通過擴(kuò)散連接起來； 通過熱氧化在所述開口中的每一個(gè)中形成氧化膜作為屏蔽膜； 去除所述氮化膜；通過使用所述絕緣膜掩模和屏蔽膜作為掩模植入雜質(zhì)濃度比所述第二半導(dǎo)體區(qū)高的所述第二導(dǎo)電率的雜質(zhì)離子來形成第二導(dǎo)電率表面區(qū)；經(jīng)由第一絕緣膜在所述第二半導(dǎo)體區(qū)和屏蔽膜的一部分上形成控制電極； 通過使用所述屏蔽膜和控制電極作為掩模植入所述第一導(dǎo)電率的雜質(zhì)離子來形成所述第一導(dǎo)電率的第三半導(dǎo)體區(qū)，以使所述控制電極未被覆蓋；形成第二絕緣膜來露出所述控制電極的一部分并且去除所述屏蔽膜；以及形成與所述第三半導(dǎo)體區(qū)以及所述第二絕緣膜未覆蓋的所述控制電極的一部分接觸的第一電極。
20.如權(quán)利要求17所述的制造方法，其特征在于，在所述耐壓結(jié)構(gòu)部分中，在所述氮化膜中形成的所述開口的寬度比在如權(quán)利要求17 所述的有源部分中的氮化膜中形成的所述開口的寬度窄。
21.如權(quán)利要求18所述的制造方法，還包括通過在形成所述第二半導(dǎo)體區(qū)時(shí)將雜質(zhì)濃度相對(duì)高的所述第二導(dǎo)電率的雜質(zhì)離子植入所述開口來形成所述第二導(dǎo)電率的高濃度區(qū)，所述高濃度區(qū)在形成所述第二半導(dǎo)體區(qū)之后形成。
22.—種在第一導(dǎo)電率的第一半導(dǎo)體區(qū)前側(cè)的表面層中選擇性地形成有第二導(dǎo)電率的第二半導(dǎo)體區(qū)的半導(dǎo)體裝置的制造方法，其中包圍所述半導(dǎo)體裝置的有源部分的耐壓結(jié)構(gòu)部分在形成所述有源部分時(shí)同時(shí)形成，所述制造方法包括在所述第一半導(dǎo)體區(qū)前側(cè)的表面層中形成屏蔽膜； 形成各自呈環(huán)狀的多個(gè)屏蔽開口，以包圍所述屏蔽膜中的有源部分； 通過經(jīng)由所述屏蔽膜開口將所述第二導(dǎo)電率的雜質(zhì)離子植入并擴(kuò)散到所述第一半導(dǎo)體區(qū)的表面層中來形成包圍所述有源部分的所述第二導(dǎo)電率的第五半導(dǎo)體區(qū)、包圍所述第五半導(dǎo)體區(qū)的所述第二導(dǎo)電率的第六半導(dǎo)體區(qū)、以及包圍所述第六半導(dǎo)體區(qū)的所述第二導(dǎo)電率的第七半導(dǎo)體區(qū)；在所述屏蔽開口中露出的所述第五、第六和第七半導(dǎo)體區(qū)的表面層中形成第一局部氧化膜；在形成所述第一局部氧化膜之后選擇性地去除所述屏蔽膜；在所述屏蔽膜和第一局部氧化膜之間露出的所述第五、第六和第七半導(dǎo)體區(qū)的表面層中形成第二局部氧化膜；在形成所述第二局部氧化膜之后選擇性地去除所述屏蔽膜；經(jīng)由所述第一絕緣膜在所述第一半導(dǎo)體區(qū)上形成控制電極，經(jīng)由所述第一局部氧化膜在所述第六半導(dǎo)體區(qū)上形成第一導(dǎo)電層，以及經(jīng)由所述第二局部氧化膜在所述第七半導(dǎo)體區(qū)上形成與所述第一導(dǎo)電層間隔開的第二導(dǎo)電層；在所述有源部分的最外周邊中，使用所述控制電極和第二局部氧化膜作為掩模在所述第一半導(dǎo)體區(qū)的表面層中形成第二半導(dǎo)體區(qū)，并且再次使用所述控制電極和第二局部氧化膜作為掩模在所述第二半導(dǎo)體區(qū)的表面層中選擇性地形成所述第一導(dǎo)電率的第三半導(dǎo)體區(qū)；形成第二絕緣膜來覆蓋所述控制電極，在所述第一和第二導(dǎo)電層的表面上選擇性地形成第三絕緣膜，并且選擇性地去除所述第二局部氧化膜；形成與所述第三半導(dǎo)體區(qū)接觸并且通過所述第二絕緣膜與所述控制電極絕緣的第一電極，并且形成接觸所述第二導(dǎo)電層的第三電極；以及在所述第一半導(dǎo)體區(qū)的后側(cè)形成第二電極。
23.如權(quán)利要求22所述的制造方法，其特征在于，所述第二導(dǎo)電層或所述第三電極的位于其有源部分側(cè)的一端被形成為覆蓋所述第六半導(dǎo)體區(qū)的一部分，所述端接觸所述第二導(dǎo)電層。
24.如權(quán)利要求22所述的制造方法，還包括通過使用所述第一和第二局部氧化膜植入雜質(zhì)濃度比所述第一半導(dǎo)體區(qū)高的所述第一導(dǎo)電率的雜質(zhì)離子，在所述第一半導(dǎo)體區(qū)的表面層中形成所述第一導(dǎo)電率的對(duì)區(qū)，其中所述第二半導(dǎo)體區(qū)在所述第一半導(dǎo)體區(qū)中的對(duì)區(qū)的表面層中形成，以及所述控制電極經(jīng)由所述第一絕緣膜在所述第二半導(dǎo)體區(qū)的表面上形成，所述第二半導(dǎo)體區(qū)被所述第一半導(dǎo)體區(qū)中的所述對(duì)區(qū)和第三半導(dǎo)體區(qū)夾在中間。
25.如權(quán)利要求22所述的制造方法，還包括通過使用所述第一局部氧化膜以及第二和第三絕緣膜將雜質(zhì)濃度比所述第二半導(dǎo)體區(qū)高的所述第二導(dǎo)電率的雜質(zhì)離子植入所露出的第五和第七半導(dǎo)體區(qū)的表面層來形成所述第二導(dǎo)電率的高濃度區(qū)，所述第二導(dǎo)電率的高濃度區(qū)在形成所述第二和第三絕緣膜并且選擇性地去除所述第二局部氧化膜之后形成。
26.如權(quán)利要求22所述的制造方法，其特征在于，通過再次使用所述屏蔽膜和控制電極作為掩模，所述第二和第三半導(dǎo)體區(qū)順序地在所述第一半導(dǎo)體區(qū)的表面層中在所述有源部分的內(nèi)周邊上形成。
27.如權(quán)利要求22所述的制造方法，其特征在于， 使用氮化膜來形成所述屏蔽膜。
28.如權(quán)利要求22所述的制造方法，其特征在于， 使用半導(dǎo)體來形成所述第一和第二導(dǎo)電層。
29.如權(quán)利要求觀所述的制造方法，還包括 將所述第一導(dǎo)電率的雜質(zhì)引入所述第一和第二導(dǎo)電層。
30.如權(quán)利要求22所述的制造方法，其特征在于，形成引入有所述第一導(dǎo)電率的雜質(zhì)的所述第一導(dǎo)電層作為半導(dǎo)體層，并且形成所述第二導(dǎo)電層作為金屬層。
31.如權(quán)利要求1所述的制造方法，還包括 將所述第一導(dǎo)電率的雜質(zhì)引入所述控制電極。
32.如權(quán)利要求1到31中任一項(xiàng)所述的制造方法，其特征在于，第一導(dǎo)電率的低電阻層設(shè)置在所述第一半導(dǎo)體區(qū)和第二電極之間。
33.如權(quán)利要求1到31中任一項(xiàng)所述的制造方法，其特征在于，所述第二導(dǎo)電型的第四半導(dǎo)體區(qū)設(shè)置在所述第一半導(dǎo)體區(qū)和第二電極之間。
34.一種在相同半導(dǎo)體襯底上設(shè)置有有源部分和包圍所述有源部分的耐壓結(jié)構(gòu)部分的半導(dǎo)體裝置，所述半導(dǎo)體裝置包括第一導(dǎo)電率的第一半導(dǎo)體區(qū)；選擇性地設(shè)置在所述第一半導(dǎo)體區(qū)前側(cè)的表面層中的第二導(dǎo)電率的第二半導(dǎo)體區(qū)； 選擇性地設(shè)置在所述第二半導(dǎo)體區(qū)的表面層中的所述第一導(dǎo)電率的第三半導(dǎo)體區(qū)； 經(jīng)由第一絕緣膜設(shè)置在所述第二半導(dǎo)體區(qū)的表面上的控制電極，所述第二半導(dǎo)體區(qū)被所述第一和第三半導(dǎo)體區(qū)夾在中間； 覆蓋所述控制電極的第二絕緣膜；接觸所述第三半導(dǎo)體區(qū)并且通過所述第二絕緣膜與所述控制電極絕緣的第一電極； 設(shè)置在所述第一半導(dǎo)體區(qū)的后側(cè)的第二電極；雜質(zhì)濃度比所述第一半導(dǎo)體區(qū)高且比所述第二半導(dǎo)體區(qū)低的所述第二導(dǎo)電率的第五半導(dǎo)體區(qū)，所述第二導(dǎo)電率的第五半導(dǎo)體區(qū)接觸并包圍所述第二半導(dǎo)體區(qū)、并且設(shè)置在深度比所述第二半導(dǎo)體區(qū)深的部位；雜質(zhì)濃度與所述第五半導(dǎo)體區(qū)基本上相等的所述第二導(dǎo)電率的第六半導(dǎo)體區(qū)，所述第二導(dǎo)電率的第六半導(dǎo)體區(qū)接觸并包圍所述第五半導(dǎo)體區(qū)、并且設(shè)置在深度與所述第五半導(dǎo)體區(qū)基本上相等的部位；雜質(zhì)濃度與所述第五半導(dǎo)體區(qū)基本上相等的所述第二導(dǎo)電率的第七半導(dǎo)體區(qū)，所述第二導(dǎo)電率的第七半導(dǎo)體區(qū)接觸并包圍所述第六半導(dǎo)體區(qū)、并且設(shè)置在深度與所述第五半導(dǎo)體區(qū)基本上相等的部位；選擇性地設(shè)置在所述第五、第六和第七半導(dǎo)體區(qū)的表面層中的第一局部氧化膜； 選擇性地設(shè)置在所述第五、第六和第七半導(dǎo)體區(qū)的表面層中并接觸所述第一局部氧化膜的第二局部氧化膜；經(jīng)由所述第一局部氧化膜設(shè)置在所述第六半導(dǎo)體區(qū)上的第一導(dǎo)電層； 經(jīng)由所述第二局部氧化膜設(shè)置在所述第七半導(dǎo)體區(qū)上、與所述第一導(dǎo)電層間隔開的第二導(dǎo)電層；選擇性地設(shè)置在所述第一和第二導(dǎo)電層上的第三絕緣膜；以及接觸所述第二導(dǎo)電層的第三電極，其中所述第一導(dǎo)電層被設(shè)置成環(huán)狀，所述第二導(dǎo)電層被設(shè)置成環(huán)狀，所述第二導(dǎo)電層包圍所述第一導(dǎo)電層，并且所述第二導(dǎo)電層或所述第三電極的位于其有源部分側(cè)的一端被設(shè)置成覆蓋所述第六半導(dǎo)體區(qū)的一部分，所述端接觸所述第二導(dǎo)電層。
35.如權(quán)利要求34所述的半導(dǎo)體裝置，還包括設(shè)置在所述第一半導(dǎo)體區(qū)的表面層中的所述第一導(dǎo)電率的對(duì)區(qū)，其中所述第二半導(dǎo)體區(qū)設(shè)置在所述第一半導(dǎo)體區(qū)中的對(duì)區(qū)的表面層中，并且所述控制電極經(jīng)由所述第一絕緣膜設(shè)置在所述第二半導(dǎo)體區(qū)的表面上，所述第二半導(dǎo)體區(qū)被所述第一半導(dǎo)體區(qū)中的所述對(duì)區(qū)和第三半導(dǎo)體區(qū)夾在中間。
36.如權(quán)利要求34所述的半導(dǎo)體裝置，還包括設(shè)置在所述第五和第七半導(dǎo)體區(qū)的表面層中并且具有比所述第二半導(dǎo)體區(qū)高的雜質(zhì)濃度的所述第二導(dǎo)電率的高濃度區(qū)。
37.如權(quán)利要求34所述的半導(dǎo)體裝置，其特征在于，所述第一和第二導(dǎo)電層為添加有所述第一導(dǎo)電率的雜質(zhì)的導(dǎo)電半導(dǎo)體層。
38.如權(quán)利要求34所述的半導(dǎo)體裝置，其特征在于，所述第一導(dǎo)電層為添加有所述第一導(dǎo)電率的雜質(zhì)的導(dǎo)電半導(dǎo)體層，并且所述第二導(dǎo)電層為金屬層。
39.如權(quán)利要求34所述的半導(dǎo)體裝置，其特征在于，所述控制電極為添加有所述第一導(dǎo)電率的雜質(zhì)的導(dǎo)電半導(dǎo)體層，并且所述第二導(dǎo)電層為金屬層。
40.如權(quán)利要求34到39中任一項(xiàng)所述的半導(dǎo)體裝置，其特征在于， 第一導(dǎo)電率的低電阻層設(shè)置在所述第一半導(dǎo)體區(qū)和第二電極之間。
41.如權(quán)利要求34到39中任一項(xiàng)所述的半導(dǎo)體裝置，其特征在于， 所述第二導(dǎo)電率的第四半導(dǎo)體區(qū)設(shè)置在所述第一半導(dǎo)體區(qū)和第二電極之間。
全文摘要
屏蔽氧化膜在n-漂移層(2)上形成，并且氮化膜在屏蔽氧化膜上形成，該n-漂移層(2)設(shè)置在n型低電阻層(1)的前側(cè)。使用第一掩模來光蝕刻氮化膜，并且由此形成氮化屏蔽膜(61)。濃度比n-漂移層高的n型雜質(zhì)離子經(jīng)由氮化屏蔽膜(61)從半導(dǎo)體襯底的前側(cè)植入并進(jìn)行熱擴(kuò)散，并且由此形成n對(duì)層(7)。去除屏蔽氧化膜。形成柵氧化膜(3a)。柵電極(9)在柵氧化膜(3a)上形成。使用柵電極(9)和氮化屏蔽膜(61)作為掩模從半導(dǎo)體襯底的前側(cè)植入p型雜質(zhì)離子，并且由此形成p-阱區(qū)(10)。使用柵電極(9)和氮化屏蔽膜(61)作為掩模從半導(dǎo)體襯底的前側(cè)植入n型雜質(zhì)離子，并且由此形成n源區(qū)(11)。
文檔編號(hào)H01L29/78GK102484073SQ20108002148
公開日2012年5月30日 申請(qǐng)日期2010年7月29日 優(yōu)先權(quán)日2009年7月31日
發(fā)明者新村康, 渡邊莊太, 若林孝昌, 藤本卓巳, 西村武義, 高橋英紀(jì) 申請(qǐng)人:富士電機(jī)株式會(huì)社