專利名稱：制造元件的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及用于在所謂“混合”襯底上制造電子、光學和/或光電子元件的方法， “混合”襯底即包含具有不同厚度的區(qū)的絕緣材料層的襯底，或包含掩埋在半導體材料襯底中的絕緣材料的不同層部分的襯底。
背景技術(shù)：
今天，混合襯底越來越受到關(guān)注。通過在相同的襯底中交替的塊區(qū)(bulk area)和可能具有可變的絕緣體厚度的絕緣區(qū)，可在相同的單個襯底板上制造不同的元件，例如-在塊區(qū)上制造在襯底的前面和后面之間具有電連接的元件，例如所謂的“縱向” 元件，-在“SeOI”( “絕緣體上半導體”)類型區(qū)或進一步的“SOI” ( “絕緣體上硅”) 類型區(qū)上制造彼此完全絕緣、并與其襯底絕緣的元件，例如“M0S”類型的元件或“MEMS”或 “M0EMS”類型的系統(tǒng)。-在具有厚度小于IOnm的非常薄的絕緣體層的區(qū)上，制造其他類型的邏輯 MOS元件，所述邏輯MOS元件在絕緣體層下方具有例如接地平面或背柵。縮寫“M0S”對應于“金屬氧化物半導體”?？s寫“MEMS”和“M0EMS”分別對應于“微機電系統(tǒng)”和“微光電機械系統(tǒng)”。已經(jīng)存在很多制造混合襯底的技術(shù)。在下文中，會涉及絕緣體上半導體(SeOI)類型結(jié)構(gòu)的氧化物的全部或部分選擇性(即，局部化)分解技術(shù)。這樣的結(jié)構(gòu)從其底部朝其表面連續(xù)地包括半導體材料的支撐襯底，氧化物層和薄半導體層。下面簡要地描述該選擇性分解方法。其包括以下步驟(a)在該薄半導體層上形成掩模，從而在薄半導體層的表面定義所謂的“暴露”區(qū)， 該暴露區(qū)不被掩模覆蓋且根據(jù)需要的圖形分布，(b)在受控的還原或中性氣氛中、并且在受控的溫度和持續(xù)時間條件下施加熱處理，從而激勵暴露區(qū)的氧化物層中的氧通過該薄半導體層擴散，導致掩埋在這些區(qū)中的氧化物根據(jù)需要的圖形部分或全部消失。圖1是描述了在氧化物的選擇性和全部分解之后，以及去除允許該局部化分解的掩模之前，由此獲得的示例性混合襯底的圖。在該圖中，可以看到％01襯底1包括半導體材料的支撐襯底11、氧化物層12和薄半導體層13。掩模的附圖標記為M?？紤]到掩模M的形狀，在分解之后，理論上應獲得混合襯底，其包括附圖標記為10 的塊區(qū)和附圖標記為100的區(qū)，其中區(qū)100的圖形基本上對應于掩模M的圖形?，F(xiàn)在，實際上，在實際獲得的塊區(qū)10’和區(qū)100之間，觀察到比預期要延伸得多的過渡區(qū)120，其中氧化物僅部分分解。該過渡區(qū)120是由以下事實產(chǎn)生的在掩模M的在襯底1的暴露區(qū)附近延伸的縱向邊緣處，氧化物12的分解進行的不充分。在氧化物僅部分分解的情況下(未示出)，在區(qū)和氧化物已經(jīng)部分分解的區(qū)之間也觀察到過渡區(qū)。此外，在表面層13中，在該過渡區(qū)的附近，注意到存在例如位錯(dislocation)等晶體缺陷。這些缺陷與由層的變形引起的需要的晶體重新分布有關(guān)，這些變形例如是暴露的薄層13的塌陷，或者是進一步在掩埋的氧化物層完全分解的情況下，表面層以及下面的襯底的晶格的重排。層13的塌陷部分的附圖標記為14(見圖1)。

發(fā)明內(nèi)容
這些缺陷是不希望的，本發(fā)明的目的是找到解決這些問題的方法并且防止在過渡區(qū)附近形成該晶體缺陷區(qū)。進一步地，需要盡可能地最小化過渡區(qū)120的寬度，從而獲得塊區(qū)10、Se0I區(qū)100 或者區(qū)100和具有部分分解的氧化物層的區(qū)，這些區(qū)彼此截然不同，即這些區(qū)之間具有尖銳的過渡。為此，本發(fā)明涉及一種在所謂“混合”襯底上制造電子、光學和/或光電子元件的方法，該襯底包括第一絕緣體上半導體區(qū)，在該區(qū)中氧化物層掩埋在兩個半導體材料層之間；以及稱為“塊”區(qū)的半導體材料區(qū)，或第二絕緣體上半導體區(qū)，在該區(qū)中掩埋氧化物層比所述第一區(qū)薄，該方法包括提供絕緣體上半導體(SeOI)類型的襯底，該襯底包括半導體材料支撐襯底、薄半導體層和所述支撐襯底和所述薄層之間的掩埋氧化物層。根據(jù)本發(fā)明，該方法包括以下連續(xù)的步驟-在所述襯底中形成多個溝道，稱為“初級溝道”，該溝道在所述薄層的自由表面上開口，每個初級溝道在穿過所述薄層和所述掩埋氧化物層的深度上延伸，所述初級溝道被形成以界定并包圍所述襯底的至少一個所謂的“島”區(qū)，-形成掩模，稱為“分解”掩模，通過沉積材料在所述初級溝道的內(nèi)部形成所述掩模，并以覆蓋所述薄層的所述自由表面的位于所述島的外部的區(qū)的層的形式來形成所述掩模，-接著進行熱處理，用于分解所述襯底的所述島上出現(xiàn)的掩埋氧化物層，從而減小其厚度。根據(jù)本發(fā)明的其他有利的且非限制性的特征，單獨或組合地-在所述分解熱處理之后，去除了全部的分解掩模；-去除了分解掩模之后，在制造電子、光學和/或光電子元件期間在所述初級溝道中沉積絕緣材料；-繼續(xù)進行所述分解熱處理直到島處的氧化物全部分解；-形成每個初級溝道從而穿過所述薄半導體層以及所述掩埋氧化物層，并在位于所述掩埋氧化物層之下的半導體材料的所述支撐襯底的厚度的一部分上延伸；-形成所述分解掩模從而隨著圍繞所述島的位于初級溝道之上的區(qū)的延伸，分解掩模也包括覆蓋島的外圍的部分；-所述分解掩模由氮化硅SixNy或者碳化硅SiC制成；-所述初級溝道通過光刻和刻蝕形成；
-所述分解熱處理在烤箱中進行，在烤箱中存在中性或還原氣氛，且烤箱中氧含量小于lOppm，溫度在1，100°C和1，300°C之間；-所述半導體材料是硅；-在所述分解熱處理之后，只有作為覆蓋所述薄層的自由表面的位于所述島外部的區(qū)的層存在的部分掩模被去除，所述初級溝道中的掩模的部分被保留；-所述島的表面區(qū)在4和100μ m2之間。


現(xiàn)在將參考指示性而非限制性地顯示本發(fā)明的多個可能實施例的附圖來描述本發(fā)明，從而本發(fā)明的其他特征和優(yōu)點將更加明顯。在這些圖中-前述圖1是描述混合襯底的圖，該襯底被掩模覆蓋，并根據(jù)現(xiàn)有技術(shù)的方法獲得，-圖2和3是描述本發(fā)明的方法的形成溝道和遮蓋襯底的步驟的兩個可選實施例的俯視圖，-圖4A-4F是描述根據(jù)本發(fā)明的不同步驟的實施例的圖，這些步驟導致在絕緣體上半導體襯底中形成溝道，-圖5A-5F是描述根據(jù)本發(fā)明的方法的第一實施例的不同步驟的圖，這些步驟導致混合襯底的形成，以在元件制造中應用。-圖6A-6C是描述根據(jù)本發(fā)明的第二實施例的方法的不同步驟的圖，這些步驟導致混合襯底的形成，以在元件制造中應用。
具體實施例方式根據(jù)本發(fā)明的方法的第一部分包括在絕緣體上半導體(下文稱為“％01襯底”) 類型的襯底中形成溝道，這是在進行掩埋在襯底中的絕緣體層的選擇性、部分或全部分解的步驟之前。因此目的是將在其中掩埋氧化物將被分解的襯底的區(qū)與在其中氧化物將被保留的區(qū)晶體地隔離。由此限制了過渡區(qū)的延伸和該過渡區(qū)附近的晶體缺陷的產(chǎn)生。為達此目的，需要在％01襯底的表面形成掩模，掩模的圖形對應于要形成的溝道的圖形。下面將參考附圖4A-4D來描述該掩模(稱為“用于形成溝道的掩?！?的可能實施例的不同步驟。在圖4A中，可看到襯底1從其底部到其表面連續(xù)地包括半導體支撐襯底11、 氧化物層12、和薄半導體層13。層13的自由上表面的附圖標記為130。氧化物層12掩埋在支撐襯底11和半導體層13之間，因此在本領(lǐng)域的術(shù)語中通常用縮寫B(tài)OX (Buried OXide layer，掩埋氧化物層)來指代。作為一示例，支撐襯底11基本上扮演襯底1的加強件(stiffener)的角色。為達此目的，支撐襯底11的厚度通常為大約幾百微米。支撐襯底11可以是大塊襯底(bulk substrate)或者復合襯底，即包括不同材料的至少兩層的堆疊。
作為一示例，因此支撐襯底11可包括以下材料之一單晶或多晶形式的硅(Si)、 氮化鎵(GaN)、藍寶石。薄半導體層13可以是復合的，即包括多個半導體材料層的堆疊。半導體層的材料可以是單晶、多晶、或無定形的。可以是或不是多孔的，可以是或不是摻雜的。薄半導體層13包括至少一種半導體材料，例如硅(Si)、鍺(Ge)或硅鍺(SiGe)?？赏ㄟ^松弛或應力材料形成該薄半導體層13。根據(jù)本發(fā)明的優(yōu)選的可選實施例，SeOI襯底1是SOI襯底，其中支撐11和薄層13 的半導體材料是硅。為了允許后續(xù)的氧的充分快速擴散，薄半導體層13的厚度優(yōu)選地小于500nm，更優(yōu)選地小于250nm，或甚至更優(yōu)選地小于70nm。實際上，半導體層13的厚度越厚，氧化物12 的擴散速度越慢。因此，氧通過厚度大于500nm的半導體層13的擴散是非常慢的，因此在工業(yè)上不
是非常有利。為了限制分解處理的持續(xù)時間，支撐的氧化物層12優(yōu)選地具有薄的或超薄的厚度，即在包含在5nm和IOOnm之間，優(yōu)選地在IOnm和25nm之間。用于根據(jù)本發(fā)明所述的方法的襯底1是由本領(lǐng)域技術(shù)人員是已知的用于轉(zhuǎn)移層的任何技術(shù)形成的，包括粘性鍵合(adhesive bonding) 0在這些技術(shù)中，作為提示，可涉及Smart Cut 方法，其主要包括以下步驟i)在支撐襯底上或包含半導體層的施主襯底上形成氧化物層，ii)在施主襯底上形成脆化區(qū)，該脆化區(qū)限定了要被轉(zhuǎn)移的薄半導體層，iii)將該施主襯底粘性鍵合在該支撐襯底上，氧化物層被放置在粘性鍵合界面上，iv)沿著脆化區(qū)分裂該施主襯底，從而將該薄半導體層轉(zhuǎn)移到支撐襯底上。該方法對于本領(lǐng)域技術(shù)人員是已知的，因此這里不再詳述?？蓞⒖祭?Jean-Pierre Colinge,Kluwer Academic Publishers,ρ· 50-51的“Silicon-On-Insulator Technology =Materials to VLSI, 2nd Edition”。也可采用一方法，包括在支撐襯底上粘性鍵合包括半導體層的施主襯底，用氧化物層覆蓋這兩個襯底的全部或其中之一，以及然后通過施主襯底的后面減小施主襯底的厚度，從而僅在支撐襯底上留下薄半導體層。由此獲得的襯底可接受標準修整處理(拋光、平坦化、清潔……)。在這些用于形成襯底的方法中，氧化物層通過熱氧化(這種情況下氧化物是已受到氧化的襯底的材料的氧化物)或者通過沉積例如二氧化硅(SiO2)形成在施主襯底上或支撐襯底上。氧化物層也可以是原生氧化物(native oxide)層，其產(chǎn)生自與空氣接觸的施主襯底和/或支撐襯底的自然氧化。特別地，在進行粘性鍵合之前，可以在接觸的表面的全部或其中之一上施加本領(lǐng)域技術(shù)人員是已知的清潔或等離子體活化步驟，從而強化粘性鍵合能量。如圖4B所示，可選且優(yōu)選地，在襯底1上，通過沉積形成能夠形成硬掩模的材料的層21。該材料能夠承受后續(xù)的刻蝕處理條件。作為一示例，二氧化硅是優(yōu)選的用于形成該硬掩膜的材料，因為其易于施加，即易于沉積并且之后去除。進一步地，在薄層13的半導體材料是硅的情況下，使用SiO2是明智的，因為SW2不會污染薄層，并且針對硅進行選擇性刻蝕。層21的厚度約20nm。如果層21存在的話，則在層21的整個表面上沉積感光樹脂層22，如果不存在，則直接沉積在襯底1上。光刻掩模23的圖形對應于后續(xù)要在襯底1上形成的溝道的圖形，光刻掩模 23施加在組件上。換言之，光刻掩模23的孔230對應于未來的溝道的位置。接著進行通過掩模23的樹脂22的局部照射(insolation)。如圖4C所示，樹脂22的照射區(qū)被選擇性地去除，例如通過在溶劑中溶解，從而獲得具有孔220’的樹脂層22’，其圖形對應于掩模23的孔230的圖形。如圖4D所示，之后通過在樹脂層22’上形成的孔220’進行硬掩模層21的暴露區(qū)的刻蝕，如果之前形成了硬掩模層的話。通常，該刻蝕是利用等離子體執(zhí)行的干刻蝕，樹脂層22’對其有抵抗力。然后去除殘留的樹脂層22’，例如通過適當?shù)娜軇?。由此獲得了后文被稱作“刻蝕掩模”掩模21’。可選地，特別是省略了形成硬掩膜層21的步驟時，可保留樹脂22’，并且可直接進行后續(xù)的形成溝道的步驟。上述技術(shù)是微電子領(lǐng)域通用的，并且僅作為示例描述。通常，任何可形成刻蝕掩模 21’或可形成深溝道的方法都可用于本發(fā)明的該階段。如圖4E所示，之后通過在掩模21’中形成的孔210’和/或在樹脂22’中形成的孔220’對襯底1的暴露區(qū)進行刻蝕，從而在其中形成溝道。這些溝道是通過干刻蝕形成的，例如，特別通過根據(jù)已知的“深反應離子刻蝕”技術(shù)。根據(jù)第一實施例，刻蝕溝道直到其向下延伸到一深度，在該深度溝道穿過了薄層 13和掩埋氧化物層12。在這種情況下，溝道的附圖標記為3。根據(jù)第二可選實施例，該溝道被刻蝕得稍深一些，從而溝道延伸穿過支撐襯底11 的厚度的一部分，例如穿過幾微米。該溝道的附圖標記則為3’。在附圖中，這些溝道描繪為喇叭形；然而它們也可以具有平行的縱向壁。溝道3，3’的寬度通常是約幾百納米。在圖4E以及后面的附圖中，為了簡化的目的，溝道3和3’兩種類型都畫在同一襯底上。然后去除硬掩膜殘留物21’ (如果存在)，例如通過干或濕刻蝕，從而獲得具有其溝道3或3，的％01襯底1，如圖4F所示。形成這些溝道的目的是通過在其周圍圍繞所述襯底的至少一個區(qū)來劃界， 從而將其從位于其周圍的區(qū)分離，該襯底的至少一個區(qū)至少包括薄層13的一部分，氧化物層12的一部分，或甚至支撐襯底11的一部分。這樣的區(qū)在后文稱為“島”，在該區(qū)中后續(xù)將發(fā)生氧化物的全部或部分分解。該島的附圖標記為30。參考圖2，可看到圓形的所述島的示例性實施例。
盡管這種形狀或者任何其他不規(guī)則的島形狀都是可能的，該島優(yōu)選地通過第一組平行溝道和垂直于第一組的第二組溝道來限定，如圖3所示。從而獲得了襯底1的網(wǎng)格。島的表面積可在4和100 μ m2之間。島30的分布和尺寸由要形成在該板上的元件來決定。現(xiàn)在參考圖6A-6C來描述分解氧化物的步驟的第一可選實施例。如6Α所示，通過沉積一方面在初級溝道3，3’內(nèi)部將其填充、另一方面作為在位于先前限定的島30的外部的薄層13的自由表面130的部分上延伸的層的材料，來形成掩模 4，下文中稱為“分解掩?！薄Ｔ趫D2中，示意性地，僅在襯底1的左半部分描述了掩模4?？梢钥吹剑谀８采w了襯底1的自由表面130和溝道3，除了島30，在島30上將后續(xù)進行分解。在圖3描述的情況中，溝道是直線的并以直角交叉，掩模4有利地可例如被沉積為棋盤狀。用于制造該掩模4的材料優(yōu)選地應同時滿足易于沉積、然后可能易于在分解處理后去除、并且能夠抵擋分解處理條件并最終形成針對氧原子的擴散的屏障。通式為SixNy的氮化硅是特別適合的，其中可假設計量系數(shù)對χ和y為不同值。主要采用Si3N4。也可以采用碳化硅SiC。該掩模4的形成是通過采用傳統(tǒng)的光刻技術(shù)來實施的，例如參考圖4B-4D所描述的技術(shù)。掩模4的厚度通常為1和50納米之間，優(yōu)選地為約20納米。現(xiàn)在參考圖6B來描述氧化物12的全部或部分分解處理。該分解處理包括在中性或還原氣氛中，在確定的溫度和持續(xù)時間條件下，對襯底1 施加熱處理，其中溫度和持續(xù)時間條件主要取決于薄半導體層13的厚度。下面將對襯底1實施分解處理作為一個示例，其中薄半導體層13是硅，8卩“絕緣體上硅” (SOI)襯底。在可被弓丨用的 0. Kononchuk 等人的文章‘Internal Dissolution of Buried Oxide in SOI Wafers", Solid State Phenomena Vols. 131-133 (2008) pp 113-118 中詳細描述了在SOI結(jié)構(gòu)中分解氧化物的機制。在該處理中，SOI襯底1被放置在烤箱中，在烤箱中產(chǎn)生氣流，從而形成中性或還
原氣氛。因此氣流可包括氬、氫和/或其混合物。很重要地，應注意到分解現(xiàn)象僅在氣氛中的氧濃度和氧化物層表面的氧濃度之間存在足夠的梯度時才出現(xiàn)。因此，認為烤箱中的氣氛的氧含量應該小于lOppm，當考慮到泄露時，該含量強制氣流中的氧含量小于lppb。S—Ludsteck^AWi:$"Growth model for thin oxides and oxide optimization，，，Journal of Applied Physics, Vol. 95, No. 5, March 2004。在傳統(tǒng)的烤箱中無法獲得這些條件，傳統(tǒng)的烤箱產(chǎn)生太多的泄露，難以獲得這樣小的含量；烤箱應該是專門針對最佳密封來設計的，特別是通過減小部件的數(shù)量從而避免墊圈，以及通過采用大部件來設計的。
相反地，氣氛中的氧濃度大于IOppm會終止分解，并促進暴露的硅13的氧化。在SOI的情況下，分解處理是在1，100°C和1，300°C之間，優(yōu)選約1，200°C的溫度下施加的。實際上，溫度越高，氧化物的分解速度越高。因此處理的溫度應保持在硅的熔化溫度之下。例如，為了在IOOnm薄硅層下分解厚度為2nm的氧化物，熱處理條件是，1，100°C下持續(xù)2小時，1，200°C持續(xù)10分鐘，或1，250°C持續(xù)4分鐘。然而應強調(diào)，這些值特別取決于分解烤箱中的殘留氧濃度。因此，也曾觀察到更大的分解厚度。在任何情況下，施加分解處理從而全部或部分地去除掩埋的絕緣體。為了簡化的目的，在圖6B和6C的左半部分描述了氧化物部分分解之后獲得的結(jié)果，在右半部分描述了氧化物全部分解之后獲得的結(jié)果；然而，在實施該方法的過程中，應注意在同一襯底上僅可能獲得氧化物的部分分解或者全部分解。在沒有被掩模4保護的島30處的氧化物12全部或部分分解之后，去除掩模4，例如通過干或濕刻蝕，并且獲得如圖6C所示的混合襯底1’?？捎^察到由于溝道3，3’的存在，區(qū)100與塊區(qū)10 (當全部分解時)或者與具有減薄的氧化物層的區(qū)15 (當部分分解時)清晰地區(qū)分開。再也沒有像現(xiàn)有技術(shù)中的情況中那樣的過渡區(qū)，也沒有任何在薄層中具有額外位錯的區(qū)。進一步地，以特別有利的方式，由此形成的溝道3，3’可后續(xù)地在制造電子元件的方法中重新使用以在其上沉積絕緣體。實際上，溝道通常在制造元件的步驟中形成，例如本領(lǐng)域技術(shù)人已知的縮寫“STI”(Shallow Trench Isolation，淺溝道隔離)。因此根據(jù)本發(fā)明的方法不包括任何用于制造元件的額外操作，但是在制造方法之前形成這些溝道的事實能夠獲得上述的優(yōu)點?，F(xiàn)在參考圖5A-5F來描述分解處理的第二可選實施例。與前面附圖中同樣的元件的附圖標記相同。氮化物薄層5被沉積在襯底1的上面130，如圖4F所示的那樣，并且沉積在溝道 3，3’的底部以及側(cè)面。該氮化物例如為Si3N4。利用稱為“汽相沉積”的沉積汽相的技術(shù)來進行沉積。如圖5B所示，然后將絕緣體6 (例如SiO2)的厚層沉積在氮化物層5上，從而填充溝道3，3’，并且覆蓋襯底1的全部表面。然后進行絕緣層6的表面的拋光。獲得的結(jié)果如圖5C所示。利用氮化物薄層5， 在拋光期間可以選擇性地終止表面處S^2的去除，因為該材料比S^2硬得多。然后，位于層13的表面的薄氮化物層5被去除。這通常是在上述拋光步驟的繼續(xù)進行中實現(xiàn)的，通過改變該拋光的條件，例如通過引入適當?shù)膾伖饽酀{。可參見圖5D，根據(jù)已經(jīng)在前面參考圖6A-6C的實施例中描述的內(nèi)容，分解掩模4沉積在襯底的表面。因此不再詳細描述該掩模的性質(zhì)及其沉積技術(shù)。然而，應注意在這種情況下，掩模4可有利地被沉積從而也覆蓋島30的寬度L的外圍，這是以圍繞該島的初級溝道3或3’上方的掩模4的延伸的方式進行的。該額外的掩模部分4在圖5D中的附圖標記為40。圖5E描述了在沒有被掩模4覆蓋的島30處的氧化物分解處理。該分解處理按照前面描述的來執(zhí)行。為了簡化的目的，在圖5E和5F的左半部分描述了氧化物部分分解之后獲得的結(jié)果(參見具有附圖標記為15的減薄化氧化物層的％01區(qū))，在右半部分描述了氧化物全部分解之后獲得的結(jié)果(參見塊區(qū)10)。然而，在本方法的實施過程中，應注意僅可能在同一襯底上獲得氧化物的部分分解或者全部分解。在去除掩模4之后，獲得混合襯底1’，其中溝道3或3’在壁上或SiO2 6上填充有 Si3N4層5，其都形成絕緣材料，在襯底上制造元件的步驟的后續(xù)執(zhí)行過程中，SiO2 6上填充的Si3N4層將被保護。該襯底如圖5F所示。應注意，由于掩模4的部分40的存在，能夠確保溝道的氧化物6的完全封裝，從而避免該氧化物暴露到分解處理的氣氛以及與該氣氛的可能的有害反應。最后，盡管圖中沒有顯示，也可以在前面形成的塊區(qū)10和區(qū)15和100中再形成另一組溝道，所謂的“次級”溝道，這在后續(xù)的電子元件制造的范圍內(nèi)。在分解和去除掩模4之后，可繼續(xù)進行制造元件的標準方法，在放置元件的塊或 "SeOI"區(qū)上形成元件并根據(jù)需要調(diào)節(jié)其性能。
權(quán)利要求
1.一種在所謂“混合”襯底(1’)上制造電子、光學和/或光電子元件的方法，所述混合襯底(1’)包括第一絕緣體上半導體區(qū)(100)、稱為“塊”區(qū)的半導體材料區(qū)(10)或第二絕緣體上半導體區(qū)(15)，其中在所述第一絕緣體上半導體區(qū)中，氧化物層(1 掩埋在兩個半導體材料層(11，1 之間，在所述第二絕緣體上半導體區(qū)中掩埋的氧化物層比所述第一區(qū)(100)中掩埋的氧化物層薄，該方法包括提供絕緣體上半導體(SeOI)類型的襯底(1)，該襯底包括半導體材料的支撐襯底(11)、薄半導體層(1 和位于所述支撐襯底(11)和所述薄層(13)之間的掩埋氧化物層(12)，其特征在于，該方法包括以下連續(xù)的步驟-在所述襯底(1)中形成多個溝道(3，3’)，稱為“初級溝道”，該溝道在所述薄層的自由表面(130)上開口，每個初級溝道(3，3’)在穿過所述薄層(1 和所述掩埋氧化物層(12) 的深度上延伸，所述初級溝道(3，3’ )被形成以界定并包圍所述％01襯底(1)的至少一個所謂的“島”區(qū)(30)，-形成所謂的“分解”掩模G，5，6)，通過沉積材料在所述初級溝道(3，3’)的內(nèi)部形成所述掩模，并作為覆蓋所述薄層(13)的所述自由表面(130)的位于所述島(30)的外部的區(qū)的層，-接著進行熱處理，用于分解所述％01襯底的所述島(30)上出現(xiàn)的掩埋氧化物層，從而減小其厚度。
2.根據(jù)權(quán)利要求1所述的方法，其特征在于，在所述分解熱處理之后，去除了全部的分解掩模⑷。
3.根據(jù)權(quán)利要求2所述的方法，其特征在于，去除了所述分解掩模(4)之后，在制造電子、光學和/或光電子元件期間在所述初級溝道(3，3’ )中沉積絕緣材料(6)。
4.根據(jù)前述權(quán)利要求中任一項所述的方法，其特征在于，繼續(xù)進行所述分解熱處理直到所述島(30)處的氧化物全部分解。
5.根據(jù)前述權(quán)利要求中任一項所述的方法，其特征在于，形成每個初級溝道(3’)從而穿過所述薄半導體層(1 以及所述掩埋氧化物層(12)，并在位于所述掩埋氧化物層(12) 之下的半導體材料的所述支撐襯底(11)的厚度的一部分上延伸。
6.根據(jù)權(quán)利要求1或2所述的方法，其特征在于，形成所述分解掩模(4)從而隨著圍繞所述島(30)的位于初級溝道(3，3’ )之上的區(qū)的延伸，所述分解掩模(4)也包括覆蓋島 (30)的外圍的部分(40)。
7.根據(jù)前述權(quán)利要求中任一項所述方法，其特征在于，所述分解掩模由氮化硅 SixNy或者碳化硅SiC制成。
8.根據(jù)前述權(quán)利要求中任一項所述的方法，其特征在于，所述初級溝道(3，3’)通過光刻和刻蝕形成。
9.根據(jù)前述權(quán)利要求中任一項所述的方法，其特征在于，所述分解熱處理在烤箱中進行，在烤箱中存在中性或還原氣氛，且烤箱中氧含量小于lOppm，溫度在1，100°C和1，300°C 之間。
10.根據(jù)前述權(quán)利要求中任一項所述的方法，其特征在于，所述半導體材料是硅。
11.根據(jù)前述權(quán)利要求中任一項所述的方法，其特征在于，在所述分解熱處理之后，只有作為覆蓋所述薄層(1 的自由表面的位于所述島(30)外部的區(qū)的層存在的部分掩模(4,5,6)被去除，所述初級溝道(3，3’ )中的掩模的部分被保留。
12.根據(jù)前述權(quán)利要求中任一項所述的方法，其特征在于，所述島(30)的表面區(qū)在4和 100 μ m2 之間。
全文摘要
本發(fā)明涉及一種在混合襯底上制造元件的方法。該方法包括以下步驟提供絕緣體上半導體(SeOI)類型的襯底(1)，該襯底(1)包括支撐襯底(11)和薄層(13)之間的掩埋氧化物層(12)，在所述襯底(1)中形成多個溝道(3，3’)，該溝道在所述薄層(13)的自由表面(130)上開口，并且在穿過所述薄層(13)和所述掩埋氧化物層(12)的深度上延伸，所述初級溝道(3，3’)界定所述SeOI襯底(1)的至少一個島(30)，在所述初級溝道(3，3’)的內(nèi)部形成掩模(4)，并作為覆蓋所述薄層(13)的所述自由表面(130)的位于所述島(30)的外部的區(qū)的層，接著進行熱處理，用于分解所述島(30)上出現(xiàn)的掩埋氧化物層，從而減小其厚度。
文檔編號H01L21/762GK102326246SQ201080008818
公開日2012年1月18日 申請日期2010年2月11日 優(yōu)先權(quán)日2009年2月24日
發(fā)明者D·朗德呂, G·里烏 申請人:S.O.I.Tec絕緣體上硅技術(shù)公司