專利名稱：非對稱結型場效應晶體管及其制造方法
技術領域：
本發(fā)明涉及半導體結構，并且具體而言涉及具有低導通電阻的結型場效應晶體管 (JFET)及其制造方法。
背景技術：
固態(tài)功率放大器的優(yōu)勢在于其緊湊的尺寸和容易集成到半導體電路組件中。遺憾的是，當前半導體功率放大器的制造方法要求專用于功率放大器器件的半導體襯底或要求除了用于典型的半導體互補型金屬氧化物半導體(CMOS)器件或其變體的普通半導體處理步驟之外的許多處理步驟。例如，高端功率放大器以砷化鎵(GaAs)技術構造，該技術要求GaAs襯底和與基于硅的CMOS技術不相兼容的專用的處理步驟。因此，利用GaAs技術的功率放大器往往很昂貴。中檔功率放大器以針對高電壓功率應用而開發(fā)的改進型硅鍺雙極互補型金屬氧化物半導體(SiGe BiCMOS)技術構造。即使是改進型SiGe BiCMOS技術也傾向于增加其自身的與實現(xiàn)功率放大器關聯(lián)的成本。以標準CMOS技術實現(xiàn)功率放大器也傾向于引入許多新的處理步驟和器件修改以適應功率放大器所需的高電壓，因而也增加了功率放大器的制造成本。結型場效應晶體管(JFET)是在其中源極和漏極之間的電流由向結型柵極端子 (或“柵極”)施加的電壓進行控制的半導體器件。與金屬氧化物半導體場效應晶體管 (MOSFET)不同，JFET的柵極與源極和漏極并不絕緣。取而代之，晶體管的主體和晶體管的柵極形成反向偏置的Pn結，其中耗盡區(qū)存在于柵極和主體這兩者之中。因此，JFET是具有高輸入阻抗的耗盡型器件。通常以電壓輸入的形式向柵極提供輸入信號。輸出是由柵極處的輸入電壓調(diào)制的、源極和漏極之間的電流。耗盡型JFET和增強型MOSFET之間的差異在于JFET通常是“導通”的，即，在不施加柵極偏壓時，JFET導通，而在施加反向偏置柵壓時 (這增加溝道內(nèi)的耗盡區(qū)并且使溝道區(qū)域夾斷)，JFET截止。典型的JFET包括使用第一導電類型(即ρ型或η型)的摻雜劑重摻雜的源極和漏極，最大摻雜濃度范圍通常從1. OX 102°/cm3至3. OX 1021/cm3。在技術上講為JFET的溝道的主體也使用第一導電類型的摻雜劑來摻雜，摻雜濃度范圍通常從1. OX IO1Vcm3至 1.0X1019/Cm3。耗盡區(qū)沿pn結邊界形成于溝道內(nèi)。位于溝道上并與源極和漏極分離的柵極使用第一導電類型的相反類型的第二導電類型的摻雜劑來重摻雜，最大摻雜劑濃度的范圍通常從1. OX IO2tVcm3至3. OX 1021/cm3?？鐤艠O觸點和溝道施加偏置電壓，從而在柵極和溝道之間形成反向偏置的pn結。柵極觸點直接與柵極接觸，并且柵極觸點通常是金屬半導體合金。金屬半導體合金歐姆觸點通常還用于與源極和漏極區(qū)域接觸，源極區(qū)域和漏極區(qū)域因相似的摻雜類型而與溝道電接觸。在電路層級上，JFET柵極表現(xiàn)出小的電流負載，其為柵極溝道結的反向偏置泄露。 JFET的電流負載(即柵極電流)高于典型MOSFET的電流負載，這是由于MOSFET具有因柵極和溝道之間的絕緣體(即，柵極電介質)所致的極低的柵極電流，例如，在皮安培范圍中。然而，典型的JFET的柵極電流相比于典型的雙極結型晶體管(BJT)的基極電流要低得多， 并且典型的JFET的跨導高于典型的MOSFET的跨導，從而允許處理更高電流。因此，JFET被用于高輸入阻抗線性放大器電路中。在功率半導體電路中使用JFET作為開關也是已知的。JFET中的高導通/截止阻抗比對于實現(xiàn)高功率放大是必要的。為了提供這樣的高導通/截止阻抗比，JFET需要在導通狀態(tài)期間具有低阻抗，而在截止狀態(tài)期間具有高阻抗。 為了降低導通狀態(tài)中的阻抗，需要增加在JFET中溝道的截面面積。與此同時，需要最小化通過溝道的泄露電流以增加截止狀態(tài)中的阻抗。

發(fā)明內(nèi)容
本發(fā)明提供一種具有非對稱源極和漏極的結型場效應晶體管(JFET)，從而使得在不降低可允許的漏極電壓或急劇增加使JFET截止所需的柵極電壓(即，通常稱為￥。 或 Vpinch)的情況下降低源極側的導通電阻并且增加導通電流。在本發(fā)明中，半導體襯底中的結型場效應晶體管(JFET)包括源極區(qū)域、漏極區(qū)域、溝道區(qū)域、上柵極區(qū)域和下柵極區(qū)域。下柵極區(qū)域電連接到上柵極區(qū)域。上柵極區(qū)域和下柵極區(qū)域對流過溝道區(qū)域的電流進行控制。通過執(zhí)行將源極區(qū)域的厚度擴展至大于漏極區(qū)域的厚度并且擴展至淺溝槽隔離之下的離子注入步驟，形成了非對稱JFET。源極區(qū)域的深度相對于漏極區(qū)域深度的擴展降低了少數(shù)電荷載流子垂直和水平地行進通過溝道區(qū)域的長度、降低了 JFET的導通電阻并且增加了 JFET的導通電流，從而增強了 JFET的總體性能。根據(jù)本發(fā)明的一個方面，提供了一種半導體結構，其包括主體層，包括半導體材料并且具有第一導電類型的摻雜并且位于半導體襯底中；源極區(qū)域，包括半導體材料并且具有第一導電類型的摻雜并且橫向地鄰接主體層；漏極區(qū)域，具有半導體材料并且具有第一導電類型的摻雜并且橫向地鄰接主體層；上柵極區(qū)域，包括半導體材料并且具有第二導電類型的摻雜并且垂直地鄰接主體層的頂部表面，其中第二導電類型與第一導電類型相反；以及下柵極區(qū)域，包括半導體材料并且具有第二導電類型的摻雜并且垂直地鄰接主體層的底部表面并且橫向地鄰接主體層的側壁并且鄰接上柵極區(qū)域，其中源極區(qū)域和漏極區(qū)域具有基本上共面的頂部表面，并且其中源極區(qū)域的底部表面位于漏極區(qū)域的最底部表面的水平面之下。根據(jù)本發(fā)明的另一方面，提供了一種半導體結構的制造方法，其包括在包括半導體材料的半導體襯底中形成堆疊，該堆疊從底部到頂部是下柵極區(qū)域、主體層和上柵極區(qū)域，其中主體層具有第一導電類型的摻雜，其中下柵極區(qū)域和上柵極區(qū)域具有第二導電類型的摻雜，并且其中第二導電類型與第一導電類型相反；通過使用附加的第一導電類型的摻雜劑來摻雜主體層的部分而形成具有第一導電類型的摻雜的上源極區(qū)域和漏極區(qū)域；以及通過使用附加的第一導電類型的摻雜劑來摻雜主體層的另一部分而形成具有第一導電類型的摻雜的下源極區(qū)域，其中下源極區(qū)域和上源極區(qū)域構成完整構造的源極區(qū)域，并且其中上源極區(qū)域的底部表面鄰接下源極區(qū)域的頂部表面。


現(xiàn)在將僅通過示例的方式參考所附附圖來描述本發(fā)明的實施方式，在附圖中
圖IA至圖7B是第一示例性半導體結構在制造工藝的各個階段的各種視圖。具有相同數(shù)字標記的附圖對應于制造的相同階段。具有后綴“A”的附圖是沿在具有相同數(shù)字標記和后綴“B”的附圖中的平面A-A’的縱截面視圖。具有后綴“B”的附圖是自上而下的視圖；圖8是第二示例性半導體結構的縱截面視圖；以及圖9是第三示例性半導體結構的縱截面視圖。
具體實施例方式如上所述，本發(fā)明涉及具有低導通電阻的結型場效應晶體管(JFET)及其制造方法，現(xiàn)在將結合所附附圖對其進行詳細描述。在所有附圖中，相同的參考數(shù)字或字母用于指示相似或等同的元件。附圖未必成比例地繪制。參見圖1，根據(jù)本發(fā)明第一實施方式的第一示例性半導體結構包括包含半導體層 10的半導體襯底8。優(yōu)選地，半導體層10包括半導體材料，諸如硅、鍺、硅鍺合金、硅碳合金以及硅鍺碳合金、砷化鎵、砷化銦、磷化銦、III-V族化合物半導體材料、II-VI族化合物半導體材料、有機半導體材料和其他化合物半導體材料。優(yōu)選地，半導體層10為單晶體，即， 原子在半導體層10內(nèi)以單晶晶格外延地對齊。半導體襯底8可以是體襯底、絕緣體上半導體(SOI)襯底或者包括至少一個體部分和至少一個SOI部分的混合襯底。半導體層10具有第二導電類型的摻雜，并且由第二導電類型的摻雜劑來摻雜。第二導電類型可以是P型或η型。第二導電類型的相反導電類型在此被稱為第一導電類型。 如果第一導電類型是ρ型，則第二導電類型是η型，并且反之亦然。對于ρ型摻雜而言，摻雜劑種類可以是B、In、Ga或其組合，而對于η型摻雜而言，摻雜劑種類可以是P、As、Sb或其組合。半導體層10的摻雜劑濃度通常從3. OXlO1Vcm3至3. 0 X IO1Vcm3,但是在此也考慮到了更小或更大的摻雜劑濃度。在半導體襯底10中形成淺溝槽隔離(STI)結構。淺溝槽隔離結構包括第一淺溝槽隔離結構20Α、第二淺溝槽隔離結構20Β、第三淺溝槽隔離結構20C以及第四淺溝槽隔離結構20D。每個淺溝槽隔離結構O0A、20B、20C和20D)從半導體襯底8的頂部表面延伸進入半導體襯底8。淺溝槽隔離結構O0A、20B、20C和20D)的底部表面可以位于距離半導體襯底8的頂部表面基本相同的深度處。淺溝槽隔離結構O0A、20B、20C和20D)的深度可以從IOOnm至lOOOnm，并且典型地從200nm至500nm。淺溝槽隔離結構Q0A、20B、20C和20D)包括電介質材料，諸如氧化硅、氮氧化硅、 氮化硅或者其組合。每個淺溝槽隔離結構O0A、20B、20C和20D)都由半導體層10的延伸至半導體襯底8的頂部表面的部分彼此隔離。第一淺溝槽隔離結構20A橫向地圍繞半導體層10的第一頂部部分。第二淺溝槽隔離結構20B橫向地圍繞半導體層10的第二頂部部分。 第一淺溝槽隔離結構20A和第二淺溝槽隔離結構20B之間的距離可以為從IOOnm至10 μ m, 但是在此也考慮到了更小或更大的距離。半導體層10的第三頂部部分橫向地圍繞第一淺溝槽隔離結構20A和第二淺溝槽隔離結構20B。第三淺溝槽隔離結構20C橫向地圍繞半導體層10的第三頂部部分。半導體層10的第四頂部部分橫向地圍繞第三淺溝槽隔離結構 20C。第四淺溝槽隔離結構20D橫向地圍繞半導體層的第四頂部部分。半導體層10的第五頂部部分(圖中未示)可橫向地圍繞第四淺溝槽隔離結構20D。參見圖2A和圖2B，垂直堆疊自下而上為內(nèi)部第一導電類型的掩埋半導體層30、 下柵極區(qū)域40和主體層50。第一導電類型的掩埋半導體層30具有第一導電類型的摻雜。 下柵極區(qū)域40具有第二導電類型的摻雜。主體層50具有第一導電類型的摻雜。主體層 50的頂部表面可以延伸至或者可以不延伸至半導體襯底8的頂部表面。優(yōu)選地，主體層50 的頂部表面延伸至半導體襯底8的頂部表面。主體層50的底部表面位于淺溝槽隔離結構 O0A、20B、20(^n20D)的底部表面之下的水平面處。因此，主體層50是完整和統(tǒng)一的構造， 即一個連續(xù)整體?？梢酝ㄟ^形成具有開口的經(jīng)構圖的離子注入掩模(未示出)并且通過穿過經(jīng)構圖的離子注入掩模中的開口向半導體襯底8的暴露部分中注入摻雜劑來形成由內(nèi)部第一導電類型的掩埋半導體層30、下柵極區(qū)域40以及主體層50構成的垂直堆疊。內(nèi)部第一導電類型的掩埋半導體層30、下柵極區(qū)域40以及主體層50的底部表面的深度由注入的離子的種類和能量決定。內(nèi)部第一導電類型的掩埋半導體層30是在半導體層10的位于下柵極區(qū)域40之下的部分中形成的第一導電類型的掩埋半導體層。通常，內(nèi)部第一導電類型的掩埋半導體層30的底部表面位于從400nm至2000nm 的深度處，下柵極區(qū)域40的底部表面位于從300nm到1500nm的深度處，并且主體層的底部表面位于距半導體襯底8的頂部表面從200nm到IOOOnm的深度處，但是針對內(nèi)部第一導電類型的掩埋半導體層30、下柵極區(qū)域40和主體層50中的每個還考慮到了更小或更大的深度。內(nèi)部第一導電類型的掩埋層30、下柵極區(qū)域40和主體區(qū)域50的橫向外圍邊界可以基本上垂直地一致，這是因為針對內(nèi)部第一導電類型的掩埋半導體層30、下柵極區(qū)域40和主體層50全都運用了相同的經(jīng)構圖的離子注入掩模來注入離子。隨后移除經(jīng)構圖的離子注入掩模。內(nèi)部第一導電類型的掩埋半導體層30的摻雜劑濃度可以從3.0X1015/cm3到 1. OX 102°/cm3，但是在此還考慮到了更大的和更小的摻雜劑濃度。下柵極區(qū)域40的摻雜劑濃度可以從LOXIO1Vc1^到1.0X1021/cm3，但是在此還考慮到了更大的和更小的摻雜劑濃度。主體層50的摻雜劑濃度可以從3. OX 1015/cm3到1. 0X 1019/cm3，但是在此還考慮到了更大的和更小的摻雜劑濃度。參見圖3A和圖3B，圍繞內(nèi)部第一導電類型的掩埋半導體層30、下柵極區(qū)域40和主體層50的外圍表面并直接在其上形成垂直堆疊，該垂直堆疊自下而上為外部第一導電類型的掩埋半導體層32和第二導電類型的透穿區(qū)域44。第二導電類型的透穿區(qū)域44的內(nèi)部外圍表面橫向地鄰接下柵極區(qū)域40和主體層50的外圍表面。外部第一導電類型的掩埋半導體層32的內(nèi)部外圍表面橫向地鄰接內(nèi)部第一導電類型的掩埋半導體層30的外圍表面。外部第一導電類型的掩埋半導體層32具有第一導電類型的摻雜，而第二導電類型的透穿區(qū)域44具有第二導電類型的摻雜。外部第一導電類型的掩埋半導體層32和第二導電類型的透穿區(qū)域44之間的垂直邊界可以與內(nèi)部第一導電類型的掩埋半導體層30和下柵極區(qū)域40之間的垂直界面位于基本相同的水平面、位于該水平面之上或之下。內(nèi)部第一導電類型的掩埋半導體層30和外部第一導電類型的掩埋半導體層32統(tǒng)稱為第一導電類型的掩埋半導體層31?？梢酝ㄟ^形成另一具有圍繞主體層50的區(qū)域的開口的、經(jīng)構圖的離子注入掩模(圖中未示)，并且通過穿過經(jīng)構圖的離子注入掩模中的開口向半導體襯底8的暴露部分中注入摻雜劑，來形成外部第一導電類型的掩埋半導體層32和第二導電類型的透穿區(qū)域44 的垂直堆疊。外部第一導電類型的掩埋半導體層32和第二導電類型的透穿區(qū)域44的深度由所注入的離子的種類和能量決定。外部第一導電類型的掩埋半導體層32的深度被設置成使得外部第一導電類型的掩埋半導體層32電連接到內(nèi)部第一導電類型的掩埋半導體層 30。第二導電類型的透穿區(qū)域44的深度被設置成使得第二導電類型的透穿區(qū)域44提供到下柵極區(qū)域40的電接觸。在第一導電類型的掩埋半導體層31和半導體層10之間形成第一 pn結。在第一導電類型的半導體層31和下柵極區(qū)域40之間形成第二 pn結。在下柵極區(qū)域40和主體層 50之間形成另一 pn結。第二導電類型的透穿區(qū)域44與主體層50之間的界面的部分可以鄰接第一淺溝槽隔離結構20A的底部表面和第二淺溝槽隔離結構20B的底部表面。參見圖4A和圖4B，圍繞外部第一導電類型的掩埋半導體層32和第二導電類型的透穿區(qū)域44的外圍表面并且直接在其上形成第一導電類型的透穿區(qū)域34。非必須但是優(yōu)選地，第一導電類型的透穿區(qū)域34和第二導電類型的透穿區(qū)域44之間的整個界面位于第三淺溝槽隔離結構20C之下。第一導電類型的透穿區(qū)域34被設置成使得第一導電類型的透穿區(qū)域34提供到第一導電類型的半導體層31的電接觸。參見圖5A和圖5B，向主體層50的由第一淺溝槽隔離結構20A圍繞的區(qū)域中注入第一導電類型的摻雜劑，從而形成具有第一導電類型的摻雜的下源極區(qū)域52。下源極區(qū)域 52的形成可以通過形成具有在包括主體層50的由第一淺溝槽隔離結構20A橫向圍繞的部分的區(qū)域中的開口的、經(jīng)構圖的離子注入掩模(圖中未示)，并且通過穿過經(jīng)構圖的離子注入掩模中的開口向主體層50的暴露部分注入第一導電類型的摻雜劑而實現(xiàn)。在下源極區(qū)域52中的第一導電類型的摻雜劑濃度大于在主體層50中的第一導電類型的摻雜劑濃度， 主體層50的體積因形成下源極區(qū)域52而減小。例如，下源極區(qū)域52的摻雜劑濃度可以從 lX1018/cm3到lX1021/cm3，但是在此還考慮到了更小和更大的摻雜劑濃度。下源極區(qū)域52 的電導率大于主體層50的電導率，這是由于下源極區(qū)域52中相對于主體層50的更大的摻雜劑濃度而造成的。下源極區(qū)域52的頂部表面可以鄰接或者可以不鄰接半導體襯底8的頂部表面。下源極區(qū)域52的底部表面可以鄰接或者可以不鄰接下柵極區(qū)域40的頂部表面。優(yōu)選地，下源極區(qū)域52的底部表面垂直地鄰接下柵極區(qū)域40的頂部表面。下源極區(qū)域52的整個外圍可以位于第一淺溝槽隔離結構20A之下。參見圖6A和圖6B，向半導體襯底8的各個部分中注入附加的第一導電類型的摻雜劑和第二導電類型的摻雜劑，從而增加經(jīng)注入的部分中的摻雜濃度。摻雜濃度的這種增加降低了經(jīng)注入的半導體部分的電阻。具體而言，將可以包括光致抗蝕劑的第一離子注入掩模(圖中未示)施加在半導體襯底8的頂部表面上并且對該第一離子注入掩模光刻構圖，從而在由第一淺溝槽隔離結構20A所圍繞的區(qū)域、由第二淺溝槽隔離結構20B所圍繞的區(qū)域以及第三淺溝槽隔離結構 20C和第四淺溝槽隔離結構20D之間的區(qū)域中形成開口。穿過第一離子注入掩模中的開口注入第一導電類型的摻雜劑，以直接在下源極區(qū)域52上形成上源極區(qū)域56、直接在主體層 50上形成漏極區(qū)域58以及直接在第一導電類型的透穿區(qū)域34上形成第一導電類型的接觸區(qū)域38。隨后移除第一離子注入掩模。上源極區(qū)域56、漏極區(qū)域58以及第一導電類型的接觸區(qū)域38中的每個都具有第一導電類型的摻雜，并且可以具有從3. OX 1018/cm3到5. OX 1021/cm3的摻雜劑濃度，并且該摻雜劑濃度典型地從3. OX 1019/cm3到1. OX 1021/cm3，但是在此還考慮到了更小和更大的摻雜劑濃度。上源極區(qū)域56、漏極區(qū)域58以及第一導電類型的接觸區(qū)域38的深度可以基本相同，并且可以從30nm到600nm，并且典型地從60nm到300nm，但是在此還考慮到了更小和更大的深度。上源極區(qū)域56、漏極區(qū)域58以及第一導電類型的接觸區(qū)域38的深度小于淺溝槽隔離結構O0A、20B、20C和20D)的深度。具體而言，將可以包括光致抗蝕劑的第二離子注入掩模(圖中未示)施加在半導體襯底8的頂部表面上并且對該第二離子注入光刻構圖，從而形成開口。開口的區(qū)域包括第一淺溝槽隔離結構20A和第二淺溝槽隔離結構20B外的區(qū)域和第三淺溝槽隔離結構20C 內(nèi)的區(qū)域。穿過第二離子注入掩模中的開口注入第二導電類型的摻雜劑，以形成上柵極區(qū)域60和下柵極接觸區(qū)域48。上柵極區(qū)域60位于第一淺溝槽隔離結構20A和第二淺溝槽隔離結構20B之間，并且覆蓋在主體層50上。下柵極接觸區(qū)域48位于主體層50的區(qū)域之外，并且橫向地圍繞第一淺溝槽隔離結構20A、第二淺溝槽隔離結構20B和上柵極區(qū)域60。 上柵極區(qū)域60直接形成在主體層50上，并且下柵極接觸區(qū)域48直接形成在第二導電類型的透穿區(qū)域44上。隨后移除第二離子注入掩模。上柵極區(qū)域60和下柵極接觸區(qū)域48中的每個都具有第二導電類型的摻雜，并且可以具有從3. OX 1018/cm3到5. OX 1021/cm3的摻雜劑濃度，并且該摻雜劑濃度典型地從 3. OX IO1Vcm3到1. OX 1021/cm3，但是在此還考慮到了更小或更大的摻雜劑濃度。上柵極區(qū)域60和下柵極接觸區(qū)域48的深度可以基本相同，并且可以從30nm到600nm，并且典型地從 60nm到300nm，但是在此還考慮到了更小和更大的深度。上柵極區(qū)域60和下柵極接觸區(qū)域 48的深度小于淺溝槽隔離結構Q0A、20B、20C和20D)的深度。上柵極區(qū)域60和下柵極接觸區(qū)域48是完整和統(tǒng)一的構造，即，形成為一個連續(xù)整體。換言之，在上柵極區(qū)域60和下柵極接觸區(qū)域48之間不存在物理上可觀察到的界面。然而，上柵極區(qū)域60和下柵極接觸區(qū)域48之間的邊界與主體層50的外圍的部分一致。上柵極區(qū)域60覆蓋在主體層50上，并且下柵極接觸區(qū)域48位于主體層50的區(qū)域外。下源極區(qū)域52和上源極區(qū)域56共同構成源極區(qū)域55，該源極區(qū)域55從半導體襯底8的頂部表面延伸至下柵極區(qū)域40的頂部表面。源極區(qū)域55是完整和統(tǒng)一的構造。源極區(qū)域55可以具有均勻的摻雜劑濃度，或者可以具有垂直梯度摻雜劑濃度分布，在垂直梯度摻雜劑濃度分布中第一導電類型的摻雜劑的濃度隨著距半導體襯底8的頂部表面的深度變化而變化。源極區(qū)域55在位于第一淺溝槽隔離結構20A的底部表面之下的界面處橫向地鄰接主體層50。源極區(qū)域55可以垂直地鄰接或者可以不鄰接下柵極區(qū)域40。優(yōu)選地，源極區(qū)域55垂直地鄰接下柵極區(qū)域40。源極區(qū)域55和漏極區(qū)域58具有基本上共面的頂部表面。然而，源極區(qū)域55的底部表面位于漏極區(qū)域58的最底部表面的水平面之下。具體而言，源極區(qū)域55的底部表面位于淺溝槽隔離結構Q0A、20B、20C和20D)的底部表面之下， 并且漏極區(qū)域58的最底部表面位于淺溝槽隔離結構Q0A、20B、20C和20D)的底部表面之上。下源極區(qū)域52和上源極區(qū)域56之間的界面基本上與漏極區(qū)域58的底部表面共面，漏極區(qū)域58具有基本平坦的底部表面并且該底部表面是漏極區(qū)域58的最底部的表面。因此， 漏極區(qū)域58并不鄰接下柵極區(qū)域40。源極區(qū)域55、漏極區(qū)域58、上柵極區(qū)域60、下柵極區(qū)域40、第一淺溝槽隔離結構 20A、第二淺溝槽隔離結構20B以及第二導電類型的透穿區(qū)域44包封主體層50，S卩，完全密封主體層50而不留孔洞。優(yōu)選地，除淺溝槽隔離結構Q0A、20B、20C和20D)之外，第一示例性半導體結構的整體都是單晶體，并且與第一示例性半導體結構內(nèi)的其他元件外延地對齊。具體而言，半導體層10、第一導電類型的掩埋半導體層31、第一導電類型的透穿區(qū)域34、第一導電類型的接觸區(qū)域38、下柵極區(qū)域40、第二導電類型的透穿區(qū)域44、下柵極接觸區(qū)域48、主體層50、 源極區(qū)域55、漏極區(qū)域58以及上柵極區(qū)域60是單晶體，并且彼此外延地對齊。參見圖7A和圖7B，在半導體襯底8的頂部表面上的暴露的半導體表面上形成各種金屬半導體合金區(qū)域。可以通過在半導體襯底8的頂部表面上沉積金屬層，隨后進行退火來形成各種金屬半導體合金區(qū)域，退火通過讓金屬層中的金屬材料與下方半導體材料反應來導致各種金屬半導體合金區(qū)域的形成。如果下方的半導體材料包括硅，則所得的金屬半導體合金區(qū)域可以包括金屬硅化物。如果下方的半導體材料包括鍺，則所得的金屬半導體合金區(qū)域可以包括金屬鍺化物。如果下方的半導體材料包括化合物半導體材料，則所得的金屬半導體合金區(qū)域可以包括金屬和化合物半導體材料的化合物。由于形成金屬半導體合金區(qū)域需要半導體材料，所以在淺溝槽隔離結構O0A、20B、20C和20D)上不會形成金屬半導體合金區(qū)域。金屬層中的未反應部分隨后相對于金屬半導體合金區(qū)域和淺溝槽隔離結構 O0A、20B、20C和20D)被選擇性地移除。具體而言，直接在源極區(qū)域55上形成源極側金屬半導體合金區(qū)域85。直接在漏極區(qū)域58上形成漏極側金屬半導體合金區(qū)域87。直接在上柵極區(qū)域60上形成第一柵極側金屬半導體合金區(qū)域86。直接在下柵極接觸區(qū)域48上形成第二柵極側金屬半導體合金區(qū)域84，該下柵極接觸區(qū)域48電(電阻性地)連接至下柵極區(qū)域40。直接在第一導電類型的接觸區(qū)域38上形成阱偏置金屬半導體合金區(qū)域83。第一柵極側金屬半導體合金區(qū)域86 橫向地鄰接第二柵極側金屬半導體合金區(qū)域84。第一柵極側金屬半導體合金區(qū)域86和第二柵極側金屬半導體合金區(qū)域84是完整和統(tǒng)一的構造。第一示例性半導體結構構成了結型場效應晶體管(JFET)。依賴于JFET的操作，電流從源極區(qū)域55流過主體層50進入漏極區(qū)域58，或從漏極區(qū)域58流過主體層50進入源極區(qū)域55。電流的流動由上柵極區(qū)域60和下柵極區(qū)域40進行控制。通過將源極區(qū)域的底部表面朝向下柵極區(qū)域40的頂部表面延伸并且形成在第一淺溝槽隔離結構20A的鄰接主體層50和上柵極區(qū)域60的部分之下的橫向界面，降低了主體層50針對源極區(qū)域55和漏極區(qū)域58之間的電流流動的電阻。因而，相對于具有不在淺溝槽隔離結構O0A、20B、20C 和20D)的底部表面之下延伸的源極區(qū)域的現(xiàn)有技術JFET而言，JFET的導通電流增加。參見圖8，通過在單個離子注入步驟中形成第一導電類型的掩埋半導體層31而不是通過在兩個單獨的離子注入步驟中運用兩個單獨的離子注入掩模形成內(nèi)部第一導電類型的掩埋半導體層30和外部第一導電類型的掩埋半導體層32，從第一示例性半導體結構衍生出根據(jù)本發(fā)明第二實施方式的第二示例性半導體結構。在第二實施方式中，可以通過如下離子注入步驟形成第一導電類型的掩埋半導體層31，該離子注入步驟將第一導電類型的摻雜劑注入到在下柵極區(qū)域40的底部表面之下的深度。第一導電類型的掩埋半導體層 31可以與具有第一導電類型的摻雜的其他掩埋半導體層同時形成，這些其他掩埋半導體層諸如在制造雙極晶體管中運用的子集電極層，或者用于在P型襯底上CMOS制造中的NMOS 晶體管(NFET)的三阱隔離的深η阱。第二示例性半導體結構的JFET可以以與第一示例性半導體結構的JFET相同的方式進行操作。參見圖9，通過運用半導體襯底8，和通過省略內(nèi)部第一導電類型的掩埋半導體層 30、外部第一導電類型的掩埋半導體層32、第一導電類型的透穿區(qū)域34以及第一導電類型的接觸區(qū)域38的形成，從第一示例性半導體結構衍生出本發(fā)明第三實施方式的第三示例性半導體結構，所述半導體襯底8’包括具有第一導電類型的摻雜的半導體層10’。因此，直接在半導體層10’上形成下柵極區(qū)域40和第二導電類型的透穿區(qū)域44。在下柵極區(qū)域40 和半導體層10’之間形成ρη結。在第二導電類型的透穿區(qū)域44和半導體層10’之間形成另一 ρη結?？梢灾苯釉诎雽w層10’的延伸至半導體襯底8，的頂部表面的部分上形成襯底側金屬半導體合金，并且可以運用該襯底側金屬半導體合金來電接地或者電偏置半導體層 10，。優(yōu)選地，除淺溝槽隔離結構(20A、20B、20C)之外，第三示例性半導體結構的整體是單晶體，并且與第三示例性半導體結構內(nèi)的其他元件外延地對齊。具體而言，半導體層 10’、下柵極區(qū)域40、第二導電類型的透穿區(qū)域44、下柵極接觸區(qū)域48、主體層50、源極區(qū)域 55、漏極區(qū)域58以及上柵極區(qū)域60都是單晶體，并且彼此外延地對齊。雖然已通過具體實施方式
描述了本發(fā)明，但是顯然的是，鑒于前述描述，本領域技術人員將清楚許多變體、修改和變化。因此，本發(fā)明旨在包括落入本發(fā)明和下列權利要求書的范圍和精神內(nèi)的所有這些變體、修改和變化。
權利要求
1.一種半導體結構，包括主體層，包括半導體材料并且具有第一導電類型的摻雜，并且位于半導體襯底中；源極區(qū)域，包括所述半導體材料并且具有所述第一導電類型的摻雜，并且橫向地鄰接所述主體層；漏極區(qū)域，包括所述半導體材料并且具有所述第一導電類型的摻雜，并且橫向地鄰接所述主體層；上柵極區(qū)域，包括所述半導體材料并且具有第二導電類型的摻雜，并且垂直地鄰接所述主體層的頂部表面，其中所述第二導電類型與所述第一導電類型相反，以及下柵極區(qū)域，包括所述半導體材料并且具有所述第二導電類型的摻雜，并且垂直地鄰接所述主體層的底部表面以及橫向地鄰接所述主體層的側壁并且鄰接所述上柵極區(qū)域，其中所述源極區(qū)域和所述漏極區(qū)域具有基本上共面的頂部表面，并且其中所述源極區(qū)域的底部表面位于所述漏極區(qū)域的最底部表面的水平面之下。
2.根據(jù)權利要求1所述的半導體結構，其中所述源極區(qū)域的底部表面鄰接所述下柵極區(qū)域的頂部表面。
3.根據(jù)權利要求2所述的半導體結構，其中所述漏極區(qū)域并不鄰接所述下柵極區(qū)域。
4.根據(jù)前述權利要求中任一項所述的半導體結構，其中所述主體層、所述源極區(qū)域以及所述漏極區(qū)域都是單晶體并且彼此外延地對齊。
5.根據(jù)權利要求4所述的半導體結構，其中所述上柵極區(qū)域和所述下柵極區(qū)域是單晶體，并且其中所述主體層、所述源極區(qū)域、所述漏極區(qū)域、所述上柵極區(qū)域和所述下柵極區(qū)域彼此外延地對齊。
6.根據(jù)權利要求1所述的半導體結構，還包括第一淺溝槽隔離結構，包括電介質材料并且橫向地圍繞所述源極區(qū)域的上部；第二淺溝槽隔離結構，包括所述電介質材料并且橫向地圍繞所述漏極區(qū)域；以及第二導電類型的透穿區(qū)域，包括所述半導體材料，具有所述第二導電類型的摻雜，并且橫向地鄰接所述下柵極區(qū)域。
7.根據(jù)權利要求6所述的半導體結構，其中所述源極區(qū)域、所述漏極區(qū)域、所述上柵極區(qū)域、所述下柵極區(qū)域、所述第一淺溝槽隔離結構、所述第二淺溝槽隔離結構以及所述第二導電類型的透穿區(qū)域包封所述主體層。
8.根據(jù)權利要求6所述的半導體結構，其中所述第二導電類型的透穿區(qū)域為單晶體并且其與所述主體層、所述源極區(qū)域、所述漏極區(qū)域、所述上柵極區(qū)域和所述下柵極區(qū)域外延地對齊。
9.根據(jù)權利要求6至8中任一項所述的半導體結構，還包括第三淺溝槽隔離結構，鄰接所述第二導電類型的透穿區(qū)域并且橫向地包圍但不鄰接所述第一淺溝槽隔離結構和所述第二淺溝槽隔離結構；以及第四淺溝槽隔離結構，鄰接所述第二導電類型的透穿區(qū)域并且橫向地包圍但不鄰接所述第三淺溝槽隔離結構。
10.根據(jù)前述權利要求中任一項所述的半導體結構，還包括半導體層，該半導體層包括所述半導體材料，具有所述第一導電類型的摻雜，并且位于所述半導體襯底中，其中所述半導體層垂直地鄰接所述下柵極區(qū)域的底部表面。
11.根據(jù)權利要求1所述的半導體結構，還包括第一導電類型的掩埋半導體層，其包括所述半導體材料，具有所述第一導電類型的摻雜，垂直鄰接所述下柵極區(qū)域的底部表面，并且位于所述半導體襯底中；以及半導體層，其包括所述半導體材料，具有所述第二導電類型的摻雜，并且位于所述半導體襯底中，其中所述半導體層垂直地鄰接第一導電類型的掩埋半導體層的底部表面。
12.根據(jù)權利要求11所述的半導體結構，還包括第一導電類型的透穿區(qū)域，其包括所述半導體材料，具有所述第一導電類型的摻雜，并且橫向地鄰接所述第一導電類型的掩埋半導體層。
13.根據(jù)權利要求11所述的半導體結構，其中所述第一導電類型的掩埋半導體層和所述半導體層是單晶體，并且它們與所述主體層、所述源極區(qū)域、所述漏極區(qū)域、所述上柵極區(qū)域和所述下柵極區(qū)域外延地對齊。
14.根據(jù)權利要求1所述的半導體結構，還包括源極側金屬半導體合金區(qū)域，其垂直地鄰接所述源極區(qū)域；漏極側金屬半導體合金區(qū)域，其垂直地鄰接所述漏極區(qū)域；第一柵極側金屬半導體合金區(qū)域，其垂直地鄰接所述上柵極區(qū)域；以及第二柵極側金屬半導體合金區(qū)域，其橫向地鄰接所述第一柵極側金屬半導體合金并且電連接至所述下柵極區(qū)域。
15.根據(jù)權利要求14所述的半導體結構，還包括第二導電類型的透穿區(qū)域，其包括所述半導體材料，具有所述第二導電類型的摻雜，并且橫向地鄰接所述下柵極區(qū)域；以及第二導電類型的接觸區(qū)域，其包括所述半導體材料，具有所述第二導電類型的摻雜，并且垂直地鄰接所述第二導電類型的透穿區(qū)域和所述第二柵極側金屬半導體合金區(qū)域。
16.一種制造半導體結構的方法，包括在包括半導體材料的半導體襯底中形成堆疊，所述堆疊自下而上是下柵極區(qū)域、主體層以及上柵極區(qū)域，其中所述主體層具有第一導電類型的摻雜，其中所述下柵極區(qū)域和所述上柵極區(qū)域具有第二導電類型的摻雜，并且其中所述第二導電類型與所述第一導電類型相反；通過使用附加的所述第一導電類型的摻雜劑來摻雜所述主體層的部分來形成具有所述第一導電類型的摻雜的上源極區(qū)域和漏極區(qū)域；以及通過使用附加的所述第一導電類型的摻雜劑來摻雜所述主體層的另一部分來形成具有所述第一導電類型的摻雜的下源極區(qū)域，其中所述下源極區(qū)域和所述上源極區(qū)域構成完整構造的源極區(qū)域，并且其中所述上源極區(qū)域的底部表面鄰接所述下源極區(qū)域的頂部表
17.根據(jù)權利要求16所述的方法，其中所述上源極區(qū)域和所述漏極區(qū)域鄰接所述半導體襯底的頂部表面并且延伸到所述半導體襯底中的相對于所述頂部表面基本上相同的深度。
18.根據(jù)權利要求16或17所述的方法，其中所述下源極區(qū)域的底部表面鄰接所述下柵極區(qū)域，并且其中所述漏極區(qū)域并不鄰接所述下柵極區(qū)域。
19.根據(jù)權利要求16或17所述的方法，其中所述下柵極區(qū)域橫向地鄰接所述主體層的側壁并且鄰接所述上柵極區(qū)域。
20.根據(jù)權利要求16至19中任一項所述的方法，其中所述主體層、所述源極區(qū)域、所述漏極區(qū)域、所述上柵極區(qū)域以及所述下柵極區(qū)域是單晶體，并且彼此外延地對齊。
21.根據(jù)權利要求16所述的方法，還包括形成第一淺溝槽隔離結構，其包括電介質材料，其中上源極區(qū)域由所述第一淺溝槽隔離結構橫向地圍繞；形成第二淺溝槽隔離結構，其包括所述電介質材料，其中所述漏極區(qū)域由所述第二淺溝槽隔離結構橫向地圍繞；以及形成第二導電類型的透穿區(qū)域，其包括具有所述第二導電類型的摻雜的所述半導體材料，其中所述第二導電類型的透穿區(qū)域橫向地鄰接所述下柵極區(qū)域。
22.根據(jù)權利要求16所述的方法，其中所述下柵極區(qū)域直接在半導體層上形成，所述半導體層包括所述半導體材料，具有所述第一導電類型的摻雜，并且位于所述半導體襯底中。
23.根據(jù)權利要求16所述的方法，還包括在所述半導體襯底中形成第一導電類型的掩埋半導體層，其包括所述半導體材料并且具有所述第一導電類型的摻雜，其中所述第一導電類型的掩埋半導體層垂直地鄰接所述下柵極區(qū)域的底部表面；以及在所述半導體襯底中形成半導體層，其包括所述半導體材料并且具有所述第二導電類型的摻雜，其中所述半導體層垂直地鄰接第一導電類型的掩埋半導體層的底部表面。
24.根據(jù)權利要求16所述的方法，還包括直接在所述源極區(qū)域上形成源極側金屬半導體合金區(qū)域；直接在所述漏極區(qū)域上形成漏極側金屬半導體合金區(qū)域；直接在所述上柵極區(qū)域上形成第一柵極側金屬半導體合金區(qū)域；以及形成電連接至所述下柵極區(qū)域的第二柵極側金屬半導體合金區(qū)域，其中所述第二柵極側金屬半導體合金區(qū)域橫向地鄰接所述第一柵極側金屬半導體合金區(qū)域。
25.根據(jù)權利要求M所述的方法，還包括形成第二導電類型的透穿區(qū)域，其包括所述半導體材料并且具有所述第二導電類型的摻雜，其中所述第二導電類型的透穿區(qū)域橫向地鄰接所述下柵極區(qū)域；以及形成第二導電類型的接觸區(qū)域，其包括所述半導體材料并且具有所述第二導電類型的摻雜，并且其中所述第二導電類型的接觸區(qū)域垂直地鄰接所述第二導電類型的透穿區(qū)域以及所述第二柵極側金屬半導體合金區(qū)域。
全文摘要
一種半導體襯底中的結型場效應晶體管(JFET)，其包括源極區(qū)域、漏極區(qū)域、溝道區(qū)域、上柵極區(qū)域和下柵極區(qū)域。下柵極區(qū)域電連接至上柵極區(qū)域。上柵極區(qū)域和下柵極區(qū)域對流過溝道區(qū)域的電流進行控制。通過執(zhí)行將源極區(qū)域的厚度擴展至大于漏極區(qū)域的厚度的深度的離子注入步驟，形成非對稱JFET。源極區(qū)域的深度相對于漏極區(qū)域的深度的擴展減小了少數(shù)電荷載流子行進通過溝道區(qū)域的長度、降低了JFET的導通電阻并且增加了JFET的導通電流，從而在不減小可允許的Vds或動態(tài)增加Voff/Vpinch的情況下增強了JFET的整體性能。
文檔編號H01L21/337GK102301484SQ201080006267
公開日2011年12月28日 申請日期2010年1月27日 優(yōu)先權日2009年2月19日
發(fā)明者D·科林斯, F·G·安德森, M·J·齊拉克, R·M·拉塞爾, R·費爾普斯 申請人:國際商業(yè)機器公司