專利名稱：在集成電路或其它裝置上制造小型接腳的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種集成電路與其它裝置的制造方法，特別是涉及極小型接腳狀的構(gòu) 造的制造方法。
背景技術(shù)：
目前對用以制造極小型構(gòu)造的集成電路工藝已經(jīng)出現(xiàn)需求。舉例而言，包括硫?qū)?材料或其它相變化材料的小型元件可通過施加電流而產(chǎn)生相變化。此種特性已經(jīng)使我們對 于使用相變化材料以形成非揮發(fā)性存儲電路產(chǎn)生興趣。目前的發(fā)展方向已朝向小數(shù)量的可規(guī)劃式電阻式材料的使用，尤其是在小毛細(xì)孔 中。闡明朝向小毛細(xì)孔的發(fā)展的專利包括=Ovshinsky的發(fā)證于1997年11月11日的美 國專利第5，687，112號，其名稱為“具有梯形接點的多位單一單元存儲器元件(Multibit Single Unit Memory Element Having TaperedContact) ";Zahorik ^AW^ilHT 1998 ^ 8月4日的美國專利號第5，789，277號，其名稱為“硫族化物存儲裝置的制造方法(Method of Making ChalcogenideMemory Device) ” ；Doan 等人的發(fā)證于 2000 年 11 月 21 日的美 國專利號第6，150，253號，其名稱為“可控制雙向開關(guān)半導(dǎo)體元件相變化半導(dǎo)體存儲裝置 及其造方法(Controllable Ovonic Phase-Change Semiconductor MemoryDevice and Methods of Fabricating the Same)”。本申請發(fā)明人的美國專利申請公開號US-2004-0(^6686-Al揭露一種相變化存儲 器單元，于其中相變化元件包括位于電極/介電材料/電極的堆棧上的一側(cè)壁。數(shù)據(jù)通過 使用電流而導(dǎo)致在非晶系與結(jié)晶系狀態(tài)之間的相變化材料的轉(zhuǎn)變而得以儲存。電流加熱此 材料并導(dǎo)致在前述狀態(tài)之間的轉(zhuǎn)變。從非晶系至結(jié)晶系狀態(tài)的變換一般而言是一種較低電 流操作。從結(jié)晶系至非晶系的變換(于此以重置表示)一般而言是一種較高電流操作。理 想上是可將用以導(dǎo)致從結(jié)晶系狀態(tài)至非晶系狀態(tài)的相變化材料的轉(zhuǎn)變的重置(復(fù)位)電流 的大小予以最小化。通過降低單元中的相變化材料元件的尺寸與電極和相變化材料之間的 接觸面積，可降低重置所需要的重置電流的大小。供小型構(gòu)造用的其它應(yīng)用亦在集成電路制造中出現(xiàn)，且理想上是可提供新的制造 技術(shù)與構(gòu)造來滿足此需求。

發(fā)明內(nèi)容
本發(fā)明包括用以形成狹小側(cè)壁間隙壁或接腳的方法。以下說明基于此一狹小側(cè)壁 間隙壁或接腳來形成一存儲器單元的方法，此方法包括以下步驟。形成一堆棧，此堆棧包括 一第一電極、位于第一電極上方的一絕緣層及位于絕緣層上方的第二電極，且一側(cè)壁位于 至少此堆棧的絕緣層上。形成一側(cè)壁間隙壁，其包括與第一電極與第二電極電氣連通的一可規(guī)劃式電阻式材料。側(cè)壁間隙壁具有沿著側(cè)壁自第一電極延伸至第二電極的一長度、大 致垂直于長度的一寬度、及由用以形成側(cè)壁間隙壁的一層可規(guī)劃式電阻式材料的厚度所決 定的一厚度。側(cè)壁間隙壁通過以下動作而形成沉積一層可規(guī)劃式電阻式材料于堆棧的側(cè) 壁上，各向異性蝕刻該層可規(guī)劃式電阻式材料以將遠(yuǎn)離側(cè)壁的在多個區(qū)域中的材料予以移 除，以及依據(jù)一圖案來選擇性蝕刻可規(guī)劃式電阻式材料來界定側(cè)壁間隙壁的寬度。在說明 于此的實施例中，寬度小于50納米，更好是約40納米或更少。為了依據(jù)一圖案來選擇性地蝕刻可規(guī)劃式電阻式材料以界定具有這樣狹小寬度 的一側(cè)壁間隙壁，所使用的一項技術(shù)包括形成具有一光刻(平版印刷)圖案的一蝕刻光掩 模以界定一光刻寬度，然后修整蝕刻光掩模以提供一修整過的光掩模來界定圖案，用來界 定側(cè)壁間隙壁的寬度。于一例子中，蝕刻光掩模包括一光致抗蝕劑，其通過使用一氧基等離 子體蝕刻而被各向異性地蝕刻以形成修整過的光掩模。于另一例子中，蝕刻光掩模包括使 用一光刻處理所界定的一硬性光掩模，其被蝕刻以縮小其寬度并形成修整過的光掩模。說明于此的界定在單元的相變化接腳中的有源區(qū)域的尺寸三種尺寸最好是小于 50納米，并可全部小于被應(yīng)用來制造此單元的光刻處理的最小特征尺寸。這些尺寸于說明 于此的技術(shù)中由相變化材料的薄膜厚度、電極間介電材料薄膜厚度及修整過的光掩模所界 定。因此，單元尺寸(相變化材料的體積)很小(小于F3，其中F是用以制造存儲器單元的 處理工藝的最小光刻特征尺寸)。所產(chǎn)生的相變化材料的單元包括位于一電極堆棧的側(cè)壁 上的一狹小型接腳。在上電極與下電極的至少一者及相變化材料接腳之間的接觸面積，亦 由供這些高度用的電極層厚度及供此寬度的接點用的光致抗蝕劑圖案修整處理而以次平 板印刷的方式被界定。小單元與小接觸區(qū)域允許具有很小重置電流與低功率消耗的存儲器 的實施。本發(fā)明亦說明包括一堆棧的一種存儲裝置，這堆棧包括一第一電極、位于第一電 極上方的一電極間絕緣構(gòu)件及位于電極間絕緣構(gòu)件上方的一第二電極。這堆棧具有在至少 絕緣構(gòu)件上方的側(cè)壁。包括位于側(cè)壁上的可規(guī)劃式電阻式材料的一間隙壁，與第一電極與 第二電極電氣連通。間隙壁具有沿著絕緣層的側(cè)壁而從第一電極延伸至第二電極的一長 度，而此絕緣層大致垂直于長度與厚度。于說明于此的技術(shù)的實施例中，間隙壁的寬度與厚 度小于40納米?？梢?guī)劃式電阻式材料包括一種可逆且可規(guī)劃的相變化材料。說明于此的用以形成相變化材料接腳的方法可被使用來在一集成電路或其它裝 置上制造供其它納米技術(shù)使用的極小型接腳，所使用的材料可以是除相變化材料以外的材 料，就像是金屬、介電材料、有機(jī)物、半導(dǎo)體等等。小尺寸側(cè)壁接腳可形成于此構(gòu)造上，而非 說明于此的用來供相變化存儲器單元用的構(gòu)造上，例如包括其它型式的堆棧的薄膜的構(gòu) 造，例如薄膜介電材料的堆棧，而可具有或不具有一電極層以供接觸至接腳。為讓本發(fā)明的上述目的、特征、和優(yōu)點能更明顯易懂，以下配合附圖以及優(yōu)選實施 例，以更詳細(xì)地說明本發(fā)明。


圖1為側(cè)壁有源接腳存儲器單元的立體圖。圖2為包括相變化存儲器元件的一存儲器陣列的示意圖。圖3為包括薄膜熔絲相變化存儲器陣列與其它電路的集成電路裝置的方塊圖。
圖4為依據(jù)本發(fā)明的一實施例的最終陣列構(gòu)造的剖面。圖5為在前端線處理與電極堆棧薄膜層的形成以后的前述構(gòu)造的剖面。圖6A與圖6B顯示分別地在電極堆棧蝕刻圖5的構(gòu)造之后的俯視圖與剖面圖。圖7顯示沉積于圖6B的構(gòu)造上的相變化材料薄膜。圖8A與圖8B分別顯示在GST薄膜間隙壁蝕刻以后的俯視圖與剖面圖。圖9顯示在介電材料填充層形成以后的剖面圖。圖10顯示在用以平坦化與曝光相變化材料側(cè)壁的化學(xué)機(jī)械拋光以后的剖面圖。圖11顯示在光致抗蝕劑圖案的形成及供相變化側(cè)壁接腳寬度的界定用的修整以 后的俯視圖。圖12A與圖12B分別顯示在相變化材料側(cè)壁的選擇性蝕刻以界定一相變化側(cè)壁接 腳寬度尺寸以后的俯視圖與剖面圖。圖13顯示在移除光致抗蝕劑所產(chǎn)生的相變化材料側(cè)壁接腳以后的俯視圖。圖14顯示在通過移除相變化材料側(cè)壁所留下的小接縫中的填充以及后來的氧化 物沉積以后的剖面圖。圖15顯示在通道孔形成與用以界定位線的金屬化以后的俯視圖與剖面圖。圖16顯示一實施例，其中薄膜相變化材料側(cè)壁部分被蝕刻。圖17顯示用以于一集成電路上制造一小型接腳的代表工藝的一第一階段。圖18顯示用以于一集成電路上制造一小型接腳的代表工藝的一第二階段。圖19顯示用以于一集成電路上制造一小型接腳的代表工藝的一第三階段。圖20顯示用以于一集成電路上制造一小型接腳的代表工藝的一第四階段。圖21與22分別地顯示用以于一集成電路上制造一小型接腳的一代表工藝的一第 五階段的剖面與立體圖。圖23顯示顯示用以于一集成電路上制造一小型接腳的代表工藝的一第六階段。圖M顯示用以于一集成電路上制造一小型接腳的代表工藝的一第七階段。圖25顯示用以于一集成電路上制造一小型接腳的代表工藝的一第八階段。圖沈顯示依據(jù)于此說明所制作的一小型接腳。簡單符號說明L 長度T 厚度W:光刻寬度5 接腳6:第一電極/薄膜電極7:第二電極/薄膜電極8:電極間介電材料層9:介電材料10 側(cè)壁有源接腳存儲器單元23,24 字線28:共同電源線32:下電極構(gòu)件
33:下電極構(gòu)件34:上電極構(gòu)件35 側(cè)壁接腳存儲器單元36 側(cè)壁接腳存儲器單元37:上電極構(gòu)件41、42:位線45、46 方塊50-53 存取晶體管55 存儲器陣列56 列譯碼器58:總線59 方塊60 電極堆棧61 側(cè)壁62 字線63 行譯碼器64 位線65 電極堆棧66 側(cè)壁67 數(shù)據(jù)總線68:偏壓配置電源電壓69 狀態(tài)機(jī)71 數(shù)據(jù)輸入線72 數(shù)據(jù)輸出線74:其它電路74:集成電路99 構(gòu)造100-103 側(cè)壁有源接腳相變化隨機(jī)存取存儲器單元110:半導(dǎo)體基板111、112:溝槽113、114 多晶硅字線115:摻雜區(qū)/漏極區(qū)116 共源極區(qū)/共源極摻雜區(qū)117:摻雜區(qū)/漏極區(qū)118:介電材料層119:電源線120 插塞121 下電極122 薄膜電極間介電材料層
123:上電極124:側(cè)壁接腳125 薄氧化層126 鎢插塞127:介電材料填充層129、130、131、132 接點141 插塞150:下電極薄膜151:電極間介電材料152:上電極薄膜153:上介電材料155:第一矩形156 第二矩形160:上介電材料層170 保形層(conformal layer)171、172:側(cè)壁173 上表面180:介電材料層181、182:頂端185、186:延伸部187、188 修整過的光掩模190 接縫193、194:填料195:層196、197:插塞198:金屬層201 接腳202:上電極層203:殘留層210:狹小區(qū)域300 硅晶片301 第一層302:第二層303-304:構(gòu)造305、306:側(cè)壁307 表面308 層309:填充層310-316 表面
320:光掩模
321修整過的光掩模
322接縫
323補(bǔ)片
325接腳
326頂端
330構(gòu)造
具體實施例方式以下參考附圖進(jìn)行下述詳細(xì)說明。所舉出的元件實施例用以說明本發(fā)明，而非局 限本發(fā)明的保護(hù)范圍。本領(lǐng)域技術(shù)人員將明白到依照此說明所作的種種的等效變化，皆落 于本發(fā)明的范疇內(nèi)。圖1為側(cè)壁有源接腳存儲器單元10的立體圖。此單元包括一狹小側(cè)壁間隙壁，其 被稱為位于一電極堆棧的一側(cè)壁上的一接腳5，此電極堆棧包括一第一薄膜電極6、一第二 薄膜電極7及分離該第一電極6與第二電極7兩者的一電極間介電材料層8。在所顯示的 實施例中，一種介電材料9覆蓋于電極堆棧上面。接腳5由一可規(guī)劃式電阻式材料(例如 一相變化材料)所組成。接腳5具有一有源區(qū)域，此相變化在有源區(qū)域之內(nèi)會被限制，接腳 5在第一電極6與第二電極7之間具有的一長度L由電極間介電材料層8的厚度所決定。 接腳5的有源區(qū)域具有厚度T，其由形成于電極堆棧的側(cè)壁上的薄膜的厚度所決定。電極堆 棧通過使用一光刻處理或其它型式的光刻處理而制成，從而能使其寬度約等于光刻處理所 特有的最小特征尺寸。關(guān)于進(jìn)階的光刻處理，電極堆棧的寬度W可以為約90納米。接腳5 的有源區(qū)域具有小于供用以界定電極堆棧的光刻處理用的最小特征尺寸的寬度。在說明于 此的實施例中，接腳5的有源區(qū)域的寬度約40納米或更少。如所顯示地，接腳5的有源區(qū)域具有由電極間介電材料層8的薄膜厚度所界定的 長度L，其本發(fā)明的實施例中的范圍可以在約20與50納米之間。同樣地，接腳5的有源區(qū) 域具有厚度T，其由使用以形成側(cè)壁接腳的此材料的薄膜厚度所界定，此厚度T在本發(fā)明的 實施例中的范圍在約10與50納米之間。因此，接腳5的所有三個尺寸于本發(fā)明的實施例 中小于50納米，且最好是小于約40納米或更少。在本發(fā)明的實施例中，可規(guī)劃式電阻式材料包括一相變化材料，例如Ge2Sb2I^5或 下述其它材料。材料在接腳5內(nèi)的體積因而是很小的，于此體積中，相變化于顯示于圖1的 構(gòu)造中生成。關(guān)于接腳5的有源區(qū)域的長度L、該寬度W與厚度T小于40納米的實施例，有 源區(qū)域的體積小于64X 10_24m3。因此，供相變換用所需要的重置電流是很小的。存儲器單元的實施例包括供側(cè)壁接腳5用的相變化基存儲器材料，其包括硫?qū)倩?材料與其它材料。硫族元素(chalcogen)包括形成周期表的VI族的一部份的氧(0)、硫 (S)、硒(Se)與碲(Te)的四種元素的任何一者。硫?qū)侔ň哂懈嗾娦栽蛟訄F(tuán)的 一硫族元素的化合物。硫?qū)俸辖鸢驅(qū)倥c例如過渡金屬的其它材料的組合。硫?qū)俸辖鹜?常包括元素周期表的第六列的一個或多個元素，例如鍺(Ge)與錫(Sn)。通常，硫?qū)俸辖鸢?括含有一個或多個銻( )、鎵(( )、氧化銦錫(In)與銀(Ag)的組合。多數(shù)的相變化基存 儲器材料已被說明于技術(shù)文獻(xiàn)中，包括以下合金fei/Sb、In/Sb, In/Se, Sb/Te、Ge/Te、Ge/Sb/Te、In/Sb/Te、Ga/Se/Te、Sn/Sb/Te、In/Sb/Ge、Ag/In/Sb/Te、Ge/Sn/Sb/Te、Ge/Sb/Se/Te 與Te/Ge/Sb/S。在Ge/Sb/Te合金的家族中，寬廣范圍的合金組成物可能可以工作。組成物 可被特征化為TeaGebSb1(lMa+b)，其中a與b表示將組成元素的100%的原子總計起來的原子 百分比。一研究者已經(jīng)說明最有用的合金是于所沉積的材料中具有Te的平均濃度是70% 以下，一般約60%以下，且其范圍一般是從低達(dá)約23%至多達(dá)約58%的Te，更好約48%至 58%的Te。Ge的濃度在約5%之上且范圍在此材料中是從約8%的低值至約30%的平均 值，維持大致50%以下。Ge的濃度的范圍最好是從約8%至約40%。于此組成物中，主要 組成元素的其余部分為Sb (Ovshinsky的美國專利第5，687，112號，第10-11欄)。由另一 研究者所評估的特定合金包括Ge2Sb2Te5、GeSb2Te4與GeSb4Te7 (Noboru Yamada, “高數(shù)據(jù)紀(jì) 錄速率的 Ge-Sb-iTe 相變化光盤的電位(Potential of Ge-Sb-Te Phase-Change Optical Disks forHigh-Data-Rate Recording)”，SPIE v. 3109, pp. 28-37 (1997)。)更一般言之， 例如鉻(Cr)、鐵(Fe)Jf (Ni)、鈮(Nb)、鈀(Pd)、白金(Pt)及其混合物或合金的過渡金屬， 可能與Ge/Sb/Te結(jié)合以形成具有可規(guī)劃式電阻特性的相變化合金。可能有用的存儲器材 料的特定例子為Ovshinsky的美國專利第5，687，112號的第11-13欄，此例子藉此列入?yún)?考數(shù)據(jù)。相變化材料能在一第一構(gòu)造狀態(tài)與一第二構(gòu)造狀態(tài)之間被轉(zhuǎn)換，于第一構(gòu)造狀態(tài) 中，此材料大致是呈非晶系固相，而于第二構(gòu)造狀態(tài)中，此材料于此單元的有源通道區(qū)中的 局部次序(local order)大致呈結(jié)晶系固相。這些相變化材料至少是雙穩(wěn)態(tài)的。專門用語 “非晶系”用以表示相當(dāng)少有次序的構(gòu)造，其比具有可偵測的特征(例如比結(jié)晶相具有高的 電阻系數(shù))的單晶更沒有次序。專門用語“結(jié)晶系”用以表示相當(dāng)更有序的構(gòu)造，其比非晶 系構(gòu)造更有次序，而非晶系構(gòu)造具有例如比非晶相具有低的電阻系數(shù)的可偵測的特征。一 般而言，相變化材料可能在橫越過在完全非晶系與完全結(jié)晶系狀態(tài)之間的幅度中，于局部 次序的不同的可偵測狀態(tài)之間作電氣轉(zhuǎn)換。受在非晶系與結(jié)晶相之間的變換所影響的其它 材料特征包括原子次序、自由電子密度與活化能。此材料可能轉(zhuǎn)換成不同固相或具有兩個 以上的固相的混合物，因而提供在完全非晶系與完全結(jié)晶系狀態(tài)之間的灰階度。材料中的 電氣特性可能因此有所差異。通過施加電脈沖可能使相變化材料從一相狀態(tài)變換成另一相狀態(tài)。我們已觀察到 較短且較高振幅脈沖易于將相變化材料變換成大致非晶系狀態(tài)。較長且較低振幅脈沖易于 將相變化材料變換成大致結(jié)晶系狀態(tài)。較短且較高振幅脈沖的能量高到足夠允許結(jié)晶系構(gòu) 造的鍵結(jié)被損壞，并短到足以避免這些原子對準(zhǔn)成為一結(jié)晶系狀態(tài)。脈沖的適當(dāng)?shù)妮喞?根據(jù)經(jīng)驗來決定，而不需要過度實驗，其特別適合于特定相變化合金。在揭露內(nèi)容的下述部分中，相變化材料以GST表示，且申請人將理解到亦可使用 其它型式的相變化材料。一種說明于此的有用于實施存儲器單元的材料為Ge2Sb2Te^類似于相變化材料的可規(guī)劃式電阻式材料的有用特征，包括具有可規(guī)劃的電阻的 材料，最好是以可逆方式可規(guī)劃的電阻的材料，例如通過具有可被電流可逆地感應(yīng)生成的 至少兩固相。這至少兩個相包括一非晶相與一結(jié)晶相。然而，在操作中，可規(guī)劃式電阻式材 料無法被完全轉(zhuǎn)換至非晶系或結(jié)晶相。中間相或混合相在材料特征方面可具有一可偵測的 差異。兩個固相一般而言是雙穩(wěn)態(tài)的，且具有不同的電氣特性?？梢?guī)劃式電阻式材料可能 是一種硫?qū)俨牧?。一種硫?qū)俨牧峡砂℅ST?；蛘撸淇赡苁钦f明于上面的其它相變化材料的其中一者。圖2為存儲器陣列的示意圖，其可如說明于此地被實施。于圖2的示意圖中，一共 同電源線觀、字線23與M通常配置成平行于Y方向。位線41與42通常配置成平行于X 方向。因此，在方塊45中的一 Y譯碼器與一字線驅(qū)動器連接至字線23、24。在方塊46中 的一 X譯碼器與一組感測放大器連接至位線41與42。共同電源線觀連接至存取晶體管 50,51,52與53的源極端子。存取晶體管50的柵極連接至字線23。存取晶體管51的柵極 連接至字線對。存取晶體管52的柵極連接至字線23。存取晶體管53的柵極連接至字線 M。存取晶體管50的漏極連接至具有上電極構(gòu)件34的側(cè)壁接腳存儲器單元35的下電極 構(gòu)件32。上電極構(gòu)件34連接至位線41。同樣地，存取晶體管51的漏極連接至具有上電極 構(gòu)件37的側(cè)壁接腳存儲器單元36的下電極構(gòu)件33。上電極構(gòu)件37連接至該位線41。存 取晶體管52與53亦連接至位線42上的對應(yīng)的側(cè)壁接腳存儲器單元。由此可觀察到共同 電源線觀由兩列存儲器單元共享，其中一列在所顯示的概要中配置于Y方向。在其它實施 例中，存取晶體管可被二極管或于用以讀取與寫入數(shù)據(jù)的陣列中用以控制電流流動至選定 裝置的其它構(gòu)造所置換。圖3為依據(jù)本發(fā)明的一實施例的集成電路的簡化方塊圖。集成電路75包括位于 一個半導(dǎo)體基板上的一存儲器陣列55，此存儲器陣列55通過使用側(cè)壁有源接腳相變化存 儲器單元來實施。一列譯碼器56連接至多條字線62，并沿著存儲器陣列55的列配置。一 行譯碼器63連接至沿著存儲器陣列55的行配置的多條位線64，用以讀取并規(guī)劃來自陣列 55中的側(cè)壁接腳存儲器單元的數(shù)據(jù)。地址于總線58上被提供至行譯碼器63與列譯碼器 56。在方塊59中的感測放大器與數(shù)據(jù)輸入構(gòu)造經(jīng)由數(shù)據(jù)總線67而連接至行譯碼器63。數(shù) 據(jù)經(jīng)由數(shù)據(jù)輸入線71而從集成電路75上的輸入/輸出埠或從集成電路75的內(nèi)部或外部 的其它數(shù)據(jù)源提供至方塊59中的數(shù)據(jù)輸入構(gòu)造。在所顯示的實施例中，其它電路包括于集 成電路中，例如一泛用處理器或特殊用途應(yīng)用電路，或提供被薄膜熔絲相變化存儲器單元 陣列所支持的系統(tǒng)整合芯片(system-on-a-chip)的功能的模塊的一組合。數(shù)據(jù)經(jīng)由數(shù)據(jù) 輸出線72而從方塊59中的感測放大器提供至集成電路75上的輸入/輸出埠，或至集成電 路75的內(nèi)部或外部的其它數(shù)據(jù)目標(biāo)。一種于此例子使用偏壓配置狀態(tài)機(jī)69來實施的控制器，控制例如讀取、程序化、 抹除、抹除確認(rèn)與程序化確認(rèn)電壓的偏壓配置電源電壓68的施加。使用本技術(shù)領(lǐng)域所熟知 的特殊用途邏輯電路亦可實施控制器。在替代實施例中，控制器包括一泛用處理器，其可能 于同一集成電路上實施，此集成電路執(zhí)行一計算機(jī)程序以控制裝置的操作。在又其它的實 施例中，可能利用特殊用途邏輯電路與泛用處理器的一組合來實施控制器。圖4說明多個側(cè)壁有源接腳相變化隨機(jī)存取存儲器單元100-103的剖面。單元 100-103形成于一個半導(dǎo)體基板110上。例如淺溝槽隔離STI介電材料溝槽(trench) 111 與112的隔離構(gòu)造將存儲器單元存取晶體管的成對的列予以隔離。存取晶體管通過基板 110上的共源極區(qū)116及基板110上的漏極區(qū)115與117而形成。多晶硅字線113與114 形成存取晶體管的柵極。介電材料填充層118形成于多晶硅字線113與114上方。接觸 窗插塞構(gòu)造141與120接觸個別的存取晶體管漏極，而共同電源線119沿著陣列中的一列 接觸源極區(qū)。共同電源線119接觸共源極區(qū)116。插塞構(gòu)造120接觸單元101的一下電極 121。類似單元100、102與103的單元101包括一薄膜下電極121、一薄膜電極間介電材料層122、一薄膜上電極123及含有GST或另一相變化材料的一側(cè)壁接腳124。一介電材料填 充層127覆蓋于單元100-103上面。鎢插塞1 接觸上電極123。提供接點129、130、131、 132的一圖案化的金屬層覆蓋于介電材料填充層127上面。一般而言，接點1四-132為延伸 至譯碼電路的一單一位線的一部份，如圖2所示。所顯示的一薄氧化層125覆蓋于上電極 123上。層125供給處理裕度用，如下所述。在代表實施例中，圖案化的金屬層(接點129-132)包括銅金屬化物。亦可利用包 括鋁與鋁合金的其它型式的金屬化物。上電極與下電極(例如121，12 包括厚度為10至 30nm的錫或TaN?；蛘?，這些電極可能是TiAlN或TaAIN，或可包括選自于Ti、W、Mo、Al、Ta、 Cu、Pt、Ir、La、Ni、Ru與0所組成的群組的一個或多個元素。電極間絕緣層可能是氧化硅、 氮氧化硅、氮化硅、Al2O3、其它低K介電材料或一種ONO或SONO多層構(gòu)造?；蛘?，電極間絕 緣層可包括選自于由Si、Ti、Al、Ta、N、0與C所組成的群組的一個或多個元素。電極間厚 度可能是10至200nm，更好50納米或更少。第二電極可能是錫或TaN。圖5顯示在前端線處理以后的構(gòu)造99，此前端線處理在所顯示的實施例形成標(biāo)準(zhǔn) CMOS元件，并于顯示于圖2的陣列中對應(yīng)至字線、電源線及存取晶體管。在圖5中，電源線 119覆蓋于半導(dǎo)體基板中的摻雜區(qū)116上面，其中此摻雜區(qū)116對應(yīng)到在圖中的左側(cè)的一 第一存取晶體管的源極端子，以及圖中的右側(cè)的一第二存取晶體管。于本實施例中，電源線 119延伸至構(gòu)造99的上表面。于其它實施例中，電源線并不是一直延伸至此表面。摻雜區(qū) 115對應(yīng)到第一存取晶體管的漏極端子。包括多晶硅113與硅化物蓋體(未顯示)的一字線 作為第一存取晶體管的柵極。介電材料層118覆蓋于多晶硅字線113上面。插塞120接觸 摻雜區(qū)115，并提供一導(dǎo)電路徑至構(gòu)造99的表面，用以接觸至如下所述的存儲器單元電極。 第二存取晶體管的漏極端子由摻雜區(qū)117所提供。包括多晶硅線114與硅化物蓋體(未顯 示)的一字線作為第二存取晶體管的柵極。插塞141接觸摻雜區(qū)117并提供一導(dǎo)電路徑至 構(gòu)造99的上表面，用以接觸一存儲器單元電極，如下所述。隔離用溝槽111與112將連接 至插塞120與141的這兩個晶體管構(gòu)造和鄰近的兩個晶體管構(gòu)造予以分離。顯示于圖5的 構(gòu)造99提供一基板，用以形成存儲器單元元件，詳述如下。在形成插塞120、141與供構(gòu)造99用的電源線119之后，形成一多層薄膜構(gòu)造，其 包括下電極薄膜150、上電極薄膜152、電極間介電材料151及保護(hù)上介電材料153。下電極 薄膜150的厚度小于50納米，最好的范圍是在10至30納米之間。上電極薄膜152的厚度 小于50納米，最好的范圍是在10至30納米之間，并且可不同于下電極薄膜的厚度。舉例 而言，上電極薄膜152的厚度可略大于下電極的厚度，以便改善使用鎢插塞技術(shù)等等的可 靠接點的處理裕度。上介電材料153提供供平坦化用的化學(xué)機(jī)械拋光、側(cè)壁間隙壁蝕刻的 變化等等的使用的處理裕度。亦可實施不具有上介電材料153的替代實施例。圖6A顯示包括一第一矩形155與一第二矩形156的光掩模圖案的俯視圖，此光掩 模圖案用以蝕刻圖5的多層薄膜構(gòu)造，來形成電極堆棧60，65，如圖6B的剖面所示。電極堆 棧60包括下電極121、電極間介電材料122與上電極123。電極堆棧60具有側(cè)壁61。同樣 地，電極堆棧65具有側(cè)壁66。反應(yīng)性離子蝕刻REI被利用以便將側(cè)壁61與66建構(gòu)成盡可 能垂直。雖然未顯示圖中，反應(yīng)性離子蝕刻RIE可能過切至介電材料填充層118中。在代 表處理中，此過切約20納米?？墒褂肂Cl3及/或Cl2基的修整法的處理過程。圖7顯示在沉積以后的構(gòu)造，此沉積通過在此等堆棧60、65上方濺射譬如GST的一保形層(conformal layer) 170或其它可規(guī)劃式電阻式材料而實施。通過使用不具有準(zhǔn) 直性的濺射，可于約250°C下沉積GST。當(dāng)使用Ge2Sb2I^5作為相變化材料時，這導(dǎo)致一薄膜 在電極堆棧的上端具有約60至80納米的厚度，在側(cè)壁上具有約20至30納米的厚度，以及 在這些堆棧之間具有約60至80納米的厚度。處理過程的各種不同的實施例可將整個晶片 濺射成在平坦表面上具有40至100納米的厚度。圖8A顯示通過一蝕刻處理進(jìn)行側(cè)壁蝕刻的結(jié)果的平面視圖，該蝕刻處理自平坦 表面移除GST層，并留下于堆棧60上的側(cè)壁171及堆棧65上的側(cè)壁172，側(cè)壁171與172 完全圍繞堆棧60與65。可使用各向異性Cl2及/或BCl3修整法的RIE處理工藝。圖8B顯 示剖面中的側(cè)壁171與172。由于輕微的過度蝕刻以確保全部移除離開構(gòu)造99的表面173， 側(cè)壁具有略低于上介電材料層160的表面的頂端。圖9顯示介電材料填入工藝。此工藝涉及到遍布該相變化材料側(cè)壁上的低溫度填 料氧化物、一氮化硅層或氧化硅層(未顯示)的形成，所使用的處理溫度低于約200°C。一 項適當(dāng)?shù)奶幚頌槭褂玫入x子體增強(qiáng)式化學(xué)氣相沉積PECVD來涂敷二氧化硅。在填料形成以 后，介電材料填料180通過使用較高溫度處理工藝(例如二氧化硅或其它類似材料的高密 度等離子體HDP CVD)來實施。如圖10所示，應(yīng)用至一氧化物化學(xué)機(jī)械拋光CMP處理來將此構(gòu)造予以平坦化，并 暴露GST側(cè)壁171、172的頂端181、182。在電極堆棧上的上介電材料層確保CMP不會碰觸 上電極材料(例如錫)，并保護(hù)使其免受于RIE處理或其它蝕刻步驟以后的損壞。圖11顯示用以形成次光刻光掩模以修整側(cè)壁171、172的光致抗蝕劑圖案修整。一 光致抗蝕劑圖案通過使用包括從一光掩?；蛞唤M光掩模轉(zhuǎn)移一圖案至光致抗蝕劑層的光 刻技術(shù)而形成，光致抗蝕劑層包括位于堆棧60上方的一長方形延伸部185及位于該堆棧65 上方的一長方形延伸部186，如虛線輪廓所示。延伸部185、186的寬度Wl在光致抗蝕劑顯 影之后接近所利用的光刻處理的最小特征尺寸，以形成圖案延伸部185、186。接著，延伸部 185,186的寬度Wl通過光致抗蝕劑修整而被縮小至次光刻寬度W2，以留下狹小修整過的光 掩模187、188。舉例而言，通過使用一氧化物等離子體來對光致抗蝕劑進(jìn)行各向異性地蝕 刻，以在0.2微米QOO納米)的最小特征尺寸光刻處理環(huán)境下，將圖案化光致抗蝕劑的寬 度與厚度下修至例示實施例中的小于50納米的寬度W2，并將譬如約40納米的寬度W2。在替代實施例中，可將例如SiN或SiO2的低溫度沉積層的一硬性光掩模層(未顯 示)置放在光致抗蝕劑圖案與堆棧60、65的表面之間，用以避免單元的蝕刻損壞，如果光致 抗蝕劑在修整處理之后并非足夠厚的話，或GST與硬性光掩模的選擇性蝕刻由硬性光掩模 加以改良。圖12A顯示依據(jù)修整過的光掩模187、188的側(cè)壁單元寬度蝕刻的平面視圖，譬如 使用氯基反應(yīng)性離子蝕刻俾能使介電材料填料180不被蝕刻。蝕刻動作移除露出的GST，而 留下一狹小側(cè)壁接腳1 于電極堆棧上，如圖12B的剖面所示。在堆棧60與堆棧65周圍 的一接縫190殘留于介電材料層180，其最好是延伸至構(gòu)造99的上表面173，且GST完全被 移除。在上述處理的實施例中，在接縫190中的所有GST不需被移除。反之，在接縫190中 的GST的顯著部分能被移除就足夠了，俾能使在下電極與上電極之間的電流集中于此堆棧 的電極間介電材料層的一狹小型接腳。圖13以平面視圖顯示在前述處理的次一步驟，其涉及到修整過的光致抗蝕劑光
14掩模(187，188)與硬性光掩模層(如果有的話)的移除。在堆棧60上的側(cè)壁接腳IM與 在堆棧65上的側(cè)壁接腳124A在處理過程的實施例中具有約40納米或更少的一次光刻寬 度W。圖14顯示小接縫填入與氧化物沉積步驟。可通過使用原子層沉積而以電氣及/ 或熱絕緣填料193、194來填滿通過移除側(cè)壁所留下的小接縫190(圖13B)。在代表實施例 中，原子層沉積用以沉積介電材料材料，例如AlO2, HfO2等等。在其它實施例中，通過使用無 機(jī)旋涂式玻璃或"低K"材料來旋轉(zhuǎn)涂布氧化硅，可將這些接縫填滿。在另一實施例中，這 些接縫被密封以形成基本上被排空的一孔洞，用以為這些單元提供良好隔熱效果。其次，一 上氧化物沉積以介電材料的一層195覆蓋電極堆棧，此層195在制備后來的金屬化物時被 平坦化。上氧化層最好是通過PECVD或其它較低溫處理工藝而形成。圖15顯示通道孔形成與供位線與至存儲器單元的接點用的金屬化。通道孔于層 195被蝕刻并以鎢或其它導(dǎo)體材料填滿以形成插塞196與197，來達(dá)成接觸至堆棧60的上 電極層123及堆棧65的上電極層123A。一圖案化的金屬層198提供在此圖的平面上延伸 至譯碼電路的多條位線。如上所述，插塞120與141將在堆棧60與65的各下電極之間的 接點提供至存取晶體管的漏極115與117。字線113、114通過存取晶體管的多晶硅柵極而 形成。共源極摻雜區(qū)116與電源線119為感測電流提供的流動，從位線經(jīng)由存儲器單元而 到存取晶體管并下至共同電源線。圖16顯示依據(jù)一替代實施例的在GST層側(cè)壁蝕刻沉積以后的例如堆棧60的電極 堆棧的剖面，其中GST層只有在電極堆棧的周邊周圍被局部蝕刻，從而于接縫(190，參見圖 12B)的底部留下一殘留層203圍繞此堆棧。于圖16的本實施例中，接腳201具有一次光刻 寬度，于此其接觸上電極層202，并延伸至電極間介電材料層中，俾能使電流流動集中于相 變化材料接腳的狹小區(qū)域210。上述相變化材料接腳與用以制造此接腳的工藝，代表使用如說明于此的納米規(guī)模 構(gòu)造的技術(shù)。圖17-25顯示在用以制造一小型接腳的另一代表工藝的階段的順序。圖17 顯示包括一硅晶片300的基板，硅晶片300具有一第一層301的材料與形成于第一層301 上的一第二層302的材料。于此實施例中，第一層301的材料包括〃材料B"而第二層302 的材料包括"材料A，“其中這兩種材料被選擇成能使它們可被選擇性地蝕刻。代表性的 材料包括集成電路、平面顯示與相關(guān)工藝中的氮化硅與二氧化硅。第一層301的材料的代 表厚度的范圍從約50至約500納米，與于顯示的例子中更特別是200納米左右的氮化硅。 于某些實際例子中的第二層302的材料的代表厚度的范圍亦是從約50至約500納米，且在 所顯示的例子中更特別是約220納米的二氧化硅。圖18顯示代表工藝的第二階段。于此階段中，第二層302的材料依據(jù)一圖案而被 蝕刻下至第一層301的材料的表面307，而留下在第二層302的材料中具有一側(cè)壁305的構(gòu) 造303以及在第二層302的材料中具有一側(cè)壁306的一構(gòu)造304。圖19顯示代表工藝的第三階段。于此階段中，一層308的側(cè)壁材料形成于構(gòu)造 303,304與第一層301的材料的表面307上方，并保有第二層302的材料中的側(cè)壁305、306 的形狀。側(cè)壁材料包括一相變化材料，如上述的一實施例。在其它實施例中，側(cè)壁材料包括 一金屬，例如鋁、鎢、銅、鈦，、氮化鈦、鉭、氮化鉭、金、白金及其它金屬，金屬化合物與金屬合 金。在其它實施例中，側(cè)壁材料包括一種半導(dǎo)體，例如硅，鍺，氮化鎵，及其它化合物。在又其它實施例中，側(cè)壁材料包括一非金屬，例如氧化鋁、氧化鈦，氧化鉿，或其它高介電常數(shù)(K) 與熱的電氣絕緣材料?？墒褂米鳛閭?cè)壁材料的材料包括導(dǎo)體、半導(dǎo)體與絕緣體。可使用作 為側(cè)壁材料的材料可已是結(jié)晶硅、多晶硅與非晶質(zhì)材料?？墒褂米鳛閭?cè)壁的材料可能是有 源材料，例如用來制作存儲器元件、晶體管柵極、激光二極管、量子阱裝置等等。層308的側(cè) 壁材料的厚度取決于特定應(yīng)用。于代表構(gòu)造中，側(cè)壁305、306上的側(cè)壁材料的范圍從約10 納米至約50納米。在其它構(gòu)造中，可應(yīng)用更大或更小厚度的側(cè)壁材料。圖20顯示代表工藝的第四階段。于此階段中，一填充層309形成此層308的側(cè)壁 材料上。用來作填充層309的材料于此例子可包括"材料A"或二氧化硅。在替代系統(tǒng)中， 用來作填充層309的材料不同于"材料A"，其包括譬如與"材料B"相同的材料。用來作 填充層309的材料最好是適合使用于下述的后來的工藝的一回蝕與平坦化工藝。圖21與22顯示代表工藝的第五階段。在第五階段中，圖20的構(gòu)造被回蝕與平坦 化，所使用的程序例如化學(xué)機(jī)械拋光。所產(chǎn)生的構(gòu)造具有一平坦表面，其包括構(gòu)造303的一 表面310、側(cè)壁材料的表面312、填充材料的表面314、側(cè)壁材料的表面313及構(gòu)造304的表 面311。如圖22所示，在由層309充填的溝槽的末端的側(cè)壁，在化學(xué)機(jī)械拋光或其它回蝕與 平坦化步驟以后具有與填充材料的表面314及側(cè)壁材料的表面312、313齊平的表面315、 316。圖23顯示代表程序的次一階段，其中對一層的光致抗蝕劑進(jìn)行沉積、圖案化與顯 影，以于至少一側(cè)壁間隙壁(例如具有露出表面313的側(cè)壁間隙壁)形成一光刻光掩模 320。在構(gòu)造304上方的光掩模320自填充層309的表面314上方延伸橫越過側(cè)壁間隙壁 的表面313。光刻光掩模320的寬度通過使用一光刻處理(例如是一光刻處理)來界定，且 最好是具有利用光刻處理所特有的最小特征尺寸。舉例而言，現(xiàn)代化的光刻處理可具有的 最小特征尺寸范圍是從約90到約200納米?？赡軕?yīng)用進(jìn)階的光刻處理以達(dá)成小的最小特 征尺寸。圖M顯示代表程序的第七階段。在第七階段中，使用一各向異性蝕刻程序(例如 被應(yīng)用至光致抗蝕劑材料的氧基等離子體蝕刻)來修整光刻光掩模320。因為光刻光掩模 320的蝕刻的結(jié)果，形成一個次光刻的修整過的光掩模321，其具有小于光刻處理所特有的 最小特征尺寸的寬度。代表實施例的修整過的光掩模321的寬度約40納米或更少，此處的 最小特征尺寸約200納米或更少。如圖M所示，光刻光掩模320的寬度與厚度兩者被修整 過，從而能使修整過的光掩模321比光刻光掩模來得更狹小且更薄。在替代系統(tǒng)中，可利用 一硬性光掩模材料與一光致抗蝕劑，或可利用一硬性光掩模材料來取代光致抗蝕劑。舉例 而言，可使用光刻處理來形成與圖案化一層氮化硅，用以提供包括氮化硅的一光刻光掩模 320。然后，蝕刻氮化硅光刻光掩模320以形成修整過的光掩模321。在形成修整過的光掩 模321之后，所產(chǎn)生的構(gòu)造選擇性地被蝕刻以移除不被修整過的光掩模321所覆蓋的區(qū)域 的側(cè)壁材料。因為選擇性蝕刻的結(jié)果，留下接縫322圍繞具有一表面314的填充層309。于 一元件實施例中，選擇性蝕刻移除了所有的填充材料下至第一層301的材料的表面(未顯 示)，并導(dǎo)致側(cè)壁材料的一補(bǔ)片(patch) 323，其位于填充層309下方并與在構(gòu)造304與填充 層309之間殘留于側(cè)壁上的側(cè)壁材料的接腳325呈連續(xù)。圖25顯示前述程序的第八階段。于第八階段中，修整過的光掩模321被移除以留 下小型接腳325與在填充層309與構(gòu)造304之間的接縫。接腳的長度由在第二層302的材料的回蝕后的薄膜厚度所決定。接腳的厚度由構(gòu)造304的側(cè)壁上的側(cè)壁材料的薄膜厚度所 決定。接腳的寬度由次光刻、修整過的光掩模321及用來依據(jù)由修整過的光掩模321所界 定的圖案進(jìn)行選擇性蝕刻的蝕刻處理所決定。圖沈顯示依據(jù)于此說明所制作的一接腳325。接腳325由含有側(cè)壁材料的一補(bǔ)片 323的構(gòu)造330上的一狹小側(cè)壁間隙壁及一層填充材料309所組成。接腳325的頂端3 與填充層309的表面314齊平。在所顯示的構(gòu)造中，所顯示的接腳325位于包括填充層309 的構(gòu)造330 —側(cè)。在替代系統(tǒng)中，可將填充層309移除，而留下接腳325于第二層302的材 料的構(gòu)造304的該側(cè)面。綜上所述，雖然本發(fā)明以優(yōu)選實施例揭露如上，然而其并非用以限定本發(fā)明，本領(lǐng) 域的技術(shù)人員在不脫離本發(fā)明的精神和范圍內(nèi)，可作些許的更動與潤飾，因此本發(fā)明的保 護(hù)范圍應(yīng)當(dāng)以后附的權(quán)利要求所界定者為準(zhǔn)。
權(quán)利要求
1.一種小型構(gòu)造的形成方法，包含以下步驟形成一電極堆棧，至少依序包括第一導(dǎo)電層、第一絕緣層、第二導(dǎo)電層、和第二絕緣層 堆棧而成，該第一、二導(dǎo)電層由該第一絕緣層分離；利用圖案化蝕刻該電極堆棧以形成具有側(cè)壁的構(gòu)造；沉積側(cè)壁材料保形層于該側(cè)壁上，以及蝕刻該側(cè)壁材料保形層，以在該側(cè)壁上形成側(cè)壁間隙壁，使該電極堆棧與該側(cè)壁間隙 壁構(gòu)成內(nèi)存單元。
2.如權(quán)利要求1所述的方法，其中選擇性地蝕刻的該步驟包含形成具有平版印刷圖案的蝕刻光掩模以界定平版印刷寬度；以及修整該蝕刻光掩模以提供修整過的光掩模來界定該圖案以界定該側(cè)壁間隙壁的該寬度。
3.如權(quán)利要求1所述的方法，其中選擇性地蝕刻的該步驟包含形成具有平版印刷圖案的蝕刻光掩模以界定平版印刷寬度；以及非等向性地蝕刻該蝕刻光掩模以提供修整過的光掩模來界定該圖案以界定該側(cè)壁間 隙壁的該寬度。
4.如權(quán)利要求1所述的方法，還包含以下步驟在該沉積步驟之后，非等向性地蝕刻該層的側(cè)壁材料，以從除該構(gòu)造的該側(cè)壁以外的 多個區(qū)域移除該側(cè)壁材料。
5.如權(quán)利要求1所述的方法，還包含以下步驟在該沉積步驟之后，涂敷一層填充材料遍布該構(gòu)造與該層的側(cè)壁材料上；及回蝕在該構(gòu)造的頂端上的該層填充材料與該層的側(cè)壁材料，以留下實質(zhì)上平坦的表面 并于該實質(zhì)上平坦的表面露出該側(cè)壁上的該側(cè)壁材料。
6.如權(quán)利要求1所述的方法，其中該回蝕步驟包含化學(xué)機(jī)械拋光。
7.如權(quán)利要求1所述的方法，其中該構(gòu)造具有小于1微米的厚度，且側(cè)壁間隙壁沿著該 側(cè)壁具有小于1微米的長度。
8.如權(quán)利要求1所述的方法，其中該構(gòu)造具有小于0.5微米的厚度，且該側(cè)壁間隙壁沿 著該側(cè)壁具有小于0. 5微米的長度。
9.如權(quán)利要求1所述的方法，其中該構(gòu)造中該第一、二絕緣層為介電材料，該第一、二 導(dǎo)電層為薄膜電極，且該側(cè)壁材料包含與該至少一導(dǎo)電層電氣連通的導(dǎo)電材料。
10.如權(quán)利要求1所述的方法，其中該構(gòu)造中該第一、二絕緣層為介電材料，該第一、二 導(dǎo)電層為薄膜電極，且該側(cè)壁材料包含與該至少一導(dǎo)電層電氣連通的一種半導(dǎo)體材料。
11.如權(quán)利要求1所述的方法，其中該電極堆棧通過光刻處理和平版印刷處理其中之 一的方式所制成。
12.如權(quán)利要求1所述的方法，其中依據(jù)圖案來選擇性地蝕刻該側(cè)壁材料，且依據(jù)該圖 案蝕刻后所界定出該側(cè)壁間隙壁的寬度小于40nm。
13.—種小型構(gòu)造的形成方法，包含以下步驟形成電極堆棧，至少依序包括第一導(dǎo)電層、第一絕緣層、第二導(dǎo)電層、和第二絕緣層堆 棧而成，該第一、二導(dǎo)電層由該第一絕緣層分離；使用具有最小平版印刷特征部尺寸的平版印刷處理，在該電極堆棧上形成具有側(cè)壁的構(gòu)造；沉積側(cè)壁材料保形層于該側(cè)壁上；以及蝕刻該側(cè)壁材料保形層，以于該側(cè)壁上形成側(cè)壁間隙壁，使該電極堆棧與該側(cè)壁間隙 壁構(gòu)成內(nèi)存單元，且所界定的該側(cè)壁間隙壁的該寬度小于該最小平版印刷特征部尺寸。
14.如權(quán)利要求13所述的方法，其中選擇性地蝕刻的該步驟包含 形成具有平版印刷圖案的蝕刻光掩模以界定平版印刷寬度；及修整該蝕刻光掩模以提供修整過的光掩模來界定該圖案以界定該側(cè)壁間隙壁的該寬度。
15.如權(quán)利要求13所述的方法，其中選擇性地蝕刻的該步驟包含 形成具有平版印刷圖案的蝕刻光掩模以界定平版印刷寬度；以及非等向性地蝕刻該蝕刻光掩模以提供修整過的光掩模來界定該圖案以界定該側(cè)壁間 隙壁的該寬度。
16.如權(quán)利要求13所述的方法，還包含以下步驟在該沉積步驟之后，非等向性地蝕刻該層的側(cè)壁材料，以從除該構(gòu)造的該側(cè)壁以外的 多個區(qū)域移除該側(cè)壁材料。
17.如權(quán)利要求13所述的方法，還包含以下步驟在該沉積步驟之后，涂敷一層填充材料遍布該構(gòu)造與該層的側(cè)壁材料上；及 回蝕在該構(gòu)造的頂端上的該層填充材料與該層的側(cè)壁材料，以留下實質(zhì)上平坦的表面 并在該實質(zhì)上平坦的表面露出該側(cè)壁上的該側(cè)壁材料。
18.如權(quán)利要求17所述的方法，其中該回蝕步驟包含化學(xué)機(jī)械拋光。
19.如權(quán)利要求13所述的方法，其中該構(gòu)造具有小于1微米的厚度，且側(cè)壁間隙壁沿著 該側(cè)壁具有小于1微米的長度。
20.如權(quán)利要求13所述的方法，其中該構(gòu)造具有小于0.5微米的厚度，且該側(cè)壁間隙壁 沿著該側(cè)壁具有小于0. 5微米的長度。
21.如權(quán)利要求13所述的方法，其中該構(gòu)造中該第一、二絕緣層為介電材料，該第一、 二導(dǎo)電層為薄膜電極，且該側(cè)壁材料包含與該至少一導(dǎo)電層電氣連通的導(dǎo)電材料。
22.如權(quán)利要求13所述的方法，其中該構(gòu)造中該第一、二絕緣層為介電材料，該第一、 二導(dǎo)電層為薄膜電極，且該側(cè)壁材料包含與該至少一導(dǎo)電層電氣連通的一種半導(dǎo)體材料。
23.如權(quán)利要求13所述的方法，其中該電極堆棧通過一光刻處理和該平版印刷處理其 中之一的方式所制成。
24.如權(quán)利要求13所述的方法，其中依據(jù)一圖案來選擇性地蝕刻該側(cè)壁材料，且依據(jù) 該圖案蝕刻后所界定出該側(cè)壁間隙壁的寬度小于40nm。
25.一種裝置，包含電極堆棧的構(gòu)件，其至少依序包括第一導(dǎo)電層、第一絕緣層、第二導(dǎo)電層、和第二絕緣 層堆棧而成，該第一、二導(dǎo)電層由該第一絕緣層分離，且該構(gòu)件于該電極堆棧的表面上具有 側(cè)壁；及側(cè)壁間隙壁，其沿著該構(gòu)件的該側(cè)壁設(shè)置，使該電極堆棧與該側(cè)壁間隙壁構(gòu)成內(nèi)存單兀。
26.如權(quán)利要求25所述的裝置，其中該間隙壁具有沿著該側(cè)壁的長度、大致垂直于該長度的寬度及厚度，其中該寬度與該厚度小于40nm。
27.如權(quán)利要求25所述的裝置，其中該側(cè)壁間隙壁具有10至20nm的厚度。
28.如權(quán)利要求25所述的裝置，其中該構(gòu)造具有小于1微米的厚度，且該側(cè)壁間隙壁沿 著該側(cè)壁具有小于1微米的長度。
29.如權(quán)利要求25所述的裝置，其中該構(gòu)造具有小于0.5微米的厚度，且該側(cè)壁間隙壁 沿著該側(cè)壁具有小于0. 5微米的長度。
30.如權(quán)利要求25所述的裝置，其中該構(gòu)造中該第一、二絕緣層為介電材料，該第一、 二導(dǎo)電層為薄膜電極，且側(cè)壁材料包含與該至少一導(dǎo)電層電氣連通的導(dǎo)電材料。
31.如權(quán)利要求25所述的裝置，其中該構(gòu)造中該第一、二絕緣層為介電材料，該第一、 二導(dǎo)電層為薄膜電極，且該側(cè)壁材料包含與該至少一導(dǎo)電層電氣連通的一種半導(dǎo)體材料。
全文摘要
一種裝置的形成方法，包括形成具有一側(cè)壁的一構(gòu)造的步驟。一側(cè)壁間隙壁形成于該側(cè)壁上。側(cè)壁間隙壁依據(jù)一圖案被蝕刻以界定該側(cè)壁間隙壁的該寬度。寬度為次光刻等級，包括譬如約40納米或更小。
文檔編號H01L45/00GK102088059SQ201010583879
公開日2011年6月8日 申請日期2005年11月22日 優(yōu)先權(quán)日2004年11月22日
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