專利名稱：半導(dǎo)體集成電路裝置及制造方法與半導(dǎo)體記憶裝置的布局的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種形成集成電路裝置的工藝，特別是涉及一種形成具有一記憶陣列的半導(dǎo)體集成電路裝置及制造方法與半導(dǎo)體記憶裝置的布局。
背景技術(shù)：
在半導(dǎo)體產(chǎn)業(yè)中，現(xiàn)今的趨勢是持續(xù)不斷地增加裝置的密度。為了達成高密度，持續(xù)不斷地努力在半導(dǎo)體晶圓上縮小這些裝置的尺寸至次微米層級。然而，因為如此的電路微縮會產(chǎn)生許多問題。半導(dǎo)體工藝包括前段工藝，其包括形成晶體管于一晶圓中的工藝。舉例而言，前段工藝可以包括形成垂直通道的工藝。許多不同的工藝可以成功地減少結(jié)構(gòu)的間距，允許在前段工藝中所形成結(jié)構(gòu)的微縮。半導(dǎo)體工藝也包括一晶圓制造的后段工藝。此后段工藝通常也稱為生產(chǎn)線的后段工藝(BEOL)，且通常包括產(chǎn)生在前段工藝中所形成的晶體管間的金屬內(nèi)連線。此后段工藝也包括在金屬內(nèi)連線之間形成絕緣結(jié)構(gòu)。雖然許多不同的工藝可以成功地微縮在前段工藝中所形成結(jié)構(gòu)，但這樣的工藝卻無法將后段工藝中所形成的結(jié)構(gòu)進行微縮。舉例而言，雖然許多不同的工藝已知可以成功地微縮在前段工藝中所形成的垂直通道之間的間距，但這樣的工藝卻無法成功地將在后段工藝中的接觸窗及金屬內(nèi)連線之間的間距進行微縮。因此，無法將在后段工藝中所形成的結(jié)構(gòu)進行微縮限制了整體集成電路裝置的微縮能力。由此可見，上述現(xiàn)有的半導(dǎo)體集成電路裝置及其制造方法在產(chǎn)品結(jié)構(gòu)、制造方法與使用上，顯然仍存在有不便與缺陷，而亟待加以進一步改進。為了解決上述存在的問題， 相關(guān)廠商莫不費盡心思來謀求解決之道，但長久以來一直未見適用的設(shè)計被發(fā)展完成，而一般產(chǎn)品及方法又沒有適切的結(jié)構(gòu)及方法能夠解決上述問題，此顯然是相關(guān)業(yè)者急欲解決的問題。因此如何能創(chuàng)設(shè)一種新的半導(dǎo)體集成電路裝置及制造方法與半導(dǎo)體記憶裝置的布局，以允許達到所需的微縮尺寸，特別是對后段工藝中所形成的接觸窗及金屬結(jié)構(gòu)進行微縮，實屬當(dāng)前重要研發(fā)課題之一，亦成為當(dāng)前業(yè)界極需改進的目標(biāo)。

發(fā)明內(nèi)容
本發(fā)明的目的在于，克服現(xiàn)有的半導(dǎo)體集成電路裝置及其制造方法存在的缺陷， 而提供一種新的半導(dǎo)體集成電路裝置及制造方法與半導(dǎo)體記憶裝置的布局，所要解決的技術(shù)問題是使其可以對許多不同后段工藝結(jié)構(gòu)中所需的微縮進行改善，例如接觸窗及其他金屬內(nèi)連線結(jié)構(gòu)，其完成結(jié)構(gòu)包括至少一硅化物薄膜，例如硅化鎢(WSix)及一自動對準(zhǔn)硅化物薄膜，例如硅化鈷(CoSix)及硅化鎳(NiSix)在一埋藏擴散層之上。這樣的結(jié)構(gòu)允許在例如是半導(dǎo)體記憶裝置的半導(dǎo)體裝置中的許多改善。舉例而言，本發(fā)明所揭露的系統(tǒng)及方法能夠降低半導(dǎo)體記憶裝置中位元線結(jié)構(gòu)的片電阻而不需要先前技術(shù)中避免位元線負載問題所使用的接觸窗連續(xù)接出法，本發(fā)明是將接觸窗直接與位元線的一端連接，因此其可
5以達成后段工藝間距的放松及較小的記憶陣列面積，非常適于實用。本發(fā)明的目的及解決其技術(shù)問題是采用以下技術(shù)方案來實現(xiàn)的。依據(jù)本發(fā)明提出的一種半導(dǎo)體集成電路裝置，包含一半導(dǎo)體基板，一第一埋藏擴散區(qū)域在該半導(dǎo)體基板之上，及一第一接觸層在該第一埋藏擴散區(qū)域之上。該第一接觸層包含硅化物材料及自動對準(zhǔn)硅化物材料的至少一者。此半導(dǎo)體集成電路裝置也包含一記憶柵極結(jié)構(gòu)在該第一接觸層的至少一部分之上。本發(fā)明的目的及解決其技術(shù)問題還可采用以下技術(shù)措施進一步實現(xiàn)。前述的半導(dǎo)體集成電路裝置，其中所述的第一接觸層包含硅化物材料，且其中該硅化物材料包含鎢。前述的半導(dǎo)體集成電路裝置，其中所述的第一接觸層包含自動對準(zhǔn)硅化物材料， 且其中該自動對準(zhǔn)硅化物材料包含鎳和鈷至少一者。前述的半導(dǎo)體集成電路裝置，更包含一電荷儲存層，舉例而言，電荷儲存層包括氧化硅-氮化硅-氧化硅(ONO)層，并形成于第一接觸層的至少一部分之上。前述的半導(dǎo)體集成電路裝置，其中所述的第一接觸層經(jīng)由一垂直接觸結(jié)構(gòu)與一位元線連接。前述的半導(dǎo)體集成電路裝置，更包含一第二埋藏擴散區(qū)域及一電荷儲存層，其中該電荷儲存層延伸于該第一埋藏擴散區(qū)域與該第二埋藏擴散區(qū)域之間。在某些實施例中， 此半導(dǎo)體集成電路裝置更包含一第二接觸層在該第二埋藏擴散區(qū)域之上。在某些實施例中，該電荷儲存層延伸介于該第一接觸層與該第二接觸層之間。此外，該第二接觸層包含自動對準(zhǔn)硅化物材料，其包含例如鎳和鈷至少一者。前述的半導(dǎo)體集成電路裝置，其中所述的電荷儲存層位于一垂直通道的側(cè)壁。本發(fā)明的目的及解決其技術(shù)問題還采用以下技術(shù)方案來實現(xiàn)。依據(jù)本發(fā)明提出的一種半導(dǎo)體集成電路裝置的制造方法，該方法包含形成一第一埋藏擴散區(qū)域于一半導(dǎo)體基板之上；形成一第一接觸層于該第一埋藏擴散區(qū)域之上，該第一接觸層包含硅化物材料及自動對準(zhǔn)硅化物材料的至少一者；以及形成一記憶柵極結(jié)構(gòu)于該第一接觸層的至少一部分之上。本發(fā)明的目的及解決其技術(shù)問題還可采用以下技術(shù)措施進一步實現(xiàn)。前述的半導(dǎo)體集成電路裝置的制造方法，其中所述的第一接觸層包含硅化物材料，且其中該硅化物材料包含鎢。前述的半導(dǎo)體集成電路裝置的制造方法，其中所述的第一接觸層包含自動對準(zhǔn)硅化物材料，且其中該自動對準(zhǔn)硅化物材料包含鎳和鈷至少一者。前述的半導(dǎo)體集成電路裝置的制造方法，更包含形成一電荷儲存層，舉例而言，電荷儲存層包括氧化硅-氮化硅-氧化硅(ONO)層，并形成于第一接觸層的至少一部分之上。前述的半導(dǎo)體集成電路裝置的制造方法，更包含形成一垂直接觸結(jié)構(gòu)將該第一接觸層與一位元線連接。前述的半導(dǎo)體集成電路裝置的制造方法，更包含形成一第二埋藏擴散區(qū)域及一電荷儲存層，其中該電荷儲存層延伸于該第一埋藏擴散區(qū)域與該第二埋藏擴散區(qū)域之間。在某些實施例中，此方法更包含形成一第二接觸層于該第二埋藏擴散區(qū)域之上。在某些實施例中，該電荷儲存層延伸于該第一接觸層與該第二接觸層之間。此外，該第二接觸層包含自動對準(zhǔn)硅化物材料，其包含例如鎳和鈷至少一者。前述的半導(dǎo)體集成電路裝置的制造方法，其中所述的電荷儲存層位于一垂直通道的側(cè)壁。本發(fā)明的目的及解決其技術(shù)問題另外再采用以下技術(shù)方案來實現(xiàn)。依據(jù)本發(fā)明提出的一種半導(dǎo)體記憶裝置的布局，該布局包含多條第一位元線在一第一方向上延伸；多條第二位元線在一大致與該第一方向平行的方向延伸，所述多條第二位元線包含介于所述多條第一位元線間的位元線；多個第一埋藏擴散區(qū)域在一大致與該第一方向平行的方向延伸；多個第一接觸層在各自的所述多個第一埋藏擴散區(qū)域之上，所述多個第一接觸層中的接觸層包含硅化物材料及自動對準(zhǔn)硅化物材料的至少一者；以及多個記憶柵極結(jié)構(gòu)在一大致與該第一方向垂直的一第二方向延伸，多個記憶柵極結(jié)構(gòu)形成于所述多個第一接觸層中接觸層的至少一部分之上。本發(fā)明的目的及解決其技術(shù)問題還可采用以下技術(shù)措施進一步實現(xiàn)。前述的半導(dǎo)體記憶裝置的布局，其中所述的第一多個接觸層中的接觸層包含硅化物材料，且其中該硅化物材料包含鎢。前述的半導(dǎo)體記憶裝置的布局，其中所述的第一多個接觸層中的接觸層包含自動對準(zhǔn)硅化物材料，且其中該自動對準(zhǔn)硅化物材料包含鎳和鈷至少一者。前述的半導(dǎo)體記憶裝置的布局，更包含一電荷儲存層，舉例而言，電荷儲存層包括氧化硅-氮化硅-氧化硅(ONO)層，并形成于多個第一接觸層中接觸層的至少一部分之上。前述的半導(dǎo)體記憶裝置的布局，其中所述的多個第一接觸層中的接觸層經(jīng)由各自的垂直接觸結(jié)構(gòu)而與所述多條第一位元線中各自的位元線連接。前述的半導(dǎo)體記憶裝置的布局，更包含多個第二埋藏擴散區(qū)域在一大致與該第一方向平行的方向延伸；以及多個電荷儲存層。其中該電荷儲存層延伸于所述多個第一埋藏擴散區(qū)域中各自的第一埋藏擴散區(qū)域與所述多個第二埋藏擴散區(qū)域中各自的第二埋藏擴散區(qū)域之間。前述的半導(dǎo)體記憶裝置的布局，其中所述的電荷儲存層位于各自垂直通道的各自側(cè)壁。前述的半導(dǎo)體記憶裝置的布局，更包含多個第二接觸層在所述多個第二埋藏擴散區(qū)域中各自的第二埋藏擴散區(qū)域之上。在某些實施例中，所述多個電荷儲存層中的電荷儲存層延伸于所述該多個第一接觸層中各自的第一接觸層與所述多個第二接觸層中各自的第二接觸層之間。此外，該第二多個接觸層中的接觸層包含自動對準(zhǔn)硅化物材料，且其中該自動對準(zhǔn)硅化物材料包含鎳和鈷至少一者。本發(fā)明與現(xiàn)有技術(shù)相比具有明顯的優(yōu)點和有益效果。借由上述技術(shù)方案，本發(fā)明半導(dǎo)體集成電路裝置及制造方法與半導(dǎo)體記憶裝置的布局至少具有下列優(yōu)點及有益效果本發(fā)明揭示了一種制造半導(dǎo)體積體電路的系統(tǒng)、布局及方法，可以對許多不同后段工藝結(jié)構(gòu)中所需的微縮進行改善，例如接觸窗及其他金屬內(nèi)連線結(jié)構(gòu)，其完成結(jié)構(gòu)包括至少一硅化物薄膜，例如硅化鎢(WSix)及一自動對準(zhǔn)硅化物薄膜，例如硅化鈷(CoSix)及硅化鎳 (NiSix)在一埋藏擴散層之上。這樣的結(jié)構(gòu)允許在例如是半導(dǎo)體記憶裝置的半導(dǎo)體裝置中的許多改善。舉例而言，本發(fā)明所揭露的系統(tǒng)及方法能夠降低半導(dǎo)體記憶裝置中位元線結(jié)構(gòu)的片電阻而不需要先前技術(shù)中避免位元線負載問題所使用的接觸窗連續(xù)接出法，本發(fā)明是將接觸窗直接與位元線的一端連接，因此其可以達成后段工藝間距的放松及較小的記憶陣列面積。綜上所述，本發(fā)明是有關(guān)于一種半導(dǎo)體集成電路裝置及制造方法與半導(dǎo)體記憶裝置的布局。以允許對后段工藝中所形成的不同結(jié)構(gòu)的微縮能力進行改善，這些結(jié)構(gòu)包括接觸窗及金屬內(nèi)連線結(jié)構(gòu)。其完成結(jié)構(gòu)包含一半導(dǎo)體基板、一埋藏擴散區(qū)域在該半導(dǎo)體基板之上及至少一硅化物薄膜或自動對準(zhǔn)硅化物薄膜在該埋藏擴散區(qū)域之上，硅化物薄膜的范例可為硅化鎢，而自動對準(zhǔn)硅化物薄膜的范例可為硅化鎳或是硅化鈷。此半導(dǎo)體集成電路也包含一記憶柵極結(jié)構(gòu)形成于一接觸層的至少一部分之上。本發(fā)明在技術(shù)上有顯著的進步，并具有明顯的積極效果，誠為一新穎、進步、實用的新設(shè)計。上述說明僅是本發(fā)明技術(shù)方案的概述，為了能夠更清楚了解本發(fā)明的技術(shù)手段， 而可依照說明書的內(nèi)容予以實施，并且為了讓本發(fā)明的上述和其他目的、特征和優(yōu)點能夠更明顯易懂，以下特舉較佳實施例，并配合附圖，詳細說明如下。


圖1是顯示一范例的氮化物只讀記憶體(NROM)記憶陣列的一部分的布局的俯視圖。圖2是顯示記憶陣列沿著圖1的剖線II-II方向的剖面圖。圖3是顯示記憶陣列沿著圖1的剖線III-III方向的剖面圖。圖4到圖9是顯示形成圖1 圖3中記憶陣列的中間結(jié)構(gòu)的剖面圖。圖10是顯示根據(jù)圖1到圖9的實施例形成此記憶陣列的工藝流程圖。圖11是顯示另一范例的氮化物只讀記憶體(NROM)記憶陣列的一部分的布局的俯視圖。圖12是顯示記憶陣列沿著圖11的剖線XII-XII方向的剖面圖。圖13是顯示記憶陣列沿著圖11的剖線XIII-XIII方向的剖面圖。圖14到圖21是顯示形成圖11 圖13中記憶陣列的中間結(jié)構(gòu)的剖面圖。圖22是顯示根據(jù)圖14到圖21的實施例形成此記憶陣列的工藝流程圖。100、200:記憶陣列102、104、202、204 位元線106,206 上方埋藏擴散布植區(qū)域 108、208 下方埋藏擴散布植(LDF)區(qū)域110、112、210、212 接觸窗 114、214 多晶硅線116、216:基板118 硅化物接觸窗120、220 層間介電層122、222 :0N0 結(jié)構(gòu)124、224 硬式幕罩層126、226 垂直通道128、228:氧化層218'金屬層218 自動對準(zhǔn)硅化物接觸窗
具體實施例方式為更進一步闡述本發(fā)明為達成預(yù)定發(fā)明目的所采取的技術(shù)手段及功效，以下結(jié)合附圖及較佳實施例，對依據(jù)本發(fā)明提出的半導(dǎo)體集成電路裝置及制造方法與半導(dǎo)體記憶裝置的布局其具體實施方式
、結(jié)構(gòu)、方法、步驟、特征及其功效，詳細說明如后。
有關(guān)本發(fā)明的前述及其他技術(shù)內(nèi)容、特點及功效，在以下配合參考圖式的較佳實施例的詳細說明中將可清楚呈現(xiàn)。通過具體實施方式
的說明，當(dāng)可對本發(fā)明為達成預(yù)定目的所采取的技術(shù)手段及功效獲得一更加深入且具體的了解，然而所附圖式僅是提供參考與說明之用，并非用來對本發(fā)明加以限制。請參閱圖1所示，顯示根據(jù)本發(fā)明第一實施例的利用硅化物方案達成后段間距放松的布局的俯視圖。圖1是顯示一范例的氮化物只讀記憶體記憶陣列100的一部分的布局的俯視圖，其包括多條第一位元線102延伸至各自的多頂位元線晶體管(頂BLT)，及多條第二位元線104延伸至各自的多底位元線晶體管(底BLT)。多條第一位元線102平行地延伸且位于多個上方埋藏擴散布植區(qū)域106之上。多條第二位元線104平行地延伸且位于多個下方埋藏擴散布植區(qū)域108之上。多個第一接觸窗110，其構(gòu)成范例的垂直接觸結(jié)構(gòu)，垂直地延伸于各自的多條第一位元線102及多個上方埋藏擴散布植區(qū)域106之間。多個第二接觸窗112，其也構(gòu)成范例的垂直接觸結(jié)構(gòu)，垂直地延伸于各自的多條第二位元線104及多個下方埋藏擴散布植區(qū)域108之間。接觸窗110、112可以由金屬材料形成，舉例而言，包含鎢或銅。此外，雖然并未在圖1中顯示，但是可以由以下圖2到圖9的描述中明了，硅化物接觸窗118也可以延伸于各自的上方埋藏擴散布植區(qū)域106之上且與其平行。多個柵極結(jié)構(gòu) 115，其包括各自的多晶硅柵極結(jié)構(gòu)114及字元線117延伸通過記憶陣列100中介于位元線 102和104及上方和下方埋藏擴散布植區(qū)域106和108且至少與其大致垂直。圖2是顯示記憶陣列100沿著圖1的剖線II-II方向的剖面圖，且圖3是顯示記憶陣列100沿著圖1的剖線III-III方向的剖面圖。圖2及圖3顯示一上方埋藏擴散布植區(qū)域106及下方埋藏擴散布植區(qū)域108形成于其中的基板116。硅化物接觸窗118形成于上方埋藏擴散布植區(qū)域106之上。此上方埋藏擴散布植區(qū)域106經(jīng)由各自的硅化物接觸窗 118而與各自的接觸窗110連接，且下方埋藏擴散布植區(qū)域108與各自的接觸窗112連接。 一層間介電(ILD)區(qū)域120形成介于每一個接觸窗110與接觸窗112之間。一氧化硅-氮化硅-氧化硅(ONO)結(jié)構(gòu)122延伸介于上方和下方埋藏擴散布植區(qū)域106和108之間，并沿著基板116的垂直通道的側(cè)壁。此氧化硅-氮化硅-氧化硅(ONO)結(jié)構(gòu)122可以作為此記憶陣列100中一記憶胞的電荷儲存層。一個制造圖1到圖3所示的記憶陣列結(jié)構(gòu)的工藝實施例通過搭配圖4到圖10來進行描述。圖4到圖9是顯示形成記憶陣列100的中間結(jié)構(gòu)的剖面圖，而圖10是顯示形成此記憶陣列100的工藝流程圖。必須注意的是，圖4到圖6中的中間結(jié)構(gòu)系與圖7到圖9 中的最終結(jié)構(gòu)相同，只是沿著不同的方向進行剖面。請參閱圖4所示，顯示用來形成上方埋藏擴散布植區(qū)域106的層形成于基板116 之上。圖4顯示用來形成上方埋藏擴散布植區(qū)域106的層形成于基板116之上。雖然沒有顯示，但半導(dǎo)體裝置及其他層也可以形成于基板116之上或之內(nèi)。舉例而言，邏輯晶體管可以使用傳統(tǒng)的方法形成于基板116之中。不同結(jié)構(gòu)的圖案化可以使用已知的微影工藝， 例如光學(xué)微影工藝來完成。一上方埋藏擴散布植層106，其一部分之后會變成上方埋藏擴散布植區(qū)域106，可以利用例如是離子布植技術(shù)形成。之后，一硅化物層118，其一部分之后會變成硅化物接觸窗118，形成于此上方埋藏擴散布植層106之上，可以使用例如根據(jù)已知的工藝，例如是化學(xué)氣相沉積(CVD)、物理氣相沉積(PVD)、熱成長或其組合，沉積一硅化物的硅化鎢(WSix) 材料形成。之后形成一硬式幕罩層124于硅化物層118之上。舉例而言，此硬式幕罩層可以是利用化學(xué)氣相沉積(CVD)、物理氣相沉積(PVD)、熱成長或其組合等沉積技術(shù)所形成的氧化材料。請參閱圖5所示，一旦形成硬式幕罩層IM之后，利用一微影工藝可以用來圖案化及形成垂直通道126。此形成垂直通道126的工藝可以包括一系列的一個或多個蝕刻工藝。舉例而言，在某些實施例中，一底部抗反射層(BARC)可以形成并搭配選擇性蝕刻工藝， 因此允許一個或多個自動對準(zhǔn)結(jié)構(gòu)形成。如圖5所示，此蝕刻包括蝕刻通過硬式幕罩層124 并直到基板116，因此形成垂直通道126。之后，請參閱圖6所示，形成下方埋藏擴散布植區(qū)域108于基板116之上，并裸露于垂直通道126以外的區(qū)域。此下方埋藏擴散布植區(qū)域108可以利用例如是離子布植技術(shù)形成。此下方埋藏擴散布植區(qū)域108在形成之前，先形成一氧化層128，其是利用例如牽涉到中性基氧化工藝的方式形成，以保護垂直通道126。之后，請參閱圖7所示，其是沿著圖1的剖線VII-VII方向的剖面圖。與圖6中的剖面相比較，在圖7中，ONO結(jié)構(gòu)122及包括多晶硅柵極結(jié)構(gòu)114與字元線117的柵極結(jié)構(gòu) 115是先形成。首先，多余的氧化材料，例如硬式幕罩層IM及氧化層128，使用氧化物清潔工藝除去。此ONO結(jié)構(gòu)122然后形成于硅化物接觸窗118，垂直通道1 的側(cè)壁以及下方埋藏擴散布植區(qū)域108之上。此ONO結(jié)構(gòu)122可以利用已知的工藝形成包括一下方氧化硅層 122A，一氮化硅層122B形成于下方氧化硅層122A之上，及一上方氧化硅層122C形成于氮化硅層122B之上。一熱氧化工藝可以用來形成下方氧化硅層122A及上方氧化硅層122C， 而一沉積工藝，例如一化學(xué)氣相沉積(CVD)則可以用來形成氮化硅層122B。此外，在圖7中顯示的包括多晶硅柵極結(jié)構(gòu)114的柵極結(jié)構(gòu)115是形成于ONO結(jié)構(gòu)122之上，及一字元線117形成于多晶硅柵極結(jié)構(gòu)114之上。此多晶硅柵極結(jié)構(gòu)114包括多晶硅材料，而字元線117包括例如是硅化鎢(WSix)的金屬材料。如圖10中所示，在形成包括多晶硅柵極結(jié)構(gòu)114及字元線117的柵極結(jié)構(gòu)115的工藝中，可以包括一系列的沉積和微影工藝，舉例而言，沉積四乙氧基硅烷(TE0Q以及沉積一多晶硅硬式幕罩以作為形成多晶硅柵極結(jié)構(gòu)114及字元線117的定義和微影/蝕刻工藝之用。之后，層間介電層(ILD)區(qū)域120、接觸窗110、112及位元線102、104則可以形成以達成如圖8和圖9中所示的結(jié)構(gòu)，其分別與圖2和圖3中所示的剖面圖對應(yīng)?？梢岳斫獾氖?，可以使用一個或多個微影工藝可達成所要的層間介電層(ILD)區(qū)域120、接觸窗110、 112及位元線102、104的安排。舉例而言，微影及蝕刻工藝可以用來除去一部分的層間介電層(ILD)區(qū)域120及ONO結(jié)構(gòu)122以允許硅化物接觸窗118直接與接觸窗110連接，且也允許接觸窗112直接與下方埋藏擴散布植區(qū)域108連接。圖8和圖9分別顯示沿著圖1的剖線II-II方向和III-III方向的完成結(jié)構(gòu)的剖面圖。金屬化工藝可以用來形成層間介電層(ILD)區(qū)域120、接觸窗110、112和位元線102、 104以達成所需的記憶陣列100結(jié)構(gòu)，例如圖1 圖3中所示的。圖10是顯示根據(jù)一實施例形成此記憶陣列100的工藝歸納的流程圖，其可以形成如圖1 圖9中所示的記憶陣列100結(jié)構(gòu)。方框152顯示一范例工藝流程，其可以用來形成如圖4 圖5中所示的結(jié)構(gòu)，包括形成上方埋藏擴散布植區(qū)域106、硅化物接觸窗118、以及垂直通道126。方框IM顯示一范例工藝流程，其可以用來形成如圖6中所示的結(jié)構(gòu)以及某些圖7中所示的結(jié)構(gòu)，包括形成下方埋藏擴散布植區(qū)域108以及ONO結(jié)構(gòu)122。方框156 顯示一范例工藝流程，其可以用來形成如圖7中所示的結(jié)構(gòu)，包括形成包括多晶硅柵極結(jié)構(gòu)114與字元線117的柵極結(jié)構(gòu)115。在方框156的工藝之后，金屬化工藝可以如方框158 所指示的形成，以完成圖1 3中所示的結(jié)構(gòu)。也可以使用其他的替代工藝，舉例而言，本發(fā)明可包括牽涉其他型態(tài)記憶裝置的替代實施例。請參閱圖11所示，顯示根據(jù)本發(fā)明第二實施例的利用硅化物方案達成后段間距放松的布局的俯視圖。圖11是顯示一記憶陣列200的一部分的布局的俯視圖，其包括多條第一位元線202延伸至各自的多頂位元線晶體管(頂BLT)，及多條第二位元線204延伸至各自的多底位元線晶體管(底BLT)。多條第一位元線202平行地延伸且位于多個上方埋藏擴散布植區(qū)域206之上。多條第二位元線204平行地延伸且位于多個下方埋藏擴散布植區(qū)域208之上。多個第一接觸窗210，其構(gòu)成范例的垂直接觸結(jié)構(gòu)，垂直地延伸于各自的多條第一位元線202及多個上方埋藏擴散布植區(qū)域206之間。多個第二接觸窗212，其也構(gòu)成范例的垂直接觸結(jié)構(gòu)，垂直地延伸于各自的多條第二位元線204及多個下方埋藏擴散布植區(qū)域208之間。接觸窗210、212可以由金屬材料形成，舉例而言，包含鎢或銅。此外，雖然并未在圖11中顯示，但是可以由以下圖12到圖21的描述中明了，硅化物接觸窗218也可以延伸于各自的上方埋藏擴散布植區(qū)域206之上且與其平行。多個柵極結(jié)構(gòu)215，其包括各自的多晶硅柵極結(jié)構(gòu)214及字元線217延伸通過記憶陣列200中介于位元線202和204及上方和下方埋藏擴散布植區(qū)域206和208且至少與其大致垂直。圖12是顯示記憶陣列200沿著圖11的剖線XII-XII方向的剖面圖，且圖13是顯示記憶陣列200沿著圖11的剖線XIII-XIII方向的剖面圖。圖12及圖13顯示一上方埋藏擴散布植區(qū)域206及下方埋藏擴散布植區(qū)域208形成于其中的基板216。硅化物接觸窗 218形成于上方埋藏擴散布植區(qū)域206之上，且也位于下方埋藏擴散布植區(qū)域208之上。此上方埋藏擴散布植區(qū)域206經(jīng)由各自的硅化物接觸窗218而與各自的接觸窗210連接，且下方埋藏擴散布植區(qū)域208經(jīng)由各自的硅化物接觸窗218而與各自的接觸窗212連接。一層間介電(ILD)區(qū)域120形成介于每一個接觸窗210之間及每一個接觸窗212之間。一氧化硅-氮化硅-氧化硅(ONO)結(jié)構(gòu)222延伸介于上方和下方埋藏擴散布植區(qū)域206和208 之間，并沿著基板216的垂直通道的側(cè)壁。此氧化硅-氮化硅-氧化硅(ONO)結(jié)構(gòu)222可以作為一記憶體柵極結(jié)構(gòu)，更特定的是此記憶陣列200中一記憶胞的ONO柵介電層堆疊。一個制造圖11到圖13所示的記憶陣列結(jié)構(gòu)的工藝實施例通過搭配圖14到圖22 來進行描述。圖14到圖21是顯示形成記憶陣列200的中間結(jié)構(gòu)的剖面圖，而圖22是顯示形成此記憶陣列200的工藝流程圖。必須注意的是，圖14到圖18中的中間結(jié)構(gòu)是與圖19 到圖21中的最終結(jié)構(gòu)相同，只是沿著不同的方向進行剖面。請參閱圖14所示，形成一硬式幕罩層2M于基板216之上。舉例而言，此硬式幕罩層2M可以是利用化學(xué)氣相沉積(CVD)、物理氣相沉積(PVD)、熱成長或其組合等沉積技術(shù)所形成的氧化材料。一旦形成硬式幕罩層2M之后，利用一微影工藝可以用來圖案化及形成垂直通道226。此形成垂直通道226的工藝可以包括一系列的一個或多個蝕刻工藝。 舉例而言，在某些實施例中，一底部抗反射層(BARC)可以形成并搭配選擇性蝕刻工藝，因此允許一個或多個自動對準(zhǔn)結(jié)構(gòu)形成。
之后，如圖15所示，在形成上方埋藏擴散布植區(qū)域206和下方埋藏擴散布植區(qū)域 208之前，先形成一氧化層228，其是利用例如牽涉到中性基氧化工藝的方式形成，以保護垂直通道226。在形成上方埋藏擴散布植區(qū)域206和下方埋藏擴散布植區(qū)域208，以及一氧化層2 之前，多余的硬式幕罩層2M可以使用例如氧化物清潔工藝除去。再形成一氧化層228，之后再形成上方埋藏擴散布植區(qū)域206和下方埋藏擴散布植區(qū)域208。圖16是顯示一用來自上方埋藏擴散布植區(qū)域206以及下方埋藏擴散布植區(qū)域208 除去一部分氧化層228的蝕刻工藝的結(jié)果。一部分的氧化層2 仍維持在沿著垂直通道 226的側(cè)壁。之后，如圖17所示，一金屬層218'，其一部分之后會變成自動對準(zhǔn)硅化物接觸窗 218，形成于此下方埋藏擴散布植層208、垂直通道2 側(cè)壁的氧化層2 以及上方埋藏擴散布植區(qū)域206之上。此金屬層218'可以使用已知沉積工藝例如化學(xué)氣相沉積(CVD)、物理氣相沉積(PVD)、熱成長或其組合等沉積一硅化物先驅(qū)材料(例如鎳或是鈷)材料形成。圖18是顯示除去一部分金屬層218'之后的結(jié)果，其可以包括快速熱工藝。金屬層218'鄰接下方埋藏擴散布植層208及上方埋藏擴散布植區(qū)域206的部分會與埋藏擴散布植層206和208中的硅發(fā)生反應(yīng)，因此導(dǎo)致生成自動對準(zhǔn)的硅化物接觸窗218于下方埋藏擴散布植層208及上方埋藏擴散布植區(qū)域206之上。之后，請參閱圖19所示，其是沿著圖11的剖線XIX-XIX方向的剖面圖。與圖18中的剖面相較，在圖19中，ONO結(jié)構(gòu)222及包括多晶硅柵極結(jié)構(gòu)214與字元線217的柵極結(jié)構(gòu) 215是先形成。首先，多余的氧化層2 材料，使用氧化物清潔(CLN)工藝除去。此ONO結(jié)構(gòu)222然后形成于硅化物接觸窗218(于下方埋藏擴散布植層208及上方埋藏擴散布植區(qū)域206兩者之上)及沿著垂直通道226的側(cè)壁。此ONO結(jié)構(gòu)222可以利用已知的工藝形成包括一下方氧化硅層222A，一氮化硅層222B形成于下方氧化硅層222A之上，及一上方氧化硅層222C形成于氮化硅層222B之上。一熱氧化工藝可以用來形成下方氧化硅層222k及上方氧化硅層222C，而一沉積工藝，例如一化學(xué)氣相沉積(CVD)則可以用來形成氮化硅層 222B0此外，在圖19中顯示的包括多晶硅柵極結(jié)構(gòu)214的柵極結(jié)構(gòu)215是形成于ONO結(jié)構(gòu)222之上，及一字元線217形成于多晶硅柵極結(jié)構(gòu)214之上。此多晶硅柵極結(jié)構(gòu)214包括多晶硅材料，而字元線217包括例如是硅化鎢(WSix)的金屬材料。如圖22中所示，在形成包括多晶硅柵極結(jié)構(gòu)214及字元線217的柵極結(jié)構(gòu)215的工藝中，可以包括一系列的沉積和微影工藝，舉例而言，沉積四乙氧基硅烷(TE0Q以及沉積一多晶硅硬式幕罩以作為形成多晶硅柵極結(jié)構(gòu)214及字元線217的定義和微影/蝕刻工藝之用。之后，層間介電層(ILD)區(qū)域220、接觸窗210、212及位元線202、204則可以形成， 以達成如圖20和圖21中所示的結(jié)構(gòu)，其分別與圖12和圖13中所示的剖面圖對應(yīng)?？梢岳斫獾氖牵梢允褂靡粋€或多個微影工藝可達成所要的層間介電層(ILD)區(qū)域220、接觸窗 210、212及位元線202、204的安排。舉例而言，微影及蝕刻工藝可以用來除去一部分的層間介電層(ILD)區(qū)域220及ONO結(jié)構(gòu)222以允許硅化物接觸窗218直接與接觸窗210以及接觸窗212連接。圖20和圖21分別顯示沿著圖11的剖線XII-XII方向和XIII-XIII方向的完成結(jié)構(gòu)的剖面圖。金屬化工藝可以用來形成層間介電層(ILD)區(qū)域220、接觸窗210、212和位元線202、204以達成所需的記憶陣列200結(jié)構(gòu)，例如圖11 圖13中所示的。圖22是顯示根據(jù)一實施例形成此記憶陣列200的工藝歸納的流程圖，其可以形成如圖11 圖21中所示的記憶陣列200結(jié)構(gòu)。方框252顯示一范例工藝流程，其可以用來形成如圖14 圖16中所示的結(jié)構(gòu)，包括形成上方埋藏擴散布植區(qū)域206、下方埋藏擴散布植層208、以及垂直通道226。方框邪4顯示一范例工藝流程，其可以用來形成如圖17和圖 18中所示的結(jié)構(gòu)以及某些圖19中所示的結(jié)構(gòu)，包括形成硅化物接觸窗218以及ONO結(jié)構(gòu) 222。方框256顯示一范例工藝流程，其可以用來形成如圖19中所示的結(jié)構(gòu)，包括形成多晶硅柵極結(jié)構(gòu)214。在方框256的工藝之后，金屬化工藝可以如方框258所指示的形成，以完成圖11 圖13中所示的結(jié)構(gòu)。也可以使用其他的替代工藝，舉例而言，也可以包括牽涉其他型態(tài)記憶裝置的替代實施例。因此，本發(fā)明揭露了一種半導(dǎo)體集成電路裝置及其制造方法，其允許提供許多改良的微縮后段結(jié)構(gòu)，其可以包括接觸窗以及其他金屬內(nèi)連接結(jié)構(gòu)。此完成結(jié)構(gòu)包括至少一硅化物薄膜，例如硅化鎢(WSix)及一自動對準(zhǔn)硅化物薄膜，例如硅化鈷(CoSix)及硅化鎳 (NiSix)于一埋藏擴散層之上。雖然此處所揭露的實施例中是以氮化物只讀記憶體記憶裝置做說明，其替代實施例中也可以包括牽涉其他型態(tài)的記憶裝置。舉例而言，本發(fā)明實施例也可以使用于埋藏擴散型態(tài)的記憶裝置。舉例而言，一替代實施例中可以包括埋藏擴散型態(tài)的記憶裝置，其包括具有平面通道、垂直通道及/或具有實體隔離結(jié)構(gòu)的垂直通道的N位元記憶胞。此外，替代實施例中也可以包括一能隙工程硅-氧化硅-氮化硅-氧化硅-硅 (BE-SONOS)或是納米結(jié)晶層來取代ONO結(jié)構(gòu)222。以上所述，僅是本發(fā)明的較佳實施例而已，并非對本發(fā)明作任何形式上的限制，雖然本發(fā)明已以較佳實施例揭露如上，然而并非用以限定本發(fā)明，任何熟悉本專業(yè)的技術(shù)人員，在不脫離本發(fā)明技術(shù)方案范圍內(nèi)，當(dāng)可利用上述揭示的方法及技術(shù)內(nèi)容作出些許的更動或修飾為等同變化的等效實施例，但凡是未脫離本發(fā)明技術(shù)方案的內(nèi)容，依據(jù)本發(fā)明的技術(shù)實質(zhì)對以上實施例所作的任何簡單修改、等同變化與修飾，均仍屬于本發(fā)明技術(shù)方案的范圍內(nèi)。
1權(quán)利要求
1.一種半導(dǎo)體集成電路裝置，其特征在于其包含一半導(dǎo)體基板；一第一埋藏擴散區(qū)域在該半導(dǎo)體基板之上；一第一接觸層在該第一埋藏擴散區(qū)域之上，該第一接觸層包含硅化物材料及自動對準(zhǔn)硅化物材料的至少一者；以及一記憶柵極結(jié)構(gòu)在該第一接觸層的至少一部分之上。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路裝置，其特征在于其中所述的第一接觸層包含硅化物材料，且其中該硅化物材料包含鎢。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路裝置，其特征在于其中所述的第一接觸層包含自動對準(zhǔn)硅化物材料，且其中該自動對準(zhǔn)硅化物材料包含鎳和鈷至少一者。
4.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路裝置，其特征在于其中所述的第一接觸層經(jīng)由一垂直接觸結(jié)構(gòu)與一位元線連接。
5.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路裝置，其特征在于更包含一第二埋藏擴散區(qū)域及一電荷儲存層，其中該電荷儲存層延伸于該第一埋藏擴散區(qū)域與該第二埋藏擴散區(qū)域之間。
6.根據(jù)權(quán)利要求5所述的半導(dǎo)體集成電路裝置，其特征在于其中所述的電荷儲存層位于一垂直通道的側(cè)壁。
7.根據(jù)權(quán)利要求5所述的半導(dǎo)體集成電路裝置，其特征在于更包含一第二接觸層在該第二埋藏擴散區(qū)域之上。
8.根據(jù)權(quán)利要求6所述的半導(dǎo)體集成電路裝置，其特征在于其中所述的電荷儲存層延伸于該第一接觸層與該第二接觸層之間。
9.根據(jù)權(quán)利要求7所述的半導(dǎo)體集成電路裝置，其特征在于其中所述的第二接觸層包含自動對準(zhǔn)硅化物材料。
10.根據(jù)權(quán)利要求9所述的半導(dǎo)體集成電路裝置，其特征在于其中所述的自動對準(zhǔn)硅化物材料包含鎳和鈷至少一者。
11.一種半導(dǎo)體集成電路裝置的制造方法，該方法包括以下步驟形成一第一埋藏擴散區(qū)域于一半導(dǎo)體基板之上；形成一第一接觸層于該第一埋藏擴散區(qū)域之上，該第一接觸層包含硅化物材料及自動對準(zhǔn)硅化物材料的至少一者；以及形成一記憶柵極結(jié)構(gòu)于該第一接觸層的至少一部分之上。
12.根據(jù)權(quán)利要求11所述的半導(dǎo)體集成電路裝置的制造方法，其特征在于其中所述的第一接觸層包含硅化物材料，且其中該硅化物材料包含鎢。
13.根據(jù)權(quán)利要求11所述的半導(dǎo)體集成電路裝置的制造方法，其特征在于其中所述的第一接觸層包含自動對準(zhǔn)硅化物材料，且其中該自動對準(zhǔn)硅化物材料包含鎳和鈷至少一者ο
14.根據(jù)權(quán)利要求11所述的半導(dǎo)體集成電路裝置的制造方法，其特征在于更包含形成一垂直接觸結(jié)構(gòu)與該第一接觸層連接；形成一位元線經(jīng)由該垂直接觸結(jié)構(gòu)與該第一接觸層連接。
15.根據(jù)權(quán)利要求11所述的半導(dǎo)體集成電路裝置的制造方法，其特征在于更包含一第二埋藏擴散區(qū)域及一電荷儲存層，其中該電荷儲存層延伸于該第一埋藏擴散區(qū)域與該第二埋藏擴散區(qū)域之間。
16.根據(jù)權(quán)利要求15所述的半導(dǎo)體集成電路裝置的制造方法，其特征在于其中所述的電荷儲存層位于一垂直通道的側(cè)壁。
17.根據(jù)權(quán)利要求15所述的半導(dǎo)體集成電路裝置的制造方法，其特征在于更包含形成一第二接觸層于該第二埋藏擴散區(qū)域之上。
18.根據(jù)權(quán)利要求17所述的半導(dǎo)體集成電路裝置的制造方法，其特征在于其中所述的電荷儲存層延伸于該第一接觸層與該第二接觸層之間。
19.根據(jù)權(quán)利要求17所述的半導(dǎo)體集成電路裝置的制造方法，其特征在于其中所述的第二接觸層包含自動對準(zhǔn)硅化物材料。
20.根據(jù)權(quán)利要求19所述的半導(dǎo)體集成電路裝置的制造方法，其特征在于其中所述的自動對準(zhǔn)硅化物材料包含鎳和鈷至少一者。
21.一種半導(dǎo)體記憶裝置的布局，其特征在于其包含多條第一位元線在一第一方向上延伸；多條第二位元線在一與該第一方向平行的方向延伸，所述多條第二位元線包含介于所述多條第一位元線間的位元線；多個第一埋藏擴散區(qū)域在一大致與該第一方向平行的方向延伸；多個第一接觸層在各自的所述多個第一埋藏擴散區(qū)域之上，所述多個第一接觸層中的接觸層包含硅化物材料及自動對準(zhǔn)硅化物材料的至少一者；以及多個記憶柵極結(jié)構(gòu)在一與該第一方向垂直的一第二方向延伸，多個記憶柵極結(jié)構(gòu)形成于所述多個第一接觸層中接觸層的至少一部分之上。
22.根據(jù)權(quán)利要求21所述的半導(dǎo)體記憶裝置的布局，其特征在于其中所述的多個第一接觸層中的接觸層包含硅化物材料，且其中該硅化物材料包含鎢。
23.根據(jù)權(quán)利要求21所述的半導(dǎo)體記憶裝置的布局，其特征在于其中所述的多個第一接觸層中的接觸層包含自動對準(zhǔn)硅化物材料，且其中該自動對準(zhǔn)硅化物材料包含鎳和鈷至少一者。
24.根據(jù)權(quán)利要求21所述的半導(dǎo)體記憶裝置的布局，其特征在于其中所述的多個第一接觸層中的接觸層經(jīng)由各自的垂直接觸結(jié)構(gòu)而與所述多條第一位元線中各自的位元線連接。
25.根據(jù)權(quán)利要求21所述的半導(dǎo)體記憶裝置的布局，其特征在于更包含多個第二埋藏擴散區(qū)域在一與該第一方向平行的方向延伸；以及多個電荷儲存層，其中該電荷儲存層延伸于所述多個第一埋藏擴散區(qū)域中各自的第一埋藏擴散區(qū)域與所述多個第二埋藏擴散區(qū)域中各自的第二埋藏擴散區(qū)域之間。
26.根據(jù)權(quán)利要求25所述的半導(dǎo)體記憶裝置的布局，其特征在于其中所述的電荷儲存層位于各自垂直通道的各自側(cè)壁。
27.根據(jù)權(quán)利要求25所述的半導(dǎo)體記憶裝置的布局，其特征在于更包含多個第二接觸層在所述多個第二埋藏擴散區(qū)域中各自的第二埋藏擴散區(qū)域之上。
28.根據(jù)權(quán)利要求27所述的半導(dǎo)體記憶裝置的布局，其特征在于其中所述的多個電荷儲存層中的電荷儲存層延伸于所述多個第一接觸層中各自的第一接觸層與所述多個第二接觸層中各自的第二接觸層之間。
29.根據(jù)權(quán)利要求27所述的半導(dǎo)體記憶裝置的布局，其特征在于其中所述的多個第二接觸層中的接觸層包含自動對準(zhǔn)硅化物材料。
30.根據(jù)權(quán)利要求四所述的半導(dǎo)體記憶裝置的布局，其特征在于其中所述的自動對準(zhǔn)硅化物材料包含鎳和鈷至少一者。
全文摘要
本發(fā)明是有關(guān)于一種半導(dǎo)體集成電路裝置及制造方法與半導(dǎo)體記憶裝置的布局。以允許對后段工藝中所形成的不同結(jié)構(gòu)的微縮能力進行改善，這些結(jié)構(gòu)包括接觸窗及金屬內(nèi)連線結(jié)構(gòu)。其完成結(jié)構(gòu)包含一半導(dǎo)體基板、一埋藏擴散區(qū)域在該半導(dǎo)體基板之上及至少一硅化物薄膜或自動對準(zhǔn)硅化物薄膜在該埋藏擴散區(qū)域之上，硅化物薄膜的范例可為硅化鎢，而自動對準(zhǔn)硅化物薄膜的范例可為硅化鎳或是硅化鈷。此半導(dǎo)體集成電路也包含一記憶柵極結(jié)構(gòu)形成于一接觸層的至少一部分之上。
文檔編號H01L21/82GK102479787SQ201010569800
公開日2012年5月30日 申請日期2010年11月30日 優(yōu)先權(quán)日2010年11月30日
發(fā)明者呂文彬, 韓宗廷, 黃育峰 申請人:旺宏電子股份有限公司