專利名稱：集成電路及其制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體元件，且特別涉及包括金屬柵極的集成電路及其制作方法。
背景技術(shù)：
半導(dǎo)體集成電路(integrated circuit, IC)工業(yè)已經(jīng)歷了快速的成長(zhǎng)。集成電路 的材料與設(shè)計(jì)的技術(shù)進(jìn)步已產(chǎn)生了許多集成電路世代，且每一個(gè)新世代皆較先前的世代擁 有更小且更復(fù)雜的電路。然而，這也代表集成電路工藝的復(fù)雜度越來(lái)越高，因此集成電路工 藝也需要取得同樣的進(jìn)展才能實(shí)現(xiàn)新世代的集成電路。在集成電路發(fā)展的期間內(nèi)，當(dāng)幾何尺寸(例如以一工藝制作的最小組件或線)縮 小時(shí)，功能密度(functional density，例如在單位芯片面積內(nèi)的互連元件數(shù))已普遍地增 加。微縮化工藝(scaling down process)有益于增加生產(chǎn)效率以及降低制作成本。此微縮 化造成了相對(duì)高的功耗值(power dissipation value)，為了解決此問(wèn)題，可采用低功耗的 元件例如互補(bǔ)式金屬氧化物半導(dǎo)體(Complementary Metal-Oxide-Semiconductor, CMOS) 元件。為了配合元件的微縮化趨勢(shì)，許多材料已被應(yīng)用作為互補(bǔ)式金屬氧化物半導(dǎo)體元 件的柵極電極與柵介電層?；パa(bǔ)式金屬氧化物半導(dǎo)體元件一般是由柵氧化物與多晶硅柵極 電極所組成。為了持續(xù)地降低特征尺寸(feature size)以提高元件性能，有必要以高介電 常數(shù)(高k值)的柵介電層以及金屬柵極電極取代柵氧化物以及多晶硅柵極電極。一般而言，可利用先柵極工藝(gate-first process)或是后柵極工藝(gate-last process)來(lái)制作集成電路的N型金屬氧化物半導(dǎo)體晶體管與P型金屬氧化物半導(dǎo)體晶體 管的金屬柵極電極。就一般的先形成柵極的工藝而言，N型金屬氧化物半導(dǎo)體晶體管與P 型金屬氧化物半導(dǎo)體晶體管的金屬柵極電極可包括硅化物層。位于金屬柵極電極的頂部的 硅化物層的形成方法包括用以硅化的高溫退火工藝?？梢园l(fā)現(xiàn)的是，高溫退火工藝會(huì)減少 N型金屬氧化物半導(dǎo)體晶體管與P型金屬氧化物半導(dǎo)體晶體管的有效氧化物(effective oxide)的厚度E。t。減少有效氧化物的厚度E。t可降低N型金屬氧化物半導(dǎo)體晶體管與P型 金屬氧化物半導(dǎo)體晶體管的功函數(shù)值。亦可發(fā)現(xiàn)，高溫退火工藝有助于η型的功函數(shù)金屬 層及/或P型的功函數(shù)金屬層與高k值的柵介電層交互作用。交互作用可降低N型金屬氧 化物半導(dǎo)體晶體管與P型金屬氧化物半導(dǎo)體晶體管的功函數(shù)值。一般的后柵極工藝會(huì)在源極/漏極區(qū)形成之后才形成N型金屬氧化物半導(dǎo)體晶體 管與P型金屬氧化物半導(dǎo)體晶體管的金屬柵極電極。舉例來(lái)說(shuō)，源極/漏極區(qū)形成于基板 中且N型金屬氧化物半導(dǎo)體晶體管與P型金屬氧化物半導(dǎo)體晶體管的閑置柵極形成于層 間介電層中。移除N型金屬氧化物半導(dǎo)體晶體管的閑置柵極以形成一開(kāi)口。將一用以制 作N型金屬氧化物半導(dǎo)體晶體管的η型金屬柵極材料填入該開(kāi)口中。以一化學(xué)機(jī)械平坦化 (chemical-mechanical planarization, CMP)工藝移除η型金屬柵極材料的位于該開(kāi)口外 的部分。在形成N型金屬氧化物半導(dǎo)體晶體管的金屬柵極電極之后，移除P型金屬氧化物 半導(dǎo)體晶體管的閑置柵極以形成另一開(kāi)口。將一用以形成P型金屬氧化物半導(dǎo)體晶體管的P型金屬柵極材料填入該開(kāi)口中。以另一化學(xué)機(jī)械平坦化工藝移除P型金屬柵極材料的位 于該開(kāi)口外的部分。用以形成N型金屬氧化物半導(dǎo)體晶體管與P型金屬氧化物半導(dǎo)體晶體 管的金屬柵極電極的多個(gè)化學(xué)機(jī)械平坦化工藝會(huì)增加同一芯片中的N型金屬氧化物半導(dǎo) 體晶體管與P型金屬氧化物半導(dǎo)體晶體管的制作成本?；谏鲜鰡?wèn)題，需要同一芯片中的N型金屬氧化物半導(dǎo)體晶體管與P型金屬氧化 物半導(dǎo)體晶體管的金屬柵極電極的制作方法。

發(fā)明內(nèi)容
為克服現(xiàn)有技術(shù)中的缺陷，本發(fā)明一實(shí)施例提供一種集成電路的制作方法，包括 以一先柵極工藝在一基板上形成一N型金屬氧化物半導(dǎo)體晶體管的一金屬柵極電極；以及 以一后柵極工藝于基板上形成一 P型金屬氧化物半導(dǎo)體晶體管的一柵極電極。本發(fā)明另一實(shí)施例提供一種集成電路的制作方法，包括于一基板上形成一柵介電 結(jié)構(gòu)；于柵介電結(jié)構(gòu)上形成一第一功函數(shù)金屬層；于第一功函數(shù)金屬層上形成一硅層；于 硅層上形成一掩模層；圖案化柵介電結(jié)構(gòu)、第一功函數(shù)金屬層、硅層以及掩模層，以形成用 以作為一 N型金屬氧化物半導(dǎo)體晶體管的柵介電結(jié)構(gòu)的一第一部分、第一功函數(shù)金屬層的 一第一部分、硅層的一第一部分以及掩模層的一第一部分，并形成用以作為一 P型金屬氧 化物半導(dǎo)體晶體管的柵介電結(jié)構(gòu)的一第二部分、第一功函數(shù)金屬層的一第二部分、硅層的 一第二部分以及掩模層的一第二部分；移除掩模層的第一部分以暴露出硅層的第一部分的 一表面；使硅層的第一部分的表面硅化；于用以作為一 P型金屬氧化物半導(dǎo)體晶體管的第 一功函數(shù)金屬層的第二部分、硅層的第二部分以及掩模層的第二部分周圍形成一介電層； 移除掩模層的第二部分以暴露出硅層的第二部分的一表面；大體上移除硅層的第二部分以 及第一功函數(shù)金屬層的第二部分以形成一開(kāi)口 ；以及于開(kāi)口中形成一第二功函數(shù)金屬層。本發(fā)明又一實(shí)施例提供一種集成電路，包括一 N型金屬氧化物半導(dǎo)體晶體管與一 P型金屬氧化物半導(dǎo)體晶體管，其中N型金屬氧化物半導(dǎo)體晶體管設(shè)置于一基板上，N型金 屬氧化物半導(dǎo)體晶體管包括一第一柵介電結(jié)構(gòu)，位于基板上；一第一功函數(shù)金屬層，位于第 一柵介電結(jié)構(gòu)上；一硅層，位于第一功函數(shù)金屬層上；以及一硅化物層，位于硅層上，P型金 屬氧化物半導(dǎo)體晶體管設(shè)置于基板上，P型金屬氧化物半導(dǎo)體晶體管包括一第二柵介電結(jié) 構(gòu)，位于基板上；以及一第二功函數(shù)金屬層，位于第二柵介電結(jié)構(gòu)上，其中P型金屬氧化物 半導(dǎo)體晶體管不包括位于第二功函數(shù)金屬層上的任何硅化物材料。 使用本發(fā)明來(lái)制作N型金屬氧化物半導(dǎo)體晶體管與P型金屬氧化物半導(dǎo)體晶體管 的金屬柵極電極可降低制作成本。


圖1示出本發(fā)明一實(shí)施例的N型金屬氧化物半導(dǎo)體晶體管與P型金屬氧化物半導(dǎo) 體晶體管的柵極電極的制作流程圖。圖2A 圖21示出本發(fā)明一實(shí)施例的集成電路的工藝剖面圖。圖3示出本發(fā)明的多個(gè)實(shí)施例的有經(jīng)過(guò)或沒(méi)有經(jīng)過(guò)η型離子注入工藝的N型金屬 氧化物半導(dǎo)體晶體管的臨界電壓。圖4Α 圖4G示出本發(fā)明另一實(shí)施例的集成電路的工藝剖面圖。
圖5示出包括配置于基板上的集成電路的系統(tǒng)。其中，附圖標(biāo)記說(shuō)明如下100 形成方法；110、120 工藝；200、400 基板；201、203 區(qū)域；215,415 隔離結(jié)構(gòu)；220、220a、220b、420、420a、420b 柵介電結(jié)構(gòu)；230、230a、230b、430、430a、430b 功函數(shù)金屬層；233 非晶硅層；235 圖案化光致抗蝕劑層；237 離子注入工藝、η型離子注入工藝；237a 界面；238 摻雜分布曲線；240、240a、240b、440、440a、440b 硅層；241、241a、241b、441、441a、441b 硬掩模層；242 移除工藝；243a、243b、243c、243d、443a、443b、443c、443d 間隔物；245a,245b,445a,445b η 型源極 / 漏極區(qū)；247a、247b、447a、447b ρ 型源極 / 漏極區(qū)；250a、250b、250c、250d、250e、450a、450b、450c、450d、450e 硅化物層；洸0、460 介電層；265、465 開(kāi)口；270,471 功函數(shù)金屬層；500 系統(tǒng)；501 基板；502 集成電路；505 凸塊；a、b 厚度。
具體實(shí)施例方式為使本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能更明顯易懂，下文特舉一優(yōu)選實(shí)施例，并配 合附圖，作詳細(xì)說(shuō)明如下。可以知道的是，下文中將提供許多不同的實(shí)施例，或是例子，以實(shí)施本發(fā)明的多種 不同的特征。以下將描述特定例子的組件以及排列以簡(jiǎn)化本發(fā)明。當(dāng)然，在此僅用以舉例說(shuō) 明，而并非用以限定本發(fā)明。此外，在本說(shuō)明書的各種例子中可能會(huì)出現(xiàn)重復(fù)的元件符號(hào)及 /或字母以便簡(jiǎn)化與清楚描述，但這不代表在各個(gè)實(shí)施例及/或圖示之間有何特定的關(guān)連。 再者，在本說(shuō)明書中，當(dāng)提到某一元件形成于另一元件“上”、“連接至”另一元件、及/或“耦 接”另一元件，可代表兩元件之間直接接觸或中間更插有其他元件，以使這兩元件并非直接接觸。另外，空間的比較詞(spatially relative term，例如較低、較高、水平、垂直、之上、 之下、向上、向下、頂、底等)及其衍生詞(例如水平地、向下地、向上地等)可用來(lái)簡(jiǎn)化說(shuō)明 本發(fā)明的元件之間的位置關(guān)系?？臻g的比較詞可包含不同方向的具有這些元件的裝置。圖1示出本發(fā)明一實(shí)施例的N型金屬氧化物半導(dǎo)體晶體管與P型金屬氧化物半導(dǎo) 體晶體管的柵極電極的制作流程圖。在圖1中，N型金屬氧化物半導(dǎo)體晶體管與P型金屬 氧化物半導(dǎo)體晶體管的金屬柵極電極的形成方法100可包括工藝110、120。工藝110可包 括以先柵極工藝在基板上形成N型金屬氧化物半導(dǎo)體晶體管的柵極電極。工藝120可包括 以后柵極工藝在基板上形成P型金屬氧化物半導(dǎo)體晶體管的柵極電極。如上所述，一般是使用先柵極工藝或是后柵極工藝來(lái)形成同一集成電路中的N型 金屬氧化物半導(dǎo)體晶體管與P型金屬氧化物半導(dǎo)體晶體管的金屬柵極電極。對(duì)于先柵極工 藝而言，高溫退火工藝可減少N型金屬氧化物半導(dǎo)體晶體管與P型金屬氧化物半導(dǎo)體晶體 管的有效氧化物厚度E。t。有效氧化物厚度E。t的減少可降低N型金屬氧化物半導(dǎo)體晶體管 與P型金屬氧化物半導(dǎo)體晶體管的功函數(shù)值。功函數(shù)金屬層與高k值的柵介電層的交互作 用亦會(huì)降低功函數(shù)值?？梢宰⒁獾氖?，一般的后柵極工藝會(huì)使用多個(gè)化學(xué)機(jī)械平坦化工藝， 以致于同一芯片中的N型金屬氧化物半導(dǎo)體晶體管與P型金屬氧化物半導(dǎo)體晶體管的制作 成本增加。相對(duì)地，形成方法100可利用先柵極工藝形成N型金屬氧化物半導(dǎo)體晶體管的柵 極電極以及利用后柵極工藝形成P型金屬氧化物半導(dǎo)體晶體管的柵極電極。由于P型金屬 氧化物半導(dǎo)體晶體管的功函數(shù)金屬層是在高溫退火工藝之后形成，因此，P型金屬氧化物半 導(dǎo)體晶體管的功函數(shù)金屬層不會(huì)受到高溫退火工藝的影響。P型金屬氧化物半導(dǎo)體晶體管 的功函數(shù)值大體上不受高溫退火工藝的影響。再者，形成方法100利用先柵極工藝形成N型金屬氧化物半導(dǎo)體晶體管的柵極電 極。先柵極工藝毋須進(jìn)行化學(xué)機(jī)械平坦化工藝以移除用以形成N型金屬氧化物半導(dǎo)體晶體 管的功函數(shù)金屬材料及/或填入材料(fill-in material) 0使用形成方法100來(lái)制作N型 金屬氧化物半導(dǎo)體晶體管與P型金屬氧化物半導(dǎo)體晶體管的金屬柵極電極可降低制作成 本。以下描述是關(guān)于形成一集成電路的示范工藝。示范工藝包括圖1的形成方法100。 值得注意的是，下述實(shí)施例僅用以舉例說(shuō)明，而非用以限定本發(fā)明。圖2A 圖21示出本發(fā)明一實(shí)施例的集成電路的工藝剖面圖。在本實(shí)施例中，可 利用η型離子注入工藝調(diào)整N型金屬氧化物半導(dǎo)體晶體管的功函數(shù)值。在圖2Α中，可在一 基板200中形成一隔離結(jié)構(gòu)(isolation structure) 215。隔離結(jié)構(gòu)215可隔離用以作為N 型金屬氧化物半導(dǎo)體晶體管的一區(qū)域201以及用以作為P型金屬氧化物半導(dǎo)體晶體管的一 區(qū)域203。可在基板200上依序形成一柵介電結(jié)構(gòu)220、一功函數(shù)金屬層230以及一非晶硅 層 233 ο在某些實(shí)施例中，基板200可包括元素半導(dǎo)體(包括結(jié)晶硅或結(jié)晶鍺、多晶或是非 晶結(jié)構(gòu))、復(fù)合半導(dǎo)體(包括碳化硅、砷化鎵、磷化鎵、磷化銦、砷化銦、或銻化銦)、合金半導(dǎo) 體(包括硅鍺、磷砷化鎵、砷化銦鋁、砷化鋁鎵、砷化銦鎵、磷化銦鎵、或砷磷化鎵銦)、任何 其他適合的材料、或前述的組合。在一實(shí)施例中，合金半導(dǎo)體基板可具有一硅鍺梯度，其中 硅鍺梯度是代表不同的位置之間硅與鍺的組成比例會(huì)不同。在一實(shí)施例中，合金硅鍺是形成于一硅基板上。在另一實(shí)施例中，一硅鍺基板具有應(yīng)變。再者，半導(dǎo)體基板可為一絕緣體 上半導(dǎo)體，例如絕緣體上硅(silicon on insulator, SOI)或是薄膜晶體管。在某些實(shí)施例 中，半導(dǎo)體基板可包括摻雜的外延層或是內(nèi)埋層(buried layer)。在其他的實(shí)施例中，化合 物半導(dǎo)體基板可具有多層結(jié)構(gòu)、或是基板可包括多層的化合物半導(dǎo)體結(jié)構(gòu)。隔離結(jié)構(gòu)215可設(shè)置于基板200中。在某些實(shí)施例中，隔離結(jié)構(gòu)215可為一淺 溝槽隔離(shallow trench isolation, STI)結(jié)構(gòu)、一硅局部氧化(local oxidation of silicon, LOCOS)結(jié)構(gòu)、或是其他的隔離結(jié)構(gòu)。隔離結(jié)構(gòu)215可以例如淺溝槽隔離工藝、硅 局部氧化及/或其他適于形成隔離結(jié)構(gòu)的方法來(lái)形成。在一實(shí)施例中，淺溝槽隔離結(jié)構(gòu)的 形成可包括以一般的光刻工藝圖案化半導(dǎo)體基板、在基板中蝕刻一溝槽(例如使用干式蝕 刻、濕式蝕刻及/或等離子體蝕刻工藝)、以及以介電材料填滿該溝槽(例如使用化學(xué)氣相 沉積工藝)。在某些實(shí)施例中，填滿的溝槽可具有一多層結(jié)構(gòu)(multi-layer structure), 例如填滿了氮化硅或氧化硅的一熱氧化襯層(thermal oxide liner layer)?？捎诨?00上形成柵介電結(jié)構(gòu)220。柵介電結(jié)構(gòu)220可為單層或多層結(jié)構(gòu)。 在某些具有單層?xùn)沤殡娊Y(jié)構(gòu)的實(shí)施例中，柵介電結(jié)構(gòu)220可包括介電材料，例如氧化硅、 氮化硅、氮氧化硅、高k值的介電材料、其他的介電材料、及/或前述的組合。在某些具有 多層?xùn)沤殡娊Y(jié)構(gòu)的實(shí)施例中，柵介電結(jié)構(gòu)220可包括一界面層(interfacial layer)以 及一高介電常數(shù)的介電層。界面層可包括介電材料，例如氧化硅、氮化硅、氮氧化硅、其他 的介電材料、及/或前述的組合。高介電常數(shù)的介電層可包括高介電常數(shù)的介電材料，例 如氧化鉿(HfO2)、氧化硅鉿(HfSiO)、氮氧化硅鉿(HfSiON)、氧化鉭鉿(HfTaO)、氧化鈦鉿 (HfTiO)、氧化鋯鉿(HfZrO)、其他適合的高介電常數(shù)材料、及/或前述的組合。高介電常 數(shù)材料可包括金屬氧化物、金屬氮化物、金屬硅酸鹽(metal silicates)、過(guò)渡金屬氧化物 (transition metal-oxides)、過(guò)渡金屬氮化物、過(guò)渡金屬硅酸鹽、金屬氮氧化物、金屬鋁酸 鹽(metal aluminates)、鋯硅酸鹽、鋯鋁酸鹽、氧化硅、氮化硅、氮氧化硅、氧化鋯、氧化鈦、 氧化鋁、二氧化鉿-氧化鋁合金(hafnium dioxide-alumina alloy)、其他適合的材料、及/ 或前述的組合?？梢匀魏芜m合的工藝制作柵介電結(jié)構(gòu)220，例如原子層沉積(atomic layer deposition, ALD) >^^tffiiJLIR (chemical vapor deposition, CVD)(wet oxidation)、物理氣相沉積(physical vapor exposition，PVD)、遠(yuǎn)距等離子體化學(xué)氣相 沉積(remote plasma CVD, RPCVD)、等離子體輔助化學(xué)氣相沉積(plasma enhanced CVD, PECVD)、金屬有機(jī)化學(xué)氣相沉積(metal organic CVD，M0CVD)、濺鍍、電鍍、或是其他適合的 工藝、及/或前述的組合。可在柵介電結(jié)構(gòu)220上形成功函數(shù)金屬層(work function metallic layer) 230 功函數(shù)金屬層230可包括的材料例如為金屬、金屬碳化物、金屬氮化物、或是其他可提供晶 體管適當(dāng)?shù)墓瘮?shù)的材料。在某些實(shí)施例中，功函數(shù)金屬層230可為一 η型功函數(shù)金屬層。 η型功函數(shù)金屬層可包括的材料例如為鉿、鋯、鈦、鉭、鋁、金屬碳化物、其他可調(diào)整N型金屬 氧化物半導(dǎo)體晶體管的柵極電極的功函數(shù)值的η型金屬材料、或是前述的組合?？梢匀魏?適合的工藝制作η型功函數(shù)材料，例如原子層沉積、化學(xué)氣相沉積、濕式氧化法、物理氣相 沉積、遠(yuǎn)距等離子體化學(xué)氣相沉積、等離子體輔助化學(xué)氣相沉積、金屬有機(jī)化學(xué)氣相沉積、 濺鍍、電鍍、或是其他適合的工藝、及/或前述的組合。可在功函數(shù)金屬層230上形成非晶硅層233。非晶硅層233可防止在下述用以調(diào)整N型金屬氧化物半導(dǎo)體晶體管的功函數(shù)值的離子注入工藝所造成的金屬污染?？梢匀魏?適合的工藝制作非晶硅層233，例如化學(xué)氣相沉積、物理氣相沉積、遠(yuǎn)距等離子體化學(xué)氣相 沉積、等離子體輔助化學(xué)氣相沉積、金屬有機(jī)化學(xué)氣相沉積、濺鍍、電鍍、或是其他適合的工 藝、及/或前述的組合。請(qǐng)參照?qǐng)D2B，可在非晶硅層233上形成一圖案化光致抗蝕劑層235，其覆蓋P型金 屬氧化物半導(dǎo)體晶體管的區(qū)域203。圖案化光致抗蝕劑層235可作為離子注入工藝237中 的掩模層。離子注入工藝237可注入例如η型摻雜物至功函數(shù)金屬層230與非晶硅層233 之間的界面237a。在某些實(shí)施例中，離子注入工藝237的注入能(implantation energy) 約為IKeV 9KeV，且離子注入工藝237的摻雜劑量約為lE15/cm2 9E15/cm2。在某些其 他的實(shí)施例中，離子注入工藝237的注入能約為6KeV，且離子注入工藝237的摻雜劑量約為 4E15/cm2。請(qǐng)參照?qǐng)D2B，摻雜分布曲線(dopant distribution curve) 238的峰值可鄰近界面 237a。η型摻雜物可降低N型金屬氧化物半導(dǎo)體晶體管的臨界電壓(threshold voltage), 例如降低MOmV或是更多。在某些實(shí)施例中，摻雜分布曲線238的峰值可在界面237a附近。 在某些其他的實(shí)施例中，摻雜分布曲線238的峰值可略高于界面237a并位于非晶硅層233 中。在某些另外的實(shí)施例中，摻雜分布曲線238的峰值可略低于界面237a并位于功函數(shù)金 屬層230中。請(qǐng)參照?qǐng)D2C，移除圖案化光致抗蝕劑層235(如圖2B所示)。在移除圖案化光致 抗蝕劑層235之后，可在功函數(shù)金屬層230上形成一硅層M0，例如多晶硅層。在某些實(shí)施 例中，用以形成硅層240的熱能可使非晶硅層233(如圖2B所示)轉(zhuǎn)變成多晶硅材料層。由 多晶硅層233轉(zhuǎn)變而成的多晶硅材料層可成為硅層240的一部分。可以任何適合的工藝制 作硅層M0，例如化學(xué)氣相沉積、物理氣相沉積、遠(yuǎn)距等離子體化學(xué)氣相沉積、等離子體輔助 化學(xué)氣相沉積、金屬有機(jī)化學(xué)氣相沉積、濺鍍、電鍍、或是其他適合的工藝、及/或前述的組
I=I ο請(qǐng)參照?qǐng)D2C，可在硅層240上形成一硬掩模層Ml。硬掩模層241可包括氮化物、 氮氧化物、其他的介電材料、或是前述的組合的至少其中之一。可以任何適合的工藝制作硬 掩模層M1，例如化學(xué)氣相沉積、物理氣相沉積、遠(yuǎn)距等離子體化學(xué)氣相沉積、等離子體輔助 化學(xué)氣相沉積、金屬有機(jī)化學(xué)氣相沉積、濺鍍、電鍍、或是其他適合的工藝、及/或前述的組
I=I O請(qǐng)參照?qǐng)D2D，可圖案化柵介電結(jié)構(gòu)220、功函數(shù)金屬層230、硅層240以及硬掩模層 Ml (如圖2C所示)以形成柵介電結(jié)構(gòu)220的一第一部分(例如柵介電結(jié)構(gòu)220a)、功函數(shù) 金屬層230的一第一部分(例如功函數(shù)金屬層230a)、硅層MO的一第一部分(例如硅層 240a)以及硬掩模層241的一第一部分(例如硬掩模層Mla)，并形成柵介電結(jié)構(gòu)220的一 第二部分(例如柵介電結(jié)構(gòu)220b)、功函數(shù)金屬層230的一第二部分(例如功函數(shù)金屬層 230b)、硅層240的一第二部分(例如硅層MOb)以及硬掩模層241的一第二部分(例如硬 掩模層Mlb)。圖案化工藝可包括例如光刻工藝與干式蝕刻工藝。圖案化工藝可利用圖案 化光致抗蝕劑層(未示出)來(lái)定義圖案。可在圖案化工藝之后移除圖案化光致抗蝕劑層。請(qǐng)?jiān)俅螀⒄請(qǐng)D2D，可在硅層240a、M0b的側(cè)壁上形成間隔物243a、M3b、243c、 M3d。間隔物M3a、243b、M3c、243d可包括例如氧化物、氮化物、氮氧化物及/或其他的介電材料?？捎诨?00中形成η型源極/漏極區(qū)Mfe、245b以及ρ型源極/漏極區(qū)247a、 M7b。η型源極/漏極區(qū)Mfe、2^b可具有摻雜物，例如為砷、磷、其他的第五族元素、或是 前述的組合。P型源極/漏極區(qū)M7a、247b可具有摻雜物，例如為硼或是其他的第三族元
素ο請(qǐng)參照?qǐng)D2E，移除工藝242可移除硬掩模層Mla (如圖2D所示)以暴露出硅層 MOa的一表面(未標(biāo)示)。在某些實(shí)施例中，一圖案化光致抗蝕劑層(未示出)可覆蓋硬 掩模層Mlb。在移除工藝242移除硬掩模層Mla的過(guò)程中，圖案化光致抗蝕劑層可保護(hù)硬 掩模層Mlb免于被移除。移除工藝242可包括干式蝕刻工藝、濕式蝕刻工藝或是前述的組合 ο請(qǐng)參照?qǐng)D2F，進(jìn)行自我對(duì)準(zhǔn)硅金屬化工藝(salicidation process)，以分別于硅 層240a、η型源極/漏極區(qū)Mfe、245b以及ρ型源極/漏極區(qū)M7a、247b上形成硅化物層 (siliside layer) 250a、250b、250c、250d、250e。硬掩模層 241b 可防止硅層 240b 被金屬硅 化(silicide)。在某些實(shí)施中，N型金屬氧化物半導(dǎo)體晶體管的柵極電極可包括功函數(shù)金 屬層230a、硅層MOa與硅化物層250a。硅層MOb可視為P型金屬氧化物半導(dǎo)體晶體管的 閑置柵極。在某些實(shí)施例中，上述搭配圖1的先柵極工藝可包括上述搭配圖2C-圖2F的流 程。硅化物層250a、250b、250c、250d、250e 具有低阻抗。硅化物層 250a、250b、250c、 250d、250e 可包括材料例如硅化鎳(nickel silicide，NiSi)、硅化鎳鉬(nickel-platinum silicide, NiPtSi)、娃化f臬怕錯(cuò)(nickel-platinum-germanium silicide, NiPtGeSi)、娃 化銀錯(cuò)(nickel-germanium silicide, NiGeSi)、娃化鐿(ytterbium silicide, YbSi)、 娃化鉬(platinum silicide, PtSi)、娃化銥(iridium silicide, IrSi)、娃化鉺(erbium silicide, ErSi)、硅化鈷(cobalt silicide, CoSi)、其他適合的材料、及/或前述的組合。 用以形成金屬硅化物層的材料可以物理氣相沉積(例如濺鍍與蒸鍍)、電鍍、化學(xué)氣相沉積 (例如等離子體輔助化學(xué)氣相沉積、常壓化學(xué)氣相沉積、低壓化學(xué)氣相沉積、高密度等離子 體化學(xué)氣相沉積以及原子層化學(xué)氣相沉積)、其他適合的沉積工藝、及/或前述的組合來(lái)沉 積。在沉積工藝之后，自我對(duì)準(zhǔn)硅金屬化工藝可包括在高溫下沉積材料與摻雜區(qū)域之 間的反應(yīng)，前述高溫的溫度可依照特定的材料或是多種材料而作選擇。這又可稱為退火，其 可包括快速熱處理工藝(Rapid Thermal Processing, RTP)。反應(yīng)的金屬硅化物可以是以 單一步驟的快速熱處理工藝或是多步驟的快速熱處理工藝形成。在某些實(shí)施例中，可以約 1000 V或是更高的溫度進(jìn)行快速熱處理工藝。請(qǐng)參照?qǐng)D2G，可在間隔物243a、M3b、243c、M3d周邊形成至少一介電層沈0。介 電層260可包括例如氧化物、氮化物、氮氧化物、低介電常數(shù)的介電材料、超低介電常數(shù)的 介電材料、極低介電常數(shù)的介電材料、其他的介電材料、及/或前述的組合。介電層260的 制作方法例如為化學(xué)氣相沉積、高密度等離子體化學(xué)氣相沉積、常壓化學(xué)氣相沉積、旋轉(zhuǎn)涂 布工藝、其他的沉積工藝、及/或前述的組合。在某些實(shí)施例中，介電層260可作為層間介 電層。請(qǐng)參照?qǐng)D2H，可例如以濕式蝕刻工藝移除硬掩模層Mlb、硅層MOb及功函數(shù)金屬 層230b，以于間隔物M3c、243d之間形成一開(kāi)口沈5。在濕式蝕刻工藝中，硅化物層250a可保護(hù)硅層MOa免于被移除。請(qǐng)參照?qǐng)D21，另一功函數(shù)金屬層270可形成于開(kāi)口沈5 (如圖2H所示)中并位于 柵介電結(jié)構(gòu)220b上。在某些實(shí)施例中，P型金屬氧化物半導(dǎo)體晶體管的柵極電極可包括功 函數(shù)金屬層270。P型金屬氧化物半導(dǎo)體晶體管不包括位于功函數(shù)金屬層270上的任何硅 化物材料。在某些實(shí)施例中，上述搭配圖1的后柵極工藝可包括上述搭配圖2H-2I的流程。功函數(shù)金屬層270可包括ρ型功函數(shù)金屬層或是η型功函數(shù)金屬層。在使用ρ型 功函數(shù)金屬層的實(shí)施例中，功函數(shù)金屬層270可包括例如金屬、金屬碳化物、金屬氮化物、 及/或其他可提供晶體管適當(dāng)?shù)墓瘮?shù)的材料。在某些實(shí)施例中，P型功函數(shù)金屬層可包 括例如釕、鈀、鉬、鈷、鎳、導(dǎo)電金屬氧化物(例如氧化釕)、其他可調(diào)整P型金屬氧化物半導(dǎo) 體晶體管的柵極電極的功函數(shù)值的P型金屬材料、或前述的組合。在某些實(shí)施例中，可于功函數(shù)金屬層270上形成導(dǎo)電材料(未示出)，例如鋁、銅、 鋁銅合金(AlCu)、鈦、氮化鈦、鉭、氮化鉭、其他的導(dǎo)電材料、或前述的組合。導(dǎo)電材料可連接 于功函數(shù)金屬層270與金屬層(未示出)之間。在某些實(shí)施例中，導(dǎo)電材料可被視為一種 填入金屬材料，其可填入功函數(shù)金屬層270的間隙(未示出)中。圖3示出本發(fā)明的多個(gè)實(shí)施例的有經(jīng)過(guò)或沒(méi)有經(jīng)過(guò)η型離子植入工藝的N型金屬 氧化物半導(dǎo)體晶體管的臨界電壓。在圖3中，未經(jīng)歷η型離子注入工藝237的N型金屬氧 化物半導(dǎo)體晶體管的臨界電壓約為0. 73V。相對(duì)地，經(jīng)歷過(guò)η型離子注入工藝237的N型金 屬氧化物半導(dǎo)體晶體管的臨界電壓約為0. 49V。η型離子注入工藝237可降低N型金屬氧 化物半導(dǎo)體晶體管的臨界電壓。圖4Α 圖4G示出本發(fā)明另一實(shí)施例的集成電路的工藝剖面圖。在本實(shí)施例中， 可利用不同厚度的功函數(shù)金屬層來(lái)調(diào)整N型金屬氧化物半導(dǎo)體晶體管與P型金屬氧化物半 導(dǎo)體晶體管的功函數(shù)值。在圖4Α-圖4G中的元件若是相似于或是相同于圖2Α-圖21中的 元件，則會(huì)以圖2Α-圖21中的元件的元件符號(hào)加200來(lái)標(biāo)示之。在圖4Α中，可在一基板 400中形成一隔離結(jié)構(gòu)415?？梢佬蛟诨?00上形成一柵介電結(jié)構(gòu)420、一功函數(shù)金屬層 430、一硅層440以及一硬掩模層441。在某些實(shí)施例中，功函數(shù)金屬層430的厚度約為3nm 或是更少。請(qǐng)參照?qǐng)D4B，可圖案化柵介電結(jié)構(gòu)420、功函數(shù)金屬層430、硅層440以及硬掩模層 441以形成柵介電結(jié)構(gòu)420的一第一部分(例如柵介電結(jié)構(gòu)420a)、功函數(shù)金屬層430的一 第一部分(例如功函數(shù)金屬層430a)、硅層440的一第一部分(例如硅層440a)以及硬掩模 層441的一第一部分(例如硬掩模層441a)，并形成柵介電結(jié)構(gòu)420的一第二部分(例如柵 介電結(jié)構(gòu)420b)、功函數(shù)金屬層430的一第二部分(例如功函數(shù)金屬層430b)、硅層440的 一第二部分(例如硅層440b)以及硬掩模層441的一第二部分(例如硬掩模層441b)。可于硅層440a、440b 上形成間隔物 443a、443b、443c、443d。間隔物 443a、443b、 443c,443d的材質(zhì)包括例如氧化物、氮化物、氮氧化物及/或其他的介電材料。η型源極/ 漏極區(qū)44^1、445b以及ρ型源極/漏極區(qū)447a、447b可形成于基板400中。η型源極/漏 極區(qū)44如、44恥可具有摻雜物，例如砷、磷、其他的第五族元素、或是前述的組合。ρ型源極 /漏極區(qū)447a、447b可具有摻雜物，例如硼、或是其他的第三族元素。請(qǐng)參照?qǐng)D4C，移除硬掩模層441a以暴露出硅層440a的一表面(未標(biāo)示)。在某些 實(shí)施例中，一圖案化光致抗蝕劑層(未示出)可覆蓋硬掩模層441b。在移除硬掩模層441a的過(guò)程中，圖案化光致抗蝕劑層可保護(hù)硬掩模層441b免于被一并移除。移除硬掩模層441a 的工藝可包括干式蝕刻工藝、濕式蝕刻工藝或是前述的組合。請(qǐng)參照?qǐng)D4D，進(jìn)行自我對(duì)準(zhǔn)硅金屬化工藝以于硅層440a、n型源極/漏極區(qū)445a、 445b以及ρ型源極/漏極區(qū)447a、447b上分別形成硅化物層450a、450b、450c、450d、450e。 硬掩模層441b可防止硅化物層形成在硅層440b上。在某些實(shí)施例中，N型金屬氧化物半 導(dǎo)體晶體管的電極可包括功函數(shù)金屬層430a、硅層440a以及硅化物層450a。硅層440b可 視為P型金屬氧化物半導(dǎo)體晶體管的閑置柵極。請(qǐng)參照?qǐng)D4E，可在間隔物443a、443b、443c、443d周邊形成至少一介電層460。介 電層460可包括例如氧化物、氮化物、氮氧化物、低介電常數(shù)的介電材料、超低介電常數(shù)的 介電材料、極低介電常數(shù)的介電材料、其他的介電材料、及/或前述的組合。介電層460的 制作方法例如為化學(xué)氣相沉積、高密度等離子體化學(xué)氣相沉積、常壓化學(xué)氣相沉積、旋轉(zhuǎn)涂 布工藝、其他的沉積工藝、及/或前述的組合。在某些實(shí)施例中，介電層460可作為層間介 電層。請(qǐng)參照?qǐng)D4F，可例如以濕式蝕刻工藝移除硬掩模層441b、硅層440b及功函數(shù)金屬 層430b，以于間隔物443c、443d之間形成一開(kāi)口 465。在濕式蝕刻工藝中，硅化物層450a 可保護(hù)硅層440a免于被移除。請(qǐng)參照?qǐng)D4G，另一功函數(shù)金屬層471可形成于開(kāi)口 465(如圖4F所示)中并位于 柵介電結(jié)構(gòu)420b上。P型金屬氧化物半導(dǎo)體晶體管的柵極電極可包括功函數(shù)金屬層471。 P型金屬氧化物半導(dǎo)體晶體管不包括位于功函數(shù)金屬層471上的任何硅化物材料。在某些實(shí)施例中，功函數(shù)金屬層471可具有相同于功函數(shù)金屬層430a的功函數(shù)金 屬材料。舉例來(lái)說(shuō)，功函數(shù)金屬層471、430a皆具有η型功函數(shù)金屬材料。在某些其他的實(shí) 施例中，功函數(shù)金屬層471可具有與功函數(shù)金屬層440a相同的功函數(shù)金屬材料。在又一實(shí) 施例中，功函數(shù)金屬層471、430a皆包括氮化鈦。請(qǐng)?jiān)俅螀⒄請(qǐng)D4G，在某些實(shí)施例中，功函數(shù)金屬層430a的厚度a約為3nm或是更 少。功函數(shù)金屬層471的厚度b約為Snm或是更多?？梢园l(fā)現(xiàn)的是，功函數(shù)金屬層430a、 471的厚度分別會(huì)影響N型金屬氧化物半導(dǎo)體晶體管與P型金屬氧化物半導(dǎo)體晶體管的功 函數(shù)值。若是減少功函數(shù)金屬層430a的厚度，則可將N型金屬氧化物半導(dǎo)體晶體管的功函 數(shù)值降低至，例如，約0.5V。若是增加功函數(shù)金屬層471的厚度，則可將P型金屬氧化物半 導(dǎo)體晶體管的功函數(shù)值增加至，例如，約-0. 5V。圖5示出包括配置于基板上的集成電路的系統(tǒng)。在圖5中，一系統(tǒng)500可包括配 置于一基板501上的一集成電路502。基板501可包括印刷電路板、印刷線路板、及/或其 他適于承載集成電路的承載座。集成電路502可包括上述搭配圖21與圖4G的N型金屬氧 化物半導(dǎo)體晶體管與P型金屬氧化物半導(dǎo)體晶體管。集成電路502可電性連接基板501。 在某些實(shí)施例中，集成電路502可通過(guò)凸塊505電性連接至基板501。在某些實(shí)施例中，集 成電路502可以打線接合的方式電性連接至基板501。系統(tǒng)500可以是電子系統(tǒng)的一部分， 例如計(jì)算機(jī)、無(wú)線通信設(shè)備(wireless communication device)、計(jì)算機(jī)的周邊配備、娛樂(lè) 裝置、或其相似物。在某些實(shí)施例中，包括集成電路502的系統(tǒng)500可將整個(gè)系統(tǒng)做在單一集成電 路中，也就是所謂的單芯片系統(tǒng)(system on a chip, SOC)或是集成電路系統(tǒng)(system onintegrated circuit, S0IC)元件。單芯片系統(tǒng)元件可提供，例如，所有的電路需求，以執(zhí)行 手機(jī)、個(gè)人數(shù)字助理(personal data assistant，PDA)、數(shù)碼錄像機(jī)(digital VCR)、數(shù)碼攝 錄像機(jī)(digital camcorder)、數(shù)碼相機(jī)、數(shù)字音樂(lè)播放器、或是在單一集成電路中的其他 相似物的各種功能。 本發(fā)明雖以優(yōu)選實(shí)施例公開(kāi)如上，然其并非用以限定本發(fā)明的范圍，任何所屬技 術(shù)領(lǐng)域中的普通技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可做些許的更動(dòng)與潤(rùn)飾，因 此本發(fā)明的保護(hù)范圍當(dāng)視隨附的權(quán)利要求所界定的保護(hù)范圍為準(zhǔn)。
權(quán)利要求
1.一種集成電路的制作方法，包括以一先柵極工藝在一基板上形成一 N型金屬氧化物半導(dǎo)體晶體管的一金屬柵極電極；以及以一后柵極工藝于該基板上形成一 P型金屬氧化物半導(dǎo)體晶體管的一柵極電極。
2.如權(quán)利要求1所述的集成電路的制作方法，其中該先柵極工藝包括 于該基板上形成一第一柵介電結(jié)構(gòu)；于該第一柵介電結(jié)構(gòu)上形成一第一功函數(shù)金屬層； 于該第一功函數(shù)金屬層上形成一第一硅層；以及在形成該P(yáng)型金屬氧化物半導(dǎo)體晶體管的柵極電極之前，在該第一硅層上形成一硅化物層。
3.如權(quán)利要求2所述的集成電路的制作方法，還包括于該第一功函數(shù)金屬層上形成一非晶硅層；以及注入η型摻雜物至一位于該非晶硅層與該第一功函數(shù)金屬層之間的界面，以降低該第 一功函數(shù)金屬層的一功函數(shù)值。
4.如權(quán)利要求2所述的集成電路的制作方法，其中該后柵極工藝包括 于該基板上形成一第二柵介電結(jié)構(gòu)；以及于該第二柵介電結(jié)構(gòu)上形成一第二功函數(shù)金屬層，其中該后柵極工藝不包括于該第二 功函數(shù)金屬層上形成任何的硅化物材料。
5.如權(quán)利要求4所述的集成電路的制作方法，其中形成該第二功函數(shù)金屬層的步驟包括于該第二柵介電結(jié)構(gòu)上形成一第三功函數(shù)金屬層； 于該第三功函數(shù)金屬層上形成一第二硅層； 于該第三功函數(shù)金屬層與該第二硅層周邊形成一介電層； 大體上移除該第三功函數(shù)金屬層與該第二硅層以形成一開(kāi)口 ；以及 將該第二功函數(shù)金屬層填入該開(kāi)口中。
6.如權(quán)利要求4所述的集成電路的制作方法，其中該第一功函數(shù)金屬層與該第二功函 數(shù)金屬層具有相同的功函數(shù)金屬材料，且該第二功函數(shù)金屬層的厚度大于該第一功函數(shù)金 屬層的厚度。
7.一種集成電路的制作方法，包括 于一基板上形成一柵介電結(jié)構(gòu)；于該柵介電結(jié)構(gòu)上形成一第一功函數(shù)金屬層； 于該第一功函數(shù)金屬層上形成一硅層； 于該硅層上形成一掩模層；圖案化該柵介電結(jié)構(gòu)、該第一功函數(shù)金屬層、該硅層以及該掩模層，以形成用以作為一 N型金屬氧化物半導(dǎo)體晶體管的該柵介電結(jié)構(gòu)的一第一部分、該第一功函數(shù)金屬層的一第 一部分、該硅層的一第一部分以及該掩模層的一第一部分，并形成用以作為一 P型金屬氧 化物半導(dǎo)體晶體管的該柵介電結(jié)構(gòu)的一第二部分、該第一功函數(shù)金屬層的一第二部分、該 硅層的一第二部分以及該掩模層的一第二部分；移除該掩模層的該第一部分以暴露出該硅層的該第一部分的一表面；使該硅層的該第一部分的該表面硅化；于用以作為一P型金屬氧化物半導(dǎo)體晶體管的該第一功函數(shù)金屬層的該第二部分、該 硅層的該第二部分以及該掩模層的該第二部分的周圍形成一介電層； 移除該掩模層的該第二部分以暴露出該硅層的該第二部分的一表面； 大體上移除該硅層的該第二部分以及該第一功函數(shù)金屬層的該第二部分以形成一開(kāi) 口 ；以及于該開(kāi)口中形成一第二功函數(shù)金屬層。
8.如權(quán)利要求7所述的集成電路的制作方法，還包括 于該第一功函數(shù)金屬層上形成一非晶硅層；于該非晶硅層上形成一圖案化光致抗蝕劑層，且該圖案化光致抗蝕劑層覆蓋該P(yáng)型金 屬氧化物半導(dǎo)體晶體管的一區(qū)域；以及在注入η型摻雜物至一位于該非晶硅層與該第一功函數(shù)金屬層之間的界面以降低該 第一功函數(shù)金屬層的一功函數(shù)值的過(guò)程中，以該圖案化光致抗蝕劑層為掩模。
9.一種集成電路，包括一 N型金屬氧化物半導(dǎo)體晶體管，設(shè)置于一基板上，該N型金屬氧化物半導(dǎo)體晶體管包括一第一柵介電結(jié)構(gòu)，位于該基板上； 一第一功函數(shù)金屬層，位于該第一柵介電結(jié)構(gòu)上； 一硅層，位于該第一功函數(shù)金屬層上；以及 一硅化物層，位于該硅層上；以及一 P型金屬氧化物半導(dǎo)體晶體管，設(shè)置于該基板上，該P(yáng)型金屬氧化物半導(dǎo)體晶體管包括一第二柵介電結(jié)構(gòu)，位于該基板上；以及一第二功函數(shù)金屬層，位于該第二柵介電結(jié)構(gòu)上，其中該P(yáng)型金屬氧化物半導(dǎo)體晶體 管不包括位于該第二功函數(shù)金屬層上的任何硅化物材料。
10.如權(quán)利要求9所述的集成電路，其中該第一功函數(shù)金屬層與該第二功函數(shù)金屬層 具有相同的金屬材料，且該第二功函數(shù)金屬層的厚度大于該第一功函數(shù)金屬層的厚度。
全文摘要
本發(fā)明一實(shí)施例提供一種集成電路的制作方法，包括以一先柵極工藝在一基板上形成N型金屬氧化物半導(dǎo)體晶體管的金屬柵極電極；以及以一后柵極工藝于基板上形成P型金屬氧化物半導(dǎo)體晶體管的柵極電極。使用本發(fā)明來(lái)制作N型金屬氧化物半導(dǎo)體晶體管與P型金屬氧化物半導(dǎo)體晶體管的金屬柵極電極可降低制作成本。
文檔編號(hào)H01L21/8232GK102074507SQ20101054670
公開(kāi)日2011年5月25日 申請(qǐng)日期2010年11月11日 優(yōu)先權(quán)日2009年11月11日
發(fā)明者余振華, 劉重希 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司