專利名稱：形成集成電路結(jié)構(gòu)的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種集成電路，特別涉及一種半導(dǎo)體鰭和鰭式場效應(yīng)晶體管的結(jié)構(gòu)和 制造方法。
背景技術(shù)：
隨著集成電路的微縮和速度的要求增加，晶體管需要具有較高的驅(qū)動電流和較 小的尺寸。因此，發(fā)展出鰭式場效應(yīng)晶體管(fin field-effect transistor，以下可簡稱 FinFET)。圖1揭示一傳統(tǒng)鰭式場效應(yīng)晶體管的剖面圖，其中剖面是橫跨鰭，而不是橫跨源 極區(qū)和漏極區(qū)。鰭100延伸至基底102上的垂直硅鰭用來形成源極區(qū)、漏極區(qū)(未示出) 和其間的溝道區(qū)。淺溝槽隔離區(qū)120形成用來定義鰭100。柵極108是形成于鰭100上方。 柵極介電層106分隔鰭100和柵極108。在形成淺溝槽隔離區(qū)120的過程中，使用濕蝕刻于淺溝槽隔離區(qū)120的頂部表面 形成凹槽，以形成鰭100?？捎^察到的是，由于濕蝕刻工藝，淺溝槽隔離區(qū)120中央部分的表 面低于鄰近鰭100的部分表面。因此，淺溝槽隔離區(qū)120具有微笑形的輪廓?？衫斫獾氖?，柵極108和半導(dǎo)體條122間產(chǎn)生寄生電容(顯示為電容器110)，其中 淺溝槽隔離區(qū)120用作寄生電容器110的絕緣層。寄生電容對相對集成電路的效能會造成 不利的影響，因此需要減少寄生電容。

發(fā)明內(nèi)容
為克服現(xiàn)有技術(shù)中的缺陷，本發(fā)明提供一種形成集成電路結(jié)構(gòu)的方法，包括提供 一半導(dǎo)體基底，包括一頂部表面；形成一第一絕緣區(qū)和一第二絕緣區(qū)于半導(dǎo)體基底中；及 凹陷化第一絕緣區(qū)和第二絕緣區(qū)，其中第一絕緣區(qū)和第二絕緣區(qū)剩余部分的頂部表面是平 坦表面或凹陷表面，且其中位于第一絕緣區(qū)和第二絕緣區(qū)的移除部分之間，且鄰接兩者的 部分半導(dǎo)體基底形成一鰭。本發(fā)明提供一種形成集成電路結(jié)構(gòu)的方法，包括提供一硅基底；形成一多個淺 溝槽隔離區(qū)于硅基底中；使用SiCoNi工藝，移除上述淺溝槽隔離區(qū)的頂部部分，以形成一 第一硅鰭和一第二硅鰭，其中第一硅鰭和第二硅鰭水平的位于上述淺溝槽隔離區(qū)的剩余下 部部分之間和上方；及形成一鰭式場效應(yīng)晶體管，包括形成一柵極介電層于第一硅鰭和 第二硅鰭的頂部表面和側(cè)壁；形成一柵電極于柵極介電層上，其中柵電極直接從第一硅鰭 上方延伸至第二硅鰭上方。通過于鰭式場效應(yīng)晶體管的柵電極下形成平坦淺溝槽隔離區(qū)或凹陷淺溝槽隔離 區(qū)，可減少鰭式場效應(yīng)晶體管的寄生柵極電容，且也可增加對應(yīng)鰭式場效應(yīng)晶體管的速度。為讓本發(fā)明的上述目的、特征及優(yōu)點能更明顯易懂，下文特舉一優(yōu)選實施例，并配 合附圖，進(jìn)行詳細(xì)說明。


圖1顯示一傳統(tǒng)鰭式場效應(yīng)晶體管的剖面圖。圖2至圖8C顯示本發(fā)明一實施例制造鰭式場效應(yīng)晶體管的中間階段的剖面圖。圖9A至圖9C顯示用以進(jìn)行模擬的結(jié)構(gòu)。其中，附圖標(biāo)記說明如下20 -半導(dǎo)體基底；22 "墊層；24 -掩模層；26 ,光致抗蝕劑；28 '開口32 --溝槽；34 4寸氧化層；36 ,介電材料；40 -淺溝槽隔離區(qū)；42 ,半導(dǎo)體條；52 -凹槽60 - 鰭；61 -中間線；62 極介電層；64 ^f電極；66 ,鰭式場效應(yīng)晶體100 ‘、鰭；102 ‘ 基底；106 ‘ 柵極介電層；108 ‘ 柵極；110 ‘ 電容器；120 ‘ 淺溝槽隔離區(qū)；122 ‘ 半導(dǎo)體條；240 ‘ 淺溝槽隔離區(qū)；260 ‘、鰭；264 ‘ 柵電極；2641 柵極部分；2642 柵極部分；2643 柵極部分；270 ‘ 電容器。
具體實施例方式以下詳細(xì)討論揭示實施例的制造和使用。然而，可以理解的是，實施例提供許多可 應(yīng)用的發(fā)明概念，其可以較廣的變化實施。所討論的特定實施例僅用來揭示制造和使用實 施例的特定方法，而不用來限定揭示的范疇。以下提供形成淺溝槽隔離區(qū)和鰭式場效應(yīng)晶體管的新穎方法，其中揭示制作實施 例的中間階段，并討論實施例的變化。在所有的附圖和揭示的實施例中，相似的單元使用類 似的標(biāo)號。請參照圖2，提供半導(dǎo)體基底20。在一實施例中，半導(dǎo)體基底20包括硅。半導(dǎo)體 基底20另可包括其它常用的材料，例如碳、鍺、鎵、砷、氮、銦和/或磷，和類似的材料。半導(dǎo) 體基底20可以是硅塊材或絕緣層上覆半導(dǎo)體(semiconductor-on-insulator)基底。形成墊層22和掩模層M于半導(dǎo)體基底20上方。墊層22可以是例如使用熱氧化 工藝形成的氧化硅。墊層22可用作半導(dǎo)體基底20和掩模層M間的粘合層。墊層22也可 以用作蝕刻掩模層M的停止層。在一實施例中，掩模層M是例如使用低壓化學(xué)氣相沉積 法(LPCVD)形成的氮化硅。在其它的實施例中，掩模層M是由熱氮化硅、等離子體輔助化 學(xué)氣相沉積法(PECVD)或等離子體陽極氮化法(plasma anodic nitridation)形成。掩模 層M是用作后續(xù)光刻的硬式掩模。形成光致抗蝕劑26于掩模層M上，且對其圖案化，于 光致抗蝕劑沈中形成開口觀。請參照圖3，經(jīng)由開口觀蝕刻掩模層M和墊層22，暴露下方的半導(dǎo)體基底20。之后蝕刻暴露的半導(dǎo)體基底20，形成溝槽32。溝槽32間的部分半導(dǎo)體基底20形成半導(dǎo)體條 42。溝槽32可以是彼此平行的條狀(在俯視圖)，且緊密的相鄰。例如，溝槽32間的間距 可約小于30nm。之后移除光致抗蝕劑沈。接著，進(jìn)行一清洗步驟，移除半導(dǎo)體基底20的自 生氧化層(native oxide) 0上述清洗步驟可使用稀釋的氫氟酸(dilute HF)。溝槽32的深度可約介于2100埃至2500埃之間，而寬度可約介于300埃至1500埃 之間。在一示范的實施例中，溝槽32的深寬比(D/W)約大于7.0。在其它的示范實施例中， 雖然深寬比可能約為7. 0，或介于7. 0和8. 0間，深寬比可甚至大于8. 0。然而，本領(lǐng)域技術(shù) 人員可理解所有敘述中的尺寸和數(shù)值僅是范例，其可改變以符合不同比例的集成電路。之后如圖4所示，于溝槽32中形成襯氧化層34。在一實施例中，襯氧化層34可以 是厚度約為20埃 500埃的熱氧化層。在其它的實施例中，襯氧化層34能使用現(xiàn)場水氣 生成(in-situ steam generation，簡稱ISSG)。在另外的實施例中，襯氧化層34可以使用 可形成順應(yīng)性氧化層的沉積技術(shù)形成，例如選擇性區(qū)域化學(xué)氣相沉積法(selective area chemical vapor d印osition，簡稱SACVD)。襯氧化層；34的形成可圓化溝槽32的腳，因而 減少電場，改進(jìn)制作出集成電路的效能。請參照圖5，于溝槽32中填入介電材料36，介電材料36可包括氧化硅，因此其也 可稱為氧化物36。然而，介電材料36可以使用其它的介電材料，例如氮化硅、碳化硅或類 似的材料。在一實施例中，氧化物36是使用高深寬比工藝(high aspect-ratio process, HARP)形成，其中工藝氣體可包括正硅酸乙酯(TE0Q或臭氧。接著進(jìn)行化學(xué)機(jī)械研磨法，后續(xù)移除掩模層M和墊層22，所完成的結(jié)構(gòu)如圖6所 示。溝槽32中剩余的氧化物36和襯氧化層34在以下稱為淺溝槽隔離(STI)區(qū)40。掩模 層M(若由氮化硅組成)能以熱磷酸的濕蝕刻工藝移除，墊層22(若由氧化硅組成)可由 稀釋的氫氟酸移除。在另外的實施例中，可在淺溝槽隔離區(qū)40形成凹槽之后，移除掩模層 24和墊層22，形成凹槽的步驟顯示于圖7A 圖7C。后續(xù)，圖6所示的結(jié)構(gòu)可用來形成FinFET的鰭。如圖7A、圖7B和圖7C所示，淺溝 槽隔離區(qū)40是使用蝕刻步驟進(jìn)行凹陷，形成凹槽K。半導(dǎo)體條42突出剩余淺溝槽隔離區(qū)40 頂部表面的部分成為鰭60。鰭60的高度H’可介于15nm至50nm之間，但其可以更大或更小。在圖7A、圖7B和圖7C的淺溝槽隔離區(qū)40的頂部表面具有不同的輪廓。在圖7A 和圖7B的淺溝槽隔離區(qū)40具有凹陷(divot)輪廓。因此，圖7A和7B的淺溝槽隔離區(qū)40 稱為凹陷(divot)淺溝槽隔離區(qū)。可觀察到的是，相鄰鰭60間的間隔具有中間線61，且靠 近中間線61淺溝槽隔離區(qū)40的部分頂部表面高于靠近鰭60的淺溝槽隔離區(qū)40的部分頂 部表面。換句話說，凹陷(divot)淺溝槽隔離區(qū)40的中央可以是最高的，且從中間線61至 相對的鰭60，淺溝槽隔離區(qū)40的頂部表面漸漸的或持續(xù)的降低。在一實施例中，如圖7A所 示，淺溝槽隔離區(qū)40的頂部表面的最高點和最低點的高差八??！約大于日！?。。?！，甚至大于〗。!!!!!。 如圖7A所示，淺溝槽隔離區(qū)40的頂部表面可從中央線61至連接鰭60的位置連續(xù)且一路 的下降。在另一實施例中，如圖7B所示，淺溝槽隔離區(qū)40的頂部表面在鄰接鰭60的位置 稍微的升高。然而，淺溝槽隔離區(qū)40的頂部表面的最高點仍然接近中央線61。圖7C揭示 另一實施例，其中淺溝槽隔離區(qū)40的頂部表面大體上是平坦的。因此，對應(yīng)的淺溝槽隔離 區(qū)40稱為平坦淺溝槽隔離區(qū)。為了形成具有圖7A、圖7B和圖7C輪廓的淺溝槽隔離區(qū)40，可進(jìn)行一干蝕刻工藝。在一實施例中，蝕刻是使用Siconi (也稱為SiCoNi)工藝，其中工藝氣體包括NH3、HF和類 似的氣體。在一實施例中，NH3的流量約為IOsccm和lOOOsccm，HF的流量約為IOOsccm和 500sccmo HF和NH3與淺溝槽隔離區(qū)40中的氧化硅反應(yīng)，形成(NH4) 2SiF6，其聚積于淺溝槽 隔離區(qū)40，阻擋更多的HF/NH3到達(dá)氧化硅。因此，蝕刻速率降低，側(cè)向的蝕刻增加，可形成 平坦淺溝槽隔離區(qū)40或凹陷淺溝槽隔離區(qū)40。圖8A、圖8B和圖8C揭示分別從圖7A、圖7B和圖7C形成的鰭式場效應(yīng)晶體管。 在圖8A、圖8B和圖8C中，形成柵極介電層62，以覆蓋鰭60的頂部表面和側(cè)壁。柵極介電 層62可用熱氧化法形成，因此可包括熱氧化硅。在此實施例中，柵極介電層62是形成于 鰭60的頂部表面，但沒有形成在淺溝槽隔離區(qū)40的頂部表面的主要部分。在另一實施例 中，柵極介電層62可以沉積法形成，且可由高介電常數(shù)材料組成。因此，柵極介電層62形 成于鰭60的頂部表面和淺溝槽隔離區(qū)40的頂部表面(以虛線表示的部分)。直接位于淺 溝槽隔離區(qū)40頂部表面上方的部分柵極介電層62，因此具有凹陷輪廓。之后，形成柵電極 64于柵極介電層62上。在一實施例中，柵電極64覆蓋超過一個鰭60，所以完成的鰭式場 效應(yīng)晶體管66包括超過一個鰭60。在另一實施例中，各個鰭60可用來形成一鰭式場效應(yīng) 晶體管。之后形成鰭式場效應(yīng)晶體管的其它組件，包括源極區(qū)和漏極區(qū)，和源極和漏極硅化 物(未示出)。這些組件的形成工藝是此領(lǐng)域已知的技術(shù)，在此不重復(fù)說明。以下進(jìn)行模擬以了解淺溝槽隔離區(qū)240輪廓的效果。圖9A、圖9B和圖9C是進(jìn)行 模擬的結(jié)構(gòu)，分別包括凹陷淺溝槽隔離區(qū)M0、平坦淺溝槽隔離區(qū)240和微笑形淺溝槽隔離 區(qū)M0。圖9A、圖9B和圖9C的結(jié)構(gòu)具有相同的鰭高度Hfin。模擬的結(jié)果顯示圖9A的寄生 柵極電容最小，圖9C的寄生柵極電容最大。由于圖9A的鰭式場效應(yīng)晶體管具有最小的寄生 柵極電容，其相較于圖9B、圖9C的鰭式場效應(yīng)晶體管有改善的速度。類似的，圖9B的鰭式 場效應(yīng)晶體管相較于圖9C的鰭式場效應(yīng)晶體管有改善的速度?？赡艿慕忉屖?請參照圖 9A)柵電極264分為相鄰鰭沈0的部分沈4_1與通過部分沈4_1遠(yuǎn)離鰭沈0的部分沈4_2。 柵極部分沈4_1對于控制其中的溝道有貢獻(xiàn)。然而，柵極部分沈4_2不僅對于控制溝道沒 有貢獻(xiàn)，且會產(chǎn)生寄生柵極電容，其中部分的寄生柵極電容以電容器270標(biāo)示。因此，由于 具有凹陷或平坦淺溝槽隔離區(qū)，柵極部分264_2的尺寸減少，更進(jìn)一步來說，電容器270的 電容絕緣層的有效厚度增加。因此，寄生柵極電容減少。本發(fā)明的實施例具有許多優(yōu)點。通過于鰭式場效應(yīng)晶體管的柵電極下形成平坦淺 溝槽隔離區(qū)或凹陷淺溝槽隔離區(qū)，可減少鰭式場效應(yīng)晶體管的寄生柵極電容，且也可增加 對應(yīng)鰭式場效應(yīng)晶體管的速度。雖然本發(fā)明已公開優(yōu)選實施例如上，然其并非用以限定本發(fā)明，任何本領(lǐng)域技術(shù) 人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可做些許更動與潤飾。另外，本發(fā)明不特別限定 于特定說明書中描述的實施例的工藝、裝置、制造方法、組成和步驟。本領(lǐng)域技術(shù)人員可根 據(jù)本發(fā)明說明書的揭示，進(jìn)一步發(fā)展出與本發(fā)明大體上具有相同功能或大體上可達(dá)成相同 結(jié)果的工藝、裝置、制造方法、組成和步驟。因此本發(fā)明的保護(hù)范圍當(dāng)視隨附的權(quán)利要求所 界定的保護(hù)范圍為準(zhǔn)。
權(quán)利要求
1.一種形成集成電路結(jié)構(gòu)的方法，包括提供一半導(dǎo)體基底，包括一頂部表面；形成一第一絕緣區(qū)和一第二絕緣區(qū)于該半導(dǎo)體基底中；及凹陷化該第一絕緣區(qū)和該第二絕緣區(qū)，其中該第一絕緣區(qū)和該第二絕緣區(qū)剩余部分的 頂部表面是平坦表面或凹陷表面，且其中位于該第一絕緣區(qū)和該第二絕緣區(qū)的移除部分之 間，且鄰接兩者的部分半導(dǎo)體基底形成一鰭。
2.如權(quán)利要求1所述的形成集成電路結(jié)構(gòu)的方法，其中該凹陷化的步驟包括SiCoM工 藝，其中該SiCoNi工藝包括使用HF和NH3作為工藝氣體。
3.如權(quán)利要求1所述的形成集成電路結(jié)構(gòu)的方法，還包括形成一鰭式場效應(yīng)晶體管， 包括形成一柵極介電層于該鰭的頂部表面和側(cè)壁；及形成一柵電極于該柵極介電層上，其中該柵電極包括直接位于該第一絕緣區(qū)和該第二 絕緣區(qū)上方的部分。
4.如權(quán)利要求1所述的形成集成電路結(jié)構(gòu)的方法，其中該第一絕緣區(qū)和該第二絕緣區(qū) 剩余部分的頂部表面具有凹陷輪廓。
5.如權(quán)利要求1所述的形成集成電路結(jié)構(gòu)的方法，其中該第一絕緣區(qū)和該第二絕緣區(qū) 剩余部分的頂部表面大體上是平坦的。
6.一種形成集成電路結(jié)構(gòu)的方法，包括提供一硅基底；形成多個淺溝槽隔離區(qū)于該硅基底中；使用SiCoNi工藝，移除所述多個淺溝槽隔離區(qū)的頂部部分，以形成一第一硅鰭和一第 二硅鰭，其中該第一硅鰭和該第二硅鰭水平的位于所述多個淺溝槽隔離區(qū)的剩余下部部分 之間和上方；及形成一鰭式場效應(yīng)晶體管，包括形成一柵極介電層于該第一硅鰭和該第二硅鰭的頂部表面和側(cè)壁；形成一柵電極于該柵極介電層上，其中該柵電極從直接該第一硅鰭上方延伸至該第二 硅鰭上方。
7.如權(quán)利要求6所述的形成集成電路結(jié)構(gòu)的方法，其中所述多個淺溝槽隔離區(qū)的下部 部分的頂部表面是凹陷表面或平坦表面。
8.如權(quán)利要求6所述的形成集成電路結(jié)構(gòu)的方法，其中該SiCoM工藝包括使用HF和 NH3作為工藝氣體。
9.如權(quán)利要求6所述的形成集成電路結(jié)構(gòu)的方法，其中所述多個淺溝槽隔離區(qū)之一的 凹陷頂部表面在一點接合該第一硅鰭，且其中該接合點是該凹陷頂部表面的最低點。
10.如權(quán)利要求6所述的形成集成電路結(jié)構(gòu)的方法，其中所述多個淺溝槽隔離區(qū)之一 是位于該第一硅鰭和該第二硅鰭之間的中間淺溝槽隔離區(qū)，其中該中間淺溝槽隔離區(qū)的頂 部表面的最高點鄰近于該第一硅鰭和該第二硅鰭之間的中間線，且該中間淺溝槽隔離區(qū)的 頂部表面的最低點鄰近，但不是該中間淺溝槽隔離區(qū)和該第一硅鰭的接合點。
全文摘要
本發(fā)明提供一種形成集成電路結(jié)構(gòu)的方法，包括提供一半導(dǎo)體基底，包括一頂部表面；形成一第一絕緣區(qū)和一第二絕緣區(qū)于半導(dǎo)體基底中；及凹陷化第一絕緣區(qū)和第二絕緣區(qū)，其中第一絕緣區(qū)和第二絕緣區(qū)剩余部分的頂部表面是平坦表面或凹陷表面，且其中位于第一絕緣區(qū)和第二絕緣區(qū)的移除部分之間，且鄰接兩者的部分半導(dǎo)體基底形成一鰭。通過于鰭式場效應(yīng)晶體管的柵電極下形成平坦淺溝槽隔離區(qū)或凹陷淺溝槽隔離區(qū)，可減少鰭式場效應(yīng)晶體管的寄生柵極電容，且也可增加對應(yīng)鰭式場效應(yīng)晶體管的速度。
文檔編號H01L21/762GK102054741SQ201010518038
公開日2011年5月11日 申請日期2010年10月20日 優(yōu)先權(quán)日2009年10月27日
發(fā)明者張長昀, 李宗霖, 袁鋒, 陳宏銘 申請人:臺灣積體電路制造股份有限公司