專利名稱：晶體管及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體器件制造領(lǐng)域，尤其涉及晶體管及其制造方法。
背景技術(shù)：
通常，集成電路包含形成在襯底上的NMOS (η型金屬-氧化物-半導(dǎo)體)晶體管和 PMOS (ρ型金屬-氧化物-半導(dǎo)體)晶體管的組合。集成電路的性能與其所包含的晶體管的性能有直接關(guān)系。因此，希望提高晶體管的驅(qū)動(dòng)電流以增強(qiáng)其性能。美國專利申請No. 2010010381068105Α公開了一種晶體管，在該晶體管的溝道區(qū)與源/漏區(qū)之間形成位錯(cuò)，這種位錯(cuò)產(chǎn)生拉應(yīng)力，該拉應(yīng)力提高了溝道中的電子遷移率，由此晶體管的驅(qū)動(dòng)電流得以增加。圖9a_c示出了這種位錯(cuò)的形成。在圖9a中，對已經(jīng)形成了柵極電介質(zhì)2和柵極3的半導(dǎo)體襯底1進(jìn)行硅注入，從而形成非晶區(qū)域，如圖中陰影部分所示。在圖％中，對該半導(dǎo)體襯底1進(jìn)行退火，使得非晶區(qū)域再結(jié)晶，在再結(jié)晶過程中，水平方向和豎直方向上的兩個(gè)不同的晶體生長前端相遇，如圖中箭頭所示，從而形成了圖9c 所示的位錯(cuò)。

發(fā)明內(nèi)容
本發(fā)明的目的是提供一種晶體管以及一種晶體管的制造方法。本發(fā)明的制造晶體管的方法包括如下步驟在形成了柵極的半導(dǎo)體襯底上形成掩膜層，所述掩膜層覆蓋所述柵極以及所述半導(dǎo)體襯底；圖形化該掩膜層，使得源區(qū)和漏區(qū)中每一個(gè)的至少一部分暴露；非晶化所述源區(qū)和漏區(qū)的暴露部分；除去所述掩膜層；以及對所述半導(dǎo)體襯底進(jìn)行退火以在源區(qū)和漏區(qū)中的每一個(gè)的暴露部分形成位錯(cuò)。根據(jù)本發(fā)明的晶體管制造方法，通過在源區(qū)和漏區(qū)上方選擇性地形成掩膜層，可以容易地控制位錯(cuò)形成的位置及數(shù)量。本發(fā)明的應(yīng)力增強(qiáng)型晶體管包括半導(dǎo)體襯底；形成在所述半導(dǎo)體襯底上的柵極電介質(zhì)；形成在所述柵極電介質(zhì)上的柵極；位于所述半導(dǎo)體襯底中、且分別在所述柵極兩側(cè)的源區(qū)和漏區(qū)，其中至少所述源區(qū)和漏區(qū)之一包含至少兩個(gè)位錯(cuò)。根據(jù)本發(fā)明的晶體管由于在源/漏區(qū)具有更多的位錯(cuò)，因此作用在溝道區(qū)的拉應(yīng)力得到增強(qiáng)，溝道區(qū)的電子遷移率也得以進(jìn)一步增加。


圖1示出根據(jù)本發(fā)明的一個(gè)實(shí)施例的晶體管的橫截面示意圖。圖2示出了根據(jù)本發(fā)明示例性實(shí)施例制造晶體管的方法的第一步驟，其中在形成了柵極的半導(dǎo)體襯底上形成掩膜層。圖3示出了根據(jù)該示例性實(shí)施例的制造晶體管的方法的第二步驟，在該步驟中， 圖形化所形成的掩膜層。圖4a、4b及如示出了圖3所示的第二步驟的三種變型。圖5示出了根據(jù)該示例性實(shí)施例的制造晶體管的方法的第三步驟，在該步驟中， 非晶化源區(qū)和漏區(qū)的暴露部分。圖6示出了根據(jù)該示例性實(shí)施例的制造晶體管的方法的第四步驟，在該步驟中， 除去掩膜層。圖7示出了根據(jù)該示例性實(shí)施例的制造晶體管的方法的第五步驟，在該步驟中進(jìn)行退火從而在源區(qū)和漏區(qū)中形成位錯(cuò)。圖&!、圖8b及圖8c分別示出了當(dāng)采用圖^、4b及如的步驟時(shí)在源區(qū)和漏區(qū)中所形成的位錯(cuò)。圖9a_c示出了現(xiàn)有技術(shù)中位錯(cuò)的形成。
具體實(shí)施例方式以下結(jié)合附圖描述本發(fā)明的優(yōu)選實(shí)施例。附圖是示意性的并未按比例繪制，且只是為了說明本發(fā)明的實(shí)施例而并不意圖限制本發(fā)明的保護(hù)范圍。貫穿附圖相同的附圖標(biāo)記表示相同或相似的部件。為了使本發(fā)明的技術(shù)方案更加清楚，本領(lǐng)域熟知的工藝步驟及器件結(jié)構(gòu)在此省略。圖1示出了根據(jù)本發(fā)明一個(gè)實(shí)施例的晶體管的橫截面圖。該晶體管包括形成在半導(dǎo)體襯底100上的柵極電介質(zhì)層102，形成在該柵極電介質(zhì)102上的柵極103，分別位于柵極103兩側(cè)的源區(qū)105和漏區(qū)106，以及溝道區(qū)107，該溝道區(qū)107位于源區(qū)105和漏區(qū) 106之間且在柵極電介質(zhì)102下方。在圖1所示的實(shí)施例中，在所述源區(qū)105和漏區(qū)106中分別具有兩個(gè)位錯(cuò)。盡管圖1中示出了兩個(gè)位錯(cuò)不相交，但是本發(fā)明不限于此，在另一個(gè)實(shí)施例中，源區(qū)105和漏區(qū)106中的兩個(gè)位錯(cuò)可以是相交的。所述位錯(cuò)對所述溝道區(qū)107施加拉應(yīng)力(如圖中箭頭所示)，使得所述溝道區(qū)107的電子遷移率增加。在一個(gè)優(yōu)選實(shí)施例中，該晶體管還包括位于所述源區(qū)105和漏區(qū)106上方的半導(dǎo)體層(未示出)，該半導(dǎo)體層例如是Si、碳化硅、硅鍺或者鍺層，該半導(dǎo)體層使得所述位錯(cuò)不暴露于自由表面。在另一優(yōu)選實(shí)施例中，源區(qū)105和漏區(qū)106可以分別具有至少兩組位錯(cuò)，且其中每組包含兩個(gè)位錯(cuò)， 使進(jìn)一步增強(qiáng)所產(chǎn)生的拉應(yīng)力，從而增強(qiáng)溝道區(qū)的電子遷移率成為可能。此外，源區(qū)和漏區(qū)中位錯(cuò)的位置和數(shù)量并不需要是對稱的，例如，源區(qū)105和漏區(qū)106中的一個(gè)可以包含兩個(gè)位錯(cuò)，而另一個(gè)可以僅包含一個(gè)位錯(cuò)。還優(yōu)選將位錯(cuò)形成得盡可能靠近溝道區(qū)107，以便作用于溝道區(qū)的拉應(yīng)力更強(qiáng)。在一個(gè)優(yōu)選實(shí)施例中，所述晶體管是NMOS晶體管。接下來，參照附圖描述根據(jù)本發(fā)明的制造晶體管的方法。圖2示出了根據(jù)本發(fā)明的示例性實(shí)施例的制造晶體管的方法的第一步驟。如圖2 所示，在已經(jīng)形成了柵極電介質(zhì)102和柵極103的半導(dǎo)體襯底100上形成掩膜層104，使得掩膜層104覆蓋所述柵極103以及半導(dǎo)體襯底100。該掩膜層104可以由光刻膠形成，或者是由諸如氧化硅和/或氮化硅的電介質(zhì)材料形成的硬掩膜層。盡管在圖1中示出所述掩膜層104形成為覆蓋柵極103，但是本發(fā)明不限于此，掩膜層104也可以形成為與柵極103齊平或者低于柵極103。圖3示出了在圖2所示的第一步驟之后的制造晶體管的第二步驟，在該步驟中，可以利用諸如光刻的技術(shù)手段圖形化所形成的掩膜層104，以使得源區(qū)105和漏區(qū)106中的每一個(gè)的至少一部分暴露。注意，此處的術(shù)語“源區(qū)”和“漏區(qū)”旨在包括要形成晶體管的源和漏的區(qū)域，以及已經(jīng)通過執(zhí)行離子注入形成了晶體管的源和漏的區(qū)域。在圖3中示出了靠近柵極的源區(qū)105和漏區(qū)106的部分被暴露。在一個(gè)優(yōu)選實(shí)施例中，圖形化掩膜層104， 使得至少靠近所述柵極的所述源區(qū)和漏區(qū)的部分暴露，這樣，在后續(xù)步驟中將形成的錯(cuò)位更靠近溝道區(qū)，利于使由位錯(cuò)引入的應(yīng)力充分作用于溝道區(qū)。圖如示出了該第二步驟的一個(gè)變型，如圖如所示，掩膜層104被圖形化為僅保留于源區(qū)105和漏區(qū)106的中部。圖4b 示出了該第二步驟的又一個(gè)變型。盡管圖如和圖4b示出了源區(qū)105和漏區(qū)106中的每一個(gè)具有兩個(gè)暴露部分，相鄰的暴露部分之間有掩膜層，但是本發(fā)明不限于此，源區(qū)和漏區(qū)中的每一個(gè)可以具有不止兩個(gè)相鄰的暴露部分。在圖3、圖如及仙中所示的方案中，源區(qū)和漏區(qū)中暴露部分的形成位置及數(shù)量是對稱的。然而，不發(fā)明不限于此，源區(qū)和漏區(qū)中的暴露部分的形成位置和數(shù)量可以是不對稱的。分別選擇源區(qū)和漏區(qū)中暴露部分的形成位置和數(shù)量，利于根據(jù)產(chǎn)品需要靈活進(jìn)行工藝設(shè)計(jì)。圖4c示出了源區(qū)和漏區(qū)中的暴露部分的位置和數(shù)量不對稱的一個(gè)例子。圖5示出了根據(jù)該示例性實(shí)施例的制造晶體管的第三步驟，在該步驟中，將源區(qū) 105和漏區(qū)106的暴露部分非晶化。在一個(gè)實(shí)施例中，該非晶化可通過執(zhí)行離子注入來實(shí)現(xiàn)，注入的離子例如可以是硅、鍺、磷、硼或砷中的一種或其組合。離子注入的劑量可以是> 5 X IO14CnT2。圖6示出了根據(jù)該示例性實(shí)施例的制造晶體管的方法的第四步驟，在該步驟中， 除去掩膜層。圖7示出了根據(jù)該示例性實(shí)施例的制造晶體管的方法的第五步驟，在該步驟中進(jìn)行退火使得被非晶化的源區(qū)和漏區(qū)的部分再結(jié)晶。退火溫度可以大于400°C，優(yōu)選為 500-900°C，退火時(shí)間可以為數(shù)秒至數(shù)分鐘。在再結(jié)晶過程中，不同的晶體生長前端相遇，從而在源區(qū)105和漏區(qū)106中分別形成兩條位錯(cuò)，這種位錯(cuò)對源區(qū)和漏區(qū)之間的溝道區(qū)施加拉應(yīng)力(如圖7中的箭頭所示)，從而提高了溝道區(qū)的電子遷移率。應(yīng)當(dāng)注意，第四步驟并不一定要在第五步驟之前執(zhí)行，例如，在掩膜層104是硬掩膜層的情況下，圖5所示的第四步驟可以在圖6所示的第五步驟之后執(zhí)行。圖8a、圖Sb、圖8c分別示出了當(dāng)采用圖4a、4b及圖如的步驟時(shí)在源區(qū)105和漏區(qū)106中所形成的位錯(cuò)。為了說明的目的，圖8a、8b及圖8c中還示出了掩膜層104，盡管實(shí)際上在形成了位錯(cuò)之后，掩膜層104可能已經(jīng)被除去。之后，可以執(zhí)行本領(lǐng)域熟知的源區(qū)和漏區(qū)的摻雜及源極/漏極接觸的形成等步驟，以形成完整的器件。盡管在上面的描述中，在形成位錯(cuò)之后再進(jìn)行形成源和漏的摻雜工藝，然而，本發(fā)明不限于此，可以在任何適當(dāng)?shù)碾A段形成所述位錯(cuò)，例如，可以在進(jìn)行源和漏的摻雜之后形成所述位錯(cuò)。
此外，在一個(gè)優(yōu)選實(shí)施例中，可以進(jìn)一步在源區(qū)和漏區(qū)中形成位錯(cuò)的部分上方形成半導(dǎo)體層，使得位錯(cuò)不暴露于自由表面，以防止由于錯(cuò)位暴露于自由表面而可能導(dǎo)致的拉應(yīng)力減小。上文所描述的半導(dǎo)體襯底可以是Si襯底、SiGe襯底、SiC襯底、或III-V半導(dǎo)體襯底(例如，GaAs、GaN 等等)。柵極電介質(zhì)可以使用 Si02、Hf02、HfSi0、HfSi0N、HfTa0、HfTi0、 HfZr0,Al203> La2O3> ZrO2, LaAlO中的一種或其組合，柵極的材料可以選自Poly-Si、Ti、Co、 Ni、Al、W，上述金屬的合金或者金屬硅化物。以上通過示例性實(shí)施例描述了本發(fā)明的晶體管及制造晶體管的方法，然而，這并不意圖限制本發(fā)明的保護(hù)范圍。本領(lǐng)域技術(shù)人員可以想到的上述實(shí)施例的任何修改或變型都落入由所附權(quán)利要求限定的本發(fā)明的范圍內(nèi)。
權(quán)利要求
1.一種晶體管的制造方法，該方法包括如下步驟在形成了柵極的半導(dǎo)體襯底上形成掩膜層，所述掩膜層覆蓋所述柵極以及所述半導(dǎo)體襯底；圖形化該掩膜層，使得源區(qū)和漏區(qū)中每一個(gè)的至少一部分暴露；非晶化所述源區(qū)和漏區(qū)的暴露部分；除去所述掩膜層；以及對所述半導(dǎo)體襯底進(jìn)行退火以在源區(qū)和漏區(qū)中的每一個(gè)的暴露部分形成位錯(cuò)。
2.根據(jù)權(quán)利要求1所述的方法，其中所述半導(dǎo)體襯底包括NMOS器件區(qū)和PMOS器件區(qū)， 所述暴露部分僅位于NMOS器件區(qū)內(nèi)。
3.根據(jù)權(quán)利要求1所述的方法，其中圖形化所述掩膜層使得至少靠近所述柵極的所述源區(qū)和漏區(qū)的部分暴露。
4.根據(jù)權(quán)利要求1-3之一所述的方法，其中至少源區(qū)和漏區(qū)之一具有至少兩個(gè)所述暴露部分，相鄰的所述暴露部分之間形成有所述掩膜層。
5.根據(jù)權(quán)利要求4所述的方法，其中所述源區(qū)包含第一數(shù)量的暴露部分，所述漏區(qū)包含第二數(shù)量的暴露部分，所述第一數(shù)量不同于第二數(shù)量。
6.根據(jù)權(quán)利要求1-3之一所述的方法，其中所述掩膜層是光刻膠層或硬掩膜層。
7.根據(jù)權(quán)利要求1-3之一所述的方法，其中在對所述襯底進(jìn)行退火之前除去所述掩膜層。
8.根據(jù)權(quán)利要求1-3之一所述的方法，其中所述位錯(cuò)對位于源區(qū)和漏區(qū)之間的溝道區(qū)施加拉應(yīng)力，使得溝道區(qū)的電子遷移率增加。
9.根據(jù)權(quán)利要求1-3之一所述的方法，進(jìn)一步包括在所述源區(qū)和漏區(qū)上方形成半導(dǎo)體層，以使得所述位錯(cuò)不暴露于自由表面。
10.根據(jù)權(quán)利要求1-3之一所述的方法，其中所述襯底是Si襯底、SiGe襯底、SiC襯底、 GaAs襯底或GaN襯底。
11.根據(jù)權(quán)利要求1-3之一所述的方法，其中采用離子注入工藝執(zhí)行所述非晶化，注入劑量為 > 5 X IO14CnT2。
12.根據(jù)權(quán)利要求11所述的方法，其中注入的離子為硅、鍺、磷、硼或砷中的一種或其組合。
13.一種晶體管，包括半導(dǎo)體襯底；形成在所述半導(dǎo)體襯底上的柵極電介質(zhì)；形成在所述柵極電介質(zhì)上的柵極；位于所述半導(dǎo)體襯底中、且分別在所述柵極兩側(cè)的源區(qū)和漏區(qū)，其中至少所述源區(qū)和漏區(qū)之一包含至少兩個(gè)位錯(cuò)。
14.根據(jù)權(quán)利要求13所述的晶體管，進(jìn)一步包括位于所述源區(qū)和漏區(qū)上方的半導(dǎo)體層，該半導(dǎo)體層使得所述位錯(cuò)不暴露于自由表面。
15.根據(jù)權(quán)利要求13所述的晶體管，其中源區(qū)和漏區(qū)中每一個(gè)具有至少兩組位錯(cuò)，且其中每組包含兩個(gè)位錯(cuò)。
16.根據(jù)權(quán)利要求13所述的晶體管，其中源區(qū)包含第一數(shù)量的位錯(cuò)，漏區(qū)包含第二數(shù)量的位錯(cuò)，所述第一數(shù)量不同于第二數(shù)量。
17.根據(jù)權(quán)利要求13-15之一所述的晶體管，所述晶體管為NMOS晶體管。
18.根據(jù)權(quán)利要求16所述的晶體管，其中所述位錯(cuò)對所述溝道區(qū)施加拉應(yīng)力，使得所述溝道區(qū)的電子遷移率增加。
全文摘要
本發(fā)明涉及應(yīng)力增強(qiáng)型晶體管及其制造方法。根據(jù)本發(fā)明的晶體管制造方法包括如下步驟在形成了柵極的半導(dǎo)體襯底上形成掩膜層，所述掩膜層覆蓋所述柵極以及所述半導(dǎo)體襯底；圖形化該掩膜層，使得源區(qū)和漏區(qū)中每一個(gè)的至少一部分暴露；非晶化所述源區(qū)和漏區(qū)的暴露部分；除去所述掩膜層；以及對所述半導(dǎo)體襯底進(jìn)行退火以在源區(qū)和漏區(qū)中的每一個(gè)的暴露部分形成位錯(cuò)。
文檔編號(hào)H01L29/78GK102403226SQ20101028479
公開日2012年4月4日 申請日期2010年9月15日 優(yōu)先權(quán)日2010年9月15日
發(fā)明者尹海洲, 朱慧瓏, 駱志炯 申請人:中國科學(xué)院微電子研究所