專利名稱：用于形成屏蔽柵極溝槽fet的結(jié)構(gòu)和方法
技術(shù)領(lǐng)域：
本發(fā)明大致涉及半導體功率場效應(yīng)晶體管(FET)，并且具體地，涉及含有連接在一 起的屏蔽電極和柵極電極的屏蔽柵極溝槽FET。
背景技術(shù)：
屏蔽柵極溝槽FET相對于傳統(tǒng)FET的優(yōu)勢在于，屏蔽電極減小了柵極_漏極電容 (Cgd)并提高了晶體管的截止電壓。圖1是傳統(tǒng)的屏蔽柵極溝槽MOSFET的簡化截面圖。 η-型外延層102延伸至η+襯底100上方。N+源極區(qū)108和ρ+重體區(qū)域106形成于ρ-型 體區(qū)域104，所述體區(qū)域依次形成于外延層102。溝槽110延伸至體區(qū)域104且終止于漂移 區(qū)。溝槽110包括屏蔽電極114，位于柵極電極122下方。柵極電極122通過使用柵極電介 質(zhì)120而與其鄰近的硅區(qū)域絕緣，而屏蔽電極114通過使用比柵極電介質(zhì)120厚的屏蔽電 介質(zhì)112而與其鄰近硅區(qū)域絕緣。柵極電極和屏蔽電極通過介電層116而彼此絕緣，該介電層還稱作極間電介質(zhì)或 IED0 IED層116必須具有足夠的質(zhì)量和厚度來支持可能存在于屏蔽電極114和柵極電極 122之間的電勢差。此外，屏蔽電極114和IED層116之間的接口處或IED層116中的接口 阱(trap)電荷和介電阱電荷與用于形成IED層的方法主要相關(guān)。典型地，有多種處理方法形成IED。然而，確保足夠強度和足夠可靠的高質(zhì)量IED 以提供需要的電學特性，導致用于形成屏蔽柵極溝槽FET的工藝十分復(fù)雜。因此，需要一種 用于形成屏蔽柵極溝槽FET的結(jié)構(gòu)和方法來去除對高質(zhì)量IED的需求，從而作為導通阻抗 來維持或提升這種電學特性。
發(fā)明內(nèi)容
根據(jù)本發(fā)明實施例，場效應(yīng)晶體管包括延伸進入半導體區(qū)域的多個溝槽。每個溝 槽包括柵極電極和屏蔽電極，其間含有極間電介質(zhì)，其中，柵極電極和屏蔽電極電連接在一 起。在一個實施例中，屏蔽電極位于每個溝槽的下部，并通過使用屏蔽電介質(zhì)而與半 導體區(qū)域絕緣。極間電介質(zhì)在每個屏蔽電極上方延伸。柵極電極位于極間電介質(zhì)上方的每 個溝槽上部，并通過使用柵極電介質(zhì)而與半導體區(qū)域絕緣。在另一實施例中，半導體區(qū)域包括第一導電型的漂移區(qū)、在漂移區(qū)上方延伸的第 二導電型的體區(qū)域、以及位于鄰近溝槽的體區(qū)域中的第一導電型的源極區(qū)。在另一實施例中，半導體區(qū)域進一步包括第一導電型的襯底，其具有在襯底上方 延伸的漂移區(qū)，其中，溝槽延伸通過體區(qū)域并終止于漂移區(qū)中。在另一實施例中，溝槽延伸通過體區(qū)域和漂移區(qū)，并終止于襯底中。
在另一實施例中，場效應(yīng)晶體管進一步包括其中形成有溝槽的有源區(qū)(active region)以及無源區(qū)(non-active region)。屏蔽電極和柵極電極延伸至每個溝槽外且延 伸進入無源區(qū)，其中，屏蔽電極和柵極電極通過柵極互聯(lián)層而電連接在一起。在另一實施例中，屏蔽電極和柵極電極之間的電連接是通過形成于無源區(qū)的柵極 滑槽區(qū)域中的周期性接觸開口而進行的。在又一實施例中，屏蔽電極通過經(jīng)由每個溝槽中的互聯(lián)介電層的附加連接而電連 接至柵極電極。在另一實施例中，無源區(qū)包括沿覆蓋FET的管芯的周圍延伸的終止區(qū)，屏蔽電極 和柵極電極延伸至每個溝槽外且延伸進入終止區(qū)，其中，屏蔽電極和柵極電極由柵極互聯(lián) 層連接在一起。根據(jù)本發(fā)明的另一實施例，場效應(yīng)晶體管以如下方式形成。形成多個延伸進入半 導體區(qū)域的溝槽。在每個溝槽的底部形成屏蔽電極。在屏蔽電極上方的每個溝槽上部形成 柵極電極。形成電連接至柵極電極和屏蔽電極的柵極互聯(lián)層。在一個實施例中，在形成屏蔽電極之前，形成襯于每個溝槽的下部側(cè)壁和底部表 面的屏蔽介電層。在形成柵極電極之前，形成襯于上部溝槽側(cè)壁和屏蔽電極表面的介電層。在另一實施例中，形成屏蔽電極和柵極電極，以使屏蔽電極和柵極電極延伸至溝 槽外且在臺面區(qū)域上方延伸。在于臺面區(qū)域上方延伸的柵極電極部分中形成多個接觸開 口，以通過接觸開口暴露屏蔽電極的表面區(qū)域。形成互聯(lián)層以填充接觸開口，從而使屏蔽電 極和柵極電極彼此電連接。在另一實施例中，臺面區(qū)域位于覆蓋FET的管芯的無源區(qū)中。在另一實施例中，介電層由硅的氧化物形成。在另一實施例中，在形成柵極電極之前，在于屏蔽電極上方延伸的介電層部分中 形成一個或多個開口，從而一旦在溝槽中形成柵極電極，柵極電極就會通過一個或多個開 口而與屏蔽電極電接觸。根據(jù)本發(fā)明的一個實施例，場效應(yīng)晶體管包括延伸進入半導體區(qū)域的多個溝槽； 位于每一溝槽下部的屏蔽電極，該屏蔽電極通過屏蔽電介質(zhì)而與半導體區(qū)域絕緣；位于每 一溝槽中的屏蔽電極上方的極間電介質(zhì)；在每一對鄰近溝槽之間延伸的體區(qū)域；凹陷于極 間電介質(zhì)上方的每一溝槽上部的柵極電極，該柵極電極通過柵極電介質(zhì)而與相應(yīng)的體區(qū)域 絕緣；位于鄰近溝槽的每一體區(qū)域中的源極區(qū)，該源極區(qū)的導電型與體區(qū)域的導電型相反； 使源極區(qū)與體區(qū)域接觸的第一互聯(lián)層；以及使每一柵極電極與第二互聯(lián)層彼此絕緣的介電 材料；其中，多個溝槽在場效應(yīng)晶體管的有源區(qū)中延伸，屏蔽電極和柵極電極延伸到每一溝 槽之外并延伸進入該場效應(yīng)晶體管的無源區(qū)，其中屏蔽電極和柵極電極通過第二互聯(lián)層而 電連接在一起，并且屏蔽電極與柵極電極之間的電連接是通過形成于無源區(qū)的柵極滑槽區(qū) 中的周期性接觸開口而進行的。在另一個實施例中，該場效應(yīng)晶體管進一步包括襯底；以及漂移區(qū)，該漂移區(qū)由體 區(qū)域和襯底界定，其中多個溝槽終止于漂移區(qū)中。在另一個實施例中，該場效應(yīng)晶體管進一步包括襯底；以及漂移區(qū)，該漂移區(qū)由 體區(qū)域和襯底界定，其中多個溝槽經(jīng)由漂移區(qū)延伸并終止于襯底中。在另一個實施例中，該場效應(yīng)晶體管中的每一溝槽中的屏蔽電極和柵極電極通過經(jīng)由每一溝槽中的極間電介質(zhì)的附加連接而電連接在一起。在另一個實施例中，該場效應(yīng)晶體管中的第一互聯(lián)層是源極互聯(lián)層，并且第二互 聯(lián)層是柵極互聯(lián)層。
圖1是傳統(tǒng)的屏蔽柵極溝槽MOSFET的截面圖；圖2A-2H是用于形成根據(jù)本發(fā)明實施例的屏蔽柵極溝槽FET的工藝的多個步驟中 的簡化截面圖；以及圖3是根據(jù)本發(fā)明實施例的屏蔽柵極溝槽FET中的柵極滑槽部分的等比例圖。
具體實施例方式圖2A至2H是用于形成根據(jù)本發(fā)明實施例的屏蔽柵極溝槽(trench)FET的工藝 的多個步驟中的簡化截面圖。圖2A至2H中，左側(cè)截面圖示出了能夠在有源區(qū)(active region)中形成屏蔽柵極溝槽FET結(jié)構(gòu)的順序步驟，而右側(cè)截面圖示出了從有源區(qū)到無源 區(qū)(從右至左)的過渡區(qū)的對應(yīng)示圖。在本披露中，“有源區(qū)”表示用于覆蓋(house)有源 單元(active cell)的管芯(die)的區(qū)域，而“無源區(qū)”表示不包括任何有源單元的管芯的 區(qū)域。無源區(qū)包括沿管芯周圍伸展的終止區(qū)、和沿管芯周圍或中部伸展的或沿管芯周圍和 中部伸展的柵極滑槽(gate runner)。在圖2A中，使用傳統(tǒng)技術(shù)，在半導體區(qū)202中形成溝槽210，然后，在溝槽側(cè)壁和 底部表面處形成屏蔽電介質(zhì)212(例如，含有氧化物)并沿鄰近溝槽的臺面(mesa)區(qū)延伸。 圖2A至圖2H的每個圖中的右側(cè)截面圖均沿垂直于右側(cè)截面圖的維度穿過左側(cè)截面圖中溝 槽的中心。因此，右側(cè)截面圖示出了在有源區(qū)邊緣終止的左側(cè)截面圖的溝槽。此外，這些截 面圖并不按比例確定，且更具體地，左側(cè)和右側(cè)截面圖中的相同層或區(qū)的物理維度(例如， 厚度)可能看起來不同。例如，在圖2A中，屏蔽電介質(zhì)212在右側(cè)截面圖中看起來要比左 側(cè)更薄。如圖2A中右側(cè)截面圖所示，屏蔽電介質(zhì)212沿溝槽210的底部表面伸展，而在有 源區(qū)的邊緣處，從溝槽210向上延伸并延伸到溝槽210外部以及在硅區(qū)域202上方延伸。在 一個實施例中，半導體區(qū)域202包括在重摻雜的(highly dopecOn-型襯底上方形成的η-型 外延(印itaxial)層(未示出)，而溝槽202延伸進入并終止于外延層中。在另一變化中， 溝槽202穿過外延層延伸并在襯底中終止。在圖2B中，沿溝槽210的底部形成屏蔽電極214，且屏蔽電極在管芯的無源區(qū)中以 如下方式被制成為易受電控制。運用已知技術(shù)，首先形成填充溝槽并在臺面區(qū)上延伸的導 體材料(例如，含有摻雜或不摻雜的多晶硅)，然后，使該材料深深凹陷進入溝槽210以形成 屏蔽電極214。在凹陷導體材料的過程中，掩模211用于保護在管芯的無源區(qū)中延伸的導體材料 的部分。因此，屏蔽電極214在溝槽210中要比在管芯無源區(qū)中的臺面表面上更厚，如圖2B 中右側(cè)截面圖所示。此外，以如下方式對掩模211進行應(yīng)用，在有源區(qū)的邊緣處，屏蔽電極 延伸至溝槽210的外部以及無源區(qū)的臺面表面上方。因而，溝槽210中的屏蔽電極214被 制成為可以在管芯的無源區(qū)中電連接。
在圖2C中，運用已知方法，將屏蔽電介質(zhì)212在有源區(qū)中沿溝槽側(cè)壁以及臺面表 面上方完全移除，如右側(cè)截面圖中所示。因此，屏蔽電介質(zhì)在屏蔽電極214的頂部表面下方 凹陷。在一個實施例中，使屏蔽電極214凹陷，以使其頂部表面與屏蔽電介質(zhì)層212的頂部 表面共面。這就為柵極/內(nèi)電極介電層的隨后形成提供了平坦的表面。在圖2D中，運用傳統(tǒng)技術(shù)形成沿上部溝槽側(cè)壁伸展的柵極介電層216。在一個實 施例中，運用傳統(tǒng)的硅的氧化技術(shù)來形成柵極電介質(zhì)216。這種過程還會導致屏蔽電極214 的氧化，因此在柵極電極214上方形成極間介電(inter-electrode dielectric, IED)層。 圖右側(cè)截面圖所示，介電層216沿有源區(qū)和無源區(qū)中屏蔽電極214的所有暴露表面延伸。如 下文中的進一步討論，去除了特別需要用于形成高質(zhì)量IED的附加處理步驟。在圖2E中，以如下方式在溝槽210中形成凹陷的柵極電極222，且柵極電極被制成 為在無源區(qū)中可受電控制。運用已知技術(shù)，填充溝槽210并在芯片的有源區(qū)和無源區(qū)中的 臺面區(qū)上方延伸形成第二導電層(例如，含有摻雜的多晶硅)。然后，使該第二導電層凹陷 進入溝槽210以形成柵極電極222。在凹陷第二導電層的過程中，掩模219用于保護在管芯的無源區(qū)中延伸的第二導 電材料的部分。因此，柵極電極222在溝槽210中要比在管芯無源區(qū)中的臺面表面上更厚， 如圖2B中右側(cè)截面圖所示。此外，以如下方式對掩模219進行應(yīng)用，在有源區(qū)的邊緣處，凹 陷的柵極電極222延伸至溝槽210的外部以及無源區(qū)的臺面表面上方。因而，溝槽210中 的柵極電極222被制成為可以在管芯的無源區(qū)中電連接。應(yīng)注意，掩模219不在無源區(qū)中 的整個屏蔽電極214上方延伸。我們將看到，這會有利于穿過相同接觸開口而將柵極電極 和屏蔽電極接觸。在圖2E中，運用傳統(tǒng)的體注入和驅(qū)入技術(shù)(body implant and drive in techniques)在半導體區(qū)域202中形成p-型體區(qū)204。然后，運用傳統(tǒng)的源極注入技術(shù)在 鄰近溝槽210的體區(qū)域216中形成重摻雜的η-型源極區(qū)208。在圖2F中，運用已知技術(shù)，在本結(jié)構(gòu)上方形成諸如BPSG的介電層224。在圖2G 中，介電層224形成圖案并蝕刻，以在有源區(qū)中形成源極/體接觸開口，之后跟隨有介電流 (dielectric flow)。如左側(cè)截面圖中所示，形成完全在柵極電極222上方以及部分在源極 區(qū)208上方延伸的介電頂罩(dome) 225。然后運用傳統(tǒng)的注入技術(shù)在暴露的半導體區(qū)域202 中形成P-型重體(heavy body)區(qū)域206。在有源區(qū)中形成接觸開口的相同掩模/蝕刻處 理被用來在無源區(qū)的介電層224中形成接觸開口 221，以暴露柵極電極222的表面區(qū)域和側(cè) 壁以及屏蔽電極214的表面區(qū)域，如右側(cè)截面圖中所示。在圖2H中，在該結(jié)構(gòu)上方形成互聯(lián)(interconnect)層(例如，包含金屬)，然后形 成圖案，以形成源極/體互聯(lián)226A和柵極互聯(lián)226B。如左側(cè)截面圖中所示，源極/體互聯(lián) 226A與源極區(qū)208和重體區(qū)106接觸，但通過使用介電頂罩224而與柵極電極222絕緣。 如右側(cè)截面圖中所示，柵極金屬226B經(jīng)過接觸開口 221與屏蔽電極214和柵極電極222接 觸，從而，使兩個電極彼此短接。因此，與傳統(tǒng)的屏蔽柵極FET(其中，屏蔽電極漂移(例如，是在電學上未偏置的) 或向源極電勢偏置(例如，地電勢))相反，在圖2H中示出的FET實施例中，屏蔽電極連接至 并偏置至于與柵極電極相同的電勢。在傳統(tǒng)FET中，其中，屏蔽電極漂移或連接至地電勢， 特別需要一種高質(zhì)量的IED來支持屏蔽電極和柵極電極之間的電勢差。然而，將屏蔽電極和柵極電極電連接在一起就消除了對高質(zhì)量IED的需要。雖然向柵極電勢偏置，但屏蔽電 極仍用作可以使相同擊穿電壓的導通阻抗減小的電荷平衡結(jié)構(gòu)。因此，在去除了與形成高 質(zhì)量IED相關(guān)的處理步驟的同時，獲取用于相同擊穿電壓的低導通阻抗。理論上，這種結(jié)構(gòu) 甚至不需要IED，但IED會在柵極介電層形成的過程中自然形成。因此，使用簡單的制造工 藝可以形成高性能的晶體管。柵極電極和屏蔽電極之間的電接觸可以形成在任何無源區(qū)中，諸如有柵極滑槽伸 展的管芯的終端或邊緣區(qū)域，或管芯的中部，如圖3所示。圖3是根據(jù)本發(fā)明實施例的屏蔽 柵極溝槽FET中的柵極滑槽部分的等比例圖。上層(例如，柵極互聯(lián)層326B和介電層324) 被削去以顯示下部的結(jié)構(gòu)。如圖所示，在有源區(qū)341中平行延伸的溝槽310終止于柵極滑 槽區(qū)域340的任一側(cè)。柵極滑槽區(qū)域340在結(jié)構(gòu)上關(guān)于直線3-3對稱，其中每一半均在結(jié)構(gòu)上類似于圖 2H中示出的柵極滑槽(runner)區(qū)域。屏蔽電介質(zhì)312延伸至該行溝槽310的外部，并延伸 至柵極滑槽區(qū)域340的臺面表面上。同樣，屏蔽電極314、極間電介質(zhì)316和柵極電極322 均延伸至該行溝槽310的外部，并延伸至柵極滑槽區(qū)域340的臺面表面上。區(qū)域311表示 有源區(qū)341中鄰近溝槽之間的臺面。接觸開口 321暴露屏蔽電極314的表面區(qū)域，其中柵極互聯(lián)層326B(例如，包含金 屬)與屏蔽電極有電接觸。此外，柵極互聯(lián)層326B與經(jīng)介電層324暴露的柵極電極322的 表面區(qū)域332有電接觸。我們期望將柵極阻抗最小化，以將對溝槽中的單個柵極電極進行 偏置的延遲最小化。由于同樣的原因，我們期望將對溝槽中的單個屏蔽電極進行偏置的延 遲最小化。因此，可以優(yōu)化柵極滑槽區(qū)域340中的接觸開口 321的頻率和形狀，并將阻抗最 小化，從而將從柵極焊點到每個柵極電極和屏蔽電極的延遲最小化。可以通過對柵極滑槽 區(qū)域中以及管芯的終端或邊緣區(qū)域中的接觸點形成柵極電極，來進一步減小偏置屏蔽電極 和柵極電極的延遲。屏蔽和柵極電極可以以根據(jù)本發(fā)明其他實施例的其他方法進行電連接。例如，在 IED上方形成柵極電極之前，每個溝槽中的IED可以蝕刻在特定位置。在本實施例中，圖2H 和3中示出的接觸開口不是必需的，而至每個溝槽中的柵極電極的柵極互聯(lián)接觸點也可以 經(jīng)過IED中的短路而連接至對應(yīng)的屏蔽電極。根據(jù)其他實施例，可以通過IED中的開口以 及通過形成在諸如終端或柵極滑槽區(qū)域的無源區(qū)域的接觸開口來形成柵極和屏蔽電極接 觸點。消除了形成高質(zhì)量IED的需要，我們得到了簡化的、更為可控的、用于形成含改進的 漏源導通阻抗RDS。n的屏蔽柵極溝槽MOSFET的過程。本發(fā)明的原理可以應(yīng)用于諸如在專利申請第11/026，276號，題為“功率半導體器 件禾口制造方法(Power Semiconductor Devices and Methods of Manufacture)，，的圖 3A、 3B、4A、4C、6-8、9A-9C、11、12、15、16、24以及26A-26C中示出的任意屏蔽柵極FET結(jié)構(gòu)，該專 利的公開通過引證結(jié)合在此。盡管上文提供了本發(fā)明優(yōu)選實施例的完整說明，我們?nèi)钥梢詫Ρ景l(fā)明做選擇、修 改、以及等效替換。本領(lǐng)域技術(shù)人員應(yīng)理解，相同的技術(shù)可以應(yīng)用至其他類型的超結(jié)結(jié)構(gòu)且 可以廣泛用于包含后面的器件的其他種類的器件。例如，當在η-溝道MOSFET的內(nèi)容中描 述本發(fā)明的實施例時，本發(fā)明的原理可以僅通過將多種區(qū)域的導電型翻轉(zhuǎn)而應(yīng)用于P-溝 道M0SFET。因此，上述說明不是為了限制本發(fā)明的范圍，該范圍由所附權(quán)利要求進行限定。
權(quán)利要求
一種場效應(yīng)晶體管，包括多個溝槽，延伸進入半導體區(qū)域；屏蔽電極，位于每一溝槽的下部，所述屏蔽電極通過屏蔽電介質(zhì)而與所述半導體區(qū)域絕緣；極間電介質(zhì)，位于每一溝槽中的所述屏蔽電極上方；體區(qū)域，在每一對鄰近溝槽之間延伸；柵極電極，凹陷于所述極間電介質(zhì)上方的每一溝槽上部，所述柵極電極通過柵極電介質(zhì)而與相應(yīng)的體區(qū)域絕緣；源極區(qū)，位于鄰近所述溝槽的每一體區(qū)域中，所述源極區(qū)的導電型與所述體區(qū)域的導電型相反；第一互聯(lián)層，使所述源極區(qū)與所述體區(qū)域接觸；以及介電材料，使每一柵極電極與第二互聯(lián)層彼此絕緣；其中，所述多個溝槽在所述場效應(yīng)晶體管的有源區(qū)中延伸，所述屏蔽電極和柵極電極延伸到每一溝槽之外并延伸進入所述場效應(yīng)晶體管的無源區(qū)，其中所述屏蔽電極和柵極電極通過所述第二互聯(lián)層而電連接在一起，并且所述屏蔽電極與柵極電極之間的所述電連接是通過形成于所述無源區(qū)的柵極滑槽區(qū)中的周期性接觸開口而進行的。
2.根據(jù)權(quán)利要求1所述的場效應(yīng)晶體管，進一步包括襯底；以及漂移區(qū)，所述漂移區(qū)由所述體區(qū)域和所述襯底界定，其中所述多個溝槽終止于所述漂 移區(qū)中。
3.根據(jù)權(quán)利要求1所述的場效應(yīng)晶體管，進一步包括襯底；以及漂移區(qū)，所述漂移區(qū)由所述體區(qū)域和所述襯底界定，其中所述多個溝槽經(jīng)由所述漂移 區(qū)延伸并終止于所述襯底中。
4.根據(jù)權(quán)利要求1所述的場效應(yīng)晶體管，其中，每一溝槽中的所述屏蔽電極和所述柵 極電極通過經(jīng)由每一溝槽中的極間電介質(zhì)的附加連接而電連接在一起。
5.根據(jù)權(quán)利要求1所述的場效應(yīng)晶體管，其中，所述第一互聯(lián)層是源極互聯(lián)層，并且所 述第二互聯(lián)層是柵極互聯(lián)層。
全文摘要
一種場效應(yīng)晶體管(FET)包括延伸進入半導體區(qū)域的多個溝槽。每個溝槽包括柵極電極和屏蔽電極，其間含有極間電介質(zhì)，其中，屏蔽電極和柵極電極電連接在一起。
文檔編號H01L21/336GK101908562SQ201010225160
公開日2010年12月8日 申請日期2007年5月21日 優(yōu)先權(quán)日2006年6月19日
發(fā)明者保爾·托魯普, 克里斯多佛·博古斯洛·科庫, 內(nèi)森·克拉夫特 申請人:飛兆半導體公司