專利名稱：凹陷溝道型pnpn場效應(yīng)晶體管的集成電路及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明屬于集成電路技術(shù)領(lǐng)域，具體涉及一種凹陷溝道型PNPN場效應(yīng)晶體管的 集成電路及其制造方法，適于30納米技術(shù)節(jié)點以下制造技術(shù)。
背景技術(shù)：
如今的集成電路器件技術(shù)節(jié)點已經(jīng)處于50納米左右，金屬_氧化物_硅場效應(yīng)晶 體管(M0SFET)的尺寸不斷變小，單位陣列上的晶體管密度也越來越高，隨之而來的短溝道 效應(yīng)也愈加明顯，它使得晶體管的漏電流上升、閾值電壓降低，增加了集成芯片的功耗。當(dāng) 溝道長度下降到30納米以下時，有必要使用新型的器件以獲得較小的漏電流，從而降低芯 片功耗。柵控PNPN晶體管是一種漏電流非常小的晶體管，可以大大降低芯片的功耗。圖1 顯示了一種凹陷溝道型柵控PNPN晶體管的基本結(jié)構(gòu)，它是沿該器件溝道長度方向的截面 圖。如圖1所示，該柵控PNPN晶體管100包括一個半導(dǎo)體襯底101，源區(qū)102、耗盡區(qū)103、 漏區(qū)104形成半導(dǎo)體襯底101之上。柵氧化層105和柵極106構(gòu)成了柵控PNPN晶體管的 柵區(qū)，所示107a、107b為柵極側(cè)墻。耗盡區(qū)103是完全耗盡的一小塊區(qū)域，用于增加橫向的 導(dǎo)電區(qū)域，增強載流子的隧穿能力。柵控PNPN晶體管中的源區(qū)102、耗盡區(qū)103、襯底區(qū)104 和漏區(qū)105可以構(gòu)成一個p-n-p-n結(jié)或者n-p-n-p結(jié)，這種結(jié)構(gòu)降低了器件的漏電流，從而 降低了集成芯片的功耗。盡管柵控PNPN晶體管的漏電流要低于傳統(tǒng)的M0S晶體管，可以大大降低芯片功 耗。但是，隨著柵控PNPN場效應(yīng)晶體管縮小到20納米以下，其漏電流也在隨器件的縮小而 上升。普通柵控PNPN場效應(yīng)晶體管的驅(qū)動電流較M0SFET低2_3個數(shù)量級，因此需要提高 其驅(qū)動電流，以提高集成柵控PNPN場效應(yīng)晶體管的芯片的性能。

發(fā)明內(nèi)容
本發(fā)明的目的在于提出一種半導(dǎo)體集成電路，使半導(dǎo)體器件在抑制漏電流增加的 同時，也可以提高驅(qū)動電流。本發(fā)明提出半導(dǎo)體集成電路，它包括至少一個半導(dǎo)體襯底，在所述半導(dǎo)體襯底上 形成的一個柵控PNPN晶體管和一個M0S晶體管。所述半導(dǎo)體襯底為單晶硅、多晶硅或者為 絕緣體上的硅(S0I)。進(jìn)一步地，對于所述的柵控PNPN晶體管，包括 在所述半導(dǎo)體襯底內(nèi)形成的凹陷溝道區(qū)域；
位于所述半導(dǎo)體襯底內(nèi)凹陷溝道區(qū)域的一側(cè)的漏區(qū)； 位于所述半導(dǎo)體襯底內(nèi)凹陷溝道區(qū)域的非漏區(qū)側(cè)的源區(qū)； 位于所述源區(qū)之下的耗盡區(qū)；
在所述凹陷溝道區(qū)域之上形成的覆蓋整個凹陷溝道區(qū)域的柵區(qū)。所述的柵區(qū)包括至少一個導(dǎo)電層和一個將所述導(dǎo)電層與所述半導(dǎo)體襯底隔離的絕緣層。所述導(dǎo)電層為TiN、TaN、RU02、RU、WSi等金屬柵材料或者為摻雜的多晶硅；所述絕 緣層為SiO2、高k材料或者為它們之間的混合層。更進(jìn)一步地，對于所述的MOS晶體管，包括 在所述半導(dǎo)體襯底內(nèi)形成的源區(qū)和漏區(qū)；
在所述半導(dǎo)體襯底內(nèi)形成的介于所述源區(qū)和漏區(qū)之間的凹陷溝道區(qū)域； 在所述凹陷溝道區(qū)域之上形成的覆蓋整個凹陷溝道區(qū)域的柵區(qū)。所述的柵區(qū)包括至少一個導(dǎo)電層和一個將所述導(dǎo)電層與所述半導(dǎo)體襯底隔離的 絕緣層，所述導(dǎo)電層為TiN、TaN, RuO2, Ru、WSi等金屬柵材料或者為摻雜的多晶硅，所述絕 緣層為SiO2、高k材料或者為它們之間的混合層。 柵控PNPN晶體管和MOS晶體管均使用了凹陷型溝道結(jié)構(gòu)，使得半導(dǎo)體集成電路在 提高驅(qū)動電流的同時減小了漏電流，也就是降低芯片功耗的同時提高了芯片的性能。本發(fā) 明所提出的半導(dǎo)體集成電路特別適用于低功耗的集成電路芯片的制造。同時，本發(fā)明還提出了上述半導(dǎo)體集成電路的制造方法，包括如下步驟 提供一個具有第一種摻雜類型的半導(dǎo)體襯底；
進(jìn)行離子注入，在所述半導(dǎo)體襯底內(nèi)形成第一種摻雜類型的區(qū)域；
在所述半導(dǎo)體襯底上形成第一層絕緣掩膜；
淀積形成第一層光刻膠；
掩膜、曝光、刻蝕形成開口結(jié)構(gòu)；
剝除剩余的第一層光刻膠；
淀積第二層絕緣薄膜；
刻蝕所述第二層絕緣薄膜，在所述開口內(nèi)形成側(cè)墻； 在所述半導(dǎo)體襯底內(nèi)形成第二種摻雜類型的區(qū)域； 剝除剩余的第二層、第一層絕緣薄膜； 淀積第二層光刻膠；
掩膜、曝光、刻蝕形成柵控PNPN晶體管和MOS晶體管的凹陷溝道區(qū)域； 剝除剩余的第二層光刻膠； 依次形成第三層絕緣薄膜和第一層導(dǎo)電薄膜； 淀積第三層光刻膠；
掩膜、曝光、刻蝕形成柵控PNPN晶體管和MOS晶體管的柵極； 剝除剩余的第三層光刻膠；
淀積第四層絕緣薄膜，并刻蝕所述第四層絕緣薄膜形成柵控PNPN晶體管和MOS晶體管 的柵極側(cè)墻；
刻蝕所述第三層絕緣薄膜，暴露出第一種、第二種摻雜類型的區(qū)域； 淀積第五層絕緣薄膜 淀積第四層光刻膠； 掩膜、曝光、刻蝕形成接觸孔； 剝除剩余的第四層光刻膠；
淀積第二層導(dǎo)電薄薄，并刻蝕所述第二層導(dǎo)電薄膜形成電極。進(jìn)一步地，所述的半導(dǎo)體襯底為單晶硅、多晶硅或者為絕緣體上的硅(S0I)。所述的第一層、第二層、第四層、第五層絕緣薄膜為Si02、Si3N4或者為它們之間的混合物。所述 第三層絕緣薄膜為Si02、高k材料或者為它們之間的混合層。所述第一層導(dǎo)電薄膜為TiN、 TaN、Ru02、Ru、WSi等金屬柵材料或者為摻雜的多晶硅。所述第二層導(dǎo)電薄膜為Cu、Al、TiN、 Ti、Ta、TaN或者為其它金屬導(dǎo)電材料。更進(jìn)一步地，所述的第一種摻雜類型為p型；第二種摻雜類型為n型；或者，所述 的第一種摻雜類型為n型；第二種摻雜類型為p型。本發(fā)明提出的半導(dǎo)體器件，在抑制漏電流增加的同時，也可以提高驅(qū)動電流。


圖1為現(xiàn)有技術(shù)的凹陷溝道型柵控PNPN晶體管的截面圖。圖2a為本發(fā)明提供的半導(dǎo)體集成電路的的一個實施例的截面圖。圖2b為圖2a所示半導(dǎo)體集成電路工作時的等效電路圖。圖3a至圖3g為本發(fā)明提供的制造如圖2a所示半導(dǎo)體集成電路的的一個實施例 工藝流程圖。
具體實施例方式下面將參照附圖對本發(fā)明的一個示例性實施例作詳細(xì)說明。在圖中，為了方便說 明，放大了層和區(qū)域的厚度，所示大小并不代表實際尺寸。參考圖是本發(fā)明的理想化實施例 的示意圖，本發(fā)明所示的實施例不應(yīng)該被認(rèn)為僅限于圖中所示區(qū)域的特定形狀，而是包括 所得到的形狀，比如制造引起的偏差。同時在下面的描述中，所使用的術(shù)語襯底可以理解為 包括正在工藝加工中的半導(dǎo)體襯底，可能包括在其上所制備的其它薄膜層。圖2a是本發(fā)明所公開的半導(dǎo)體集成電路的一個實施例，它是沿該器件溝道長度 方向的截面圖。如圖2a所示，該半導(dǎo)體集成電路包括一個半導(dǎo)體襯底、以及在所述半導(dǎo)體 襯底上形成的一個N型柵控PNPN晶體管和一個P型M0S晶體管。半導(dǎo)體襯底中，所示200a 為輕摻雜P型雜質(zhì)的硅層，所示200b為含輕摻雜p型或n型雜質(zhì)的硅層，或為絕緣氧化層。 所述柵控PNPN晶體管包括p型源區(qū)201、n型耗盡區(qū)202、n型漏區(qū)203、覆蓋在凹陷溝道區(qū) 域內(nèi)的柵介質(zhì)層204和柵電極205。所述P型M0S晶體管包括p型漏區(qū)206、p型源區(qū)207、 覆蓋在凹陷溝道區(qū)域內(nèi)的柵介質(zhì)層208和柵電極209。所示210a和210b分別為所述N型 柵控PNPN晶體管和P型M0S晶體管的柵極側(cè)墻。絕緣層211是該器件的鈍化層，它們將所 述器件與其它器件隔開，并對保護(hù)所述器件不受外界環(huán)境的影響。導(dǎo)體212、213、214、215、 216是金屬材料，作為該器件的電極。圖2b為圖2a所示半導(dǎo)體集成電路工作時的等效電路圖，它是以電極213、215作 為輸入端Vin，以電極214作為輸出端Vout，以電極212接低電位(接地)Vgnd，以電極216 接正高電位Vdd。當(dāng)輸入Vin為高電位時，N型柵控PNPN晶體管導(dǎo)通，P型M0S晶體管截止， 此時輸出Vout接近為低電位Vgnd (邏輯為0)；當(dāng)輸入Vin為低電位時，N型柵控PNPN晶 體管截止，P型M0S晶體管導(dǎo)通，輸出Vout接近為高電位Vdd (邏輯為1)。本發(fā)明所公開的半導(dǎo)體集成電路可以通過很多方法制造，以下所述的是本發(fā)明所 公開的如圖2a所示半導(dǎo)體集成電路的制造方法的一個實例。盡管這些圖并不是完全準(zhǔn)確的反映本器件實際的尺寸，它們還是完整的反映了區(qū)域和各個部分之間的相互位置，特別是組成部分之間的上下和相鄰關(guān)系。首先，在提供的半導(dǎo)體襯底上，通過離子注入形成ρ型摻雜區(qū)301，如圖3a所示，所 示300a為輕摻雜ρ型雜質(zhì)的硅層，所示300b為含輕摻雜ρ型或η型雜質(zhì)的硅層，或為絕緣
氧化層。接下來，氧化形成一層氧化硅薄膜302，并淀積一層光刻膠303，然后掩膜、曝光、 刻蝕形成開口 304，如圖3b所示。接下來，剝除光刻膠303，接著淀積一層氮化硅薄膜305，并刻蝕氮化硅薄膜305形 成側(cè)墻，然后通過擴散工藝形成η型摻雜區(qū)306，如圖3c所示。接下來，剝除剩余的氮化硅薄膜305和氧化層302，接著淀積一層光刻膠307，然后 掩膜、曝光、刻蝕暴露出硅襯底，然后利用各項同性和各項異性刻蝕相結(jié)合的方法，對硅襯 底刻蝕形成器件的凹陷溝道區(qū)域308a、308b，并用稀釋的氫氟酸清洗凹陷溝道區(qū)域308a、 308b的表面，如圖3d所示。接下來，剝除光刻膠307，接著采用原子層淀積的方法淀積一層薄的絕緣薄膜 309，然后淀積一層導(dǎo)電薄膜310和一層光刻膠，然后掩膜、曝光、刻蝕形成器件的柵極結(jié) 構(gòu)，剝除光刻膠后的結(jié)構(gòu)如圖3e所示。絕緣薄膜309可以為SiO2、高k材料中的一層或兩 層，導(dǎo)電薄膜310為TiN、TaN, RuO2, Ru、WSi等金屬柵材料或者為摻雜的多晶硅。接下來，淀積一層氮化硅薄膜311，并刻蝕氮化硅薄膜311形成側(cè)墻結(jié)構(gòu)，然后刻 蝕絕緣薄膜309，暴露出ρ型摻雜區(qū)301和η型摻雜區(qū)306，如圖3f所示。最后，淀積一層絕緣薄膜312和一層光刻膠，絕緣薄膜312可以為氧化硅或為氮化 硅，然后掩膜、曝光、刻蝕形成接觸孔。剝除光刻膠后，再淀積一層金屬，可以為鋁或為鎢。然 后刻蝕形成電極313、314、315、316和317，最終形成的結(jié)構(gòu)如圖3g所示。如上所述，在不偏離本發(fā)明精神和范圍的情況下，還可以構(gòu)成許多有很大差別的 實施例。應(yīng)當(dāng)理解，除了如所附的權(quán)利要求所限定的，本發(fā)明不限于在說明書中所述的具體 實例。
權(quán)利要求
一種半導(dǎo)體集成電路，其特征在于，所述半導(dǎo)體集成電路包括至少一個半導(dǎo)體襯底、在所述半導(dǎo)體襯底上形成的一個柵控PNPN晶體管和一個MOS晶體管。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其特征在于，所述半導(dǎo)體襯底為單晶硅、多 晶硅或者為絕緣體上的硅。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其特征在于，所述的柵控PNPN晶體管包括在所述半導(dǎo)體襯底內(nèi)形成的凹陷溝道區(qū)域； 位于所述半導(dǎo)體襯底內(nèi)凹陷溝道區(qū)域的一側(cè)的漏區(qū)； 位于所述半導(dǎo)體襯底內(nèi)凹陷溝道區(qū)域的非漏區(qū)側(cè)的源區(qū)； 位于所述源區(qū)之下的耗盡區(qū)；在所述凹陷溝道區(qū)域之上形成的覆蓋整個凹陷溝道區(qū)域的柵區(qū)。
4.根據(jù)權(quán)利要求3所述的半導(dǎo)體集成電路，其特征在于，所述的柵區(qū)包括至少一個導(dǎo) 電層和一個將所述導(dǎo)電層與所述半導(dǎo)體襯底隔離的絕緣層。
5.根據(jù)權(quán)利要求4所述的半導(dǎo)體集成電路，其特征在于，所述的導(dǎo)電層為TiN、TaN, RuO2, Ru或WSi金屬柵材料，或者為摻雜的多晶硅。
6.根據(jù)權(quán)利要求4所述的半導(dǎo)體集成電路，其特征在于，所述的絕緣層為SiO2、高k材 料或者為它們之間的混合層。
7.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其特征在于，所述的MOS晶體管包括 在所述半導(dǎo)體襯底內(nèi)形成的源區(qū)和漏區(qū)；在所述半導(dǎo)體襯底內(nèi)形成的介于所述源區(qū)和漏區(qū)之間的凹陷溝道區(qū)域； 在所述凹陷溝道區(qū)域之上形成的覆蓋整個凹陷溝道區(qū)域的柵區(qū)。
8.根據(jù)權(quán)利要求7所述的半導(dǎo)體集成電路，其特征在于，所述的柵區(qū)包括至少一個導(dǎo) 電層和一個將所述導(dǎo)電層與所述半導(dǎo)體襯底隔離的絕緣層。
9.根據(jù)權(quán)利要求8所述的半導(dǎo)體集成電路，其特征在于，所述的導(dǎo)電層為TiN、TaN, RuO2, Ru或WSi金屬柵材料，或者為摻雜的多晶硅。
10.根據(jù)權(quán)利要求8所述的半導(dǎo)體集成電路，其特征在于，所述的絕緣層為SiO2、高k材 料或者為它們之間的混合層。
11.一種如權(quán)利要求1所述的半導(dǎo)體集成電路的制造方法，其特征在于具體步驟包括 提供一個具有第一種摻雜類型的半導(dǎo)體襯底；進(jìn)行離子注入，在所述半導(dǎo)體襯底內(nèi)形成第一種摻雜類型的區(qū)域； 在所述半導(dǎo)體襯底上形成第一層絕緣掩膜； 刻蝕所述第一層絕緣薄膜和第一種摻雜類型的區(qū)域形成開口； 淀積第二層絕緣薄膜；刻蝕所述第二層絕緣薄膜，在所述開口內(nèi)形成側(cè)墻；在所述半導(dǎo)體襯底內(nèi)形成第二種摻雜類型的區(qū)域；剝除剩余的第二層絕緣薄膜和第一層絕緣薄膜；刻蝕半導(dǎo)體襯底形成柵控PNPN晶體管和MOS晶體管的凹陷溝道區(qū)域；依次形成第三層絕緣薄膜和第一層導(dǎo)電薄膜；刻蝕所述第一層導(dǎo)電薄膜形成柵控PNPN晶體管和MOS晶體管的柵極；淀積第四層絕緣薄膜，并刻蝕所述第四層絕緣薄膜形成柵控PNPN晶體管和MOS晶體管 的柵極側(cè)墻；刻蝕所述第三層絕緣薄膜，暴露出第一種、第二種摻雜類型的區(qū)域；淀積第五層絕緣薄膜，并刻蝕所述第五層絕緣薄膜形成接觸孔；淀積第二層導(dǎo)電薄薄，并刻蝕所述第二層導(dǎo)電薄膜形成電極。
12.根據(jù)權(quán)利要求11所述的制造方法，其特征在于，所述的半導(dǎo)體襯底為單晶硅、多晶 硅或者為絕緣體上的硅。
13.根據(jù)權(quán)利要求11所述的制造方法，其特征在于，所述的第一種摻雜類型為ρ型；第 二種摻雜類型為η型；或者，所述的第一種摻雜類型為η型；第二種摻雜類型為P型。
14.根據(jù)權(quán)利要求11所述的制造方法，其特征在于，所述的第一層、第二層、第四層、第 五層絕緣薄膜為Si02、Si3N4或者為它們之間的混合物。
15.根據(jù)權(quán)利要求11所述的制造方法，其特征在于，所述第三層絕緣薄膜為SiO2、高k 材料或者為它們之間的混合層。
16.根據(jù)權(quán)利要求11所述的制造方法，其特征在于，所述第一層導(dǎo)電薄膜為TiN、TaN, RuO2, Ru或WSi金屬柵材料，或者為摻雜的多晶硅。
17.根據(jù)權(quán)利要求11所述的制造方法，其特征在于，所述第二層導(dǎo)電薄膜為Cu、Al、 TiN, Ti, Ta ^ TaN0全文摘要
本發(fā)明屬于集成電路技術(shù)領(lǐng)域，具體公開了一種半導(dǎo)體集成電路。該半導(dǎo)體集成電路包括一個柵控PNPN晶體管和一個MOS晶體管。所述集成電路中的柵控PNPN晶體管和MOS晶體管均采用凹陷型溝道結(jié)構(gòu)，可在提高驅(qū)動電流的同時抑制漏電流的增加，即在降低芯片功耗的同時提高了芯片的性能。本發(fā)明還公開了所述半導(dǎo)體集成電路的制造方法。本發(fā)明所提出的半導(dǎo)體集成電路，特別適用于低功耗集成電路芯片的制造。
文檔編號H01L21/8234GK101894840SQ201010221408
公開日2010年11月24日 申請日期2010年7月8日 優(yōu)先權(quán)日2010年7月8日
發(fā)明者劉昕彥, 張衛(wèi), 王鵬飛, 臧松干 申請人:復(fù)旦大學(xué)