專利名稱：抑制浮體效應(yīng)的soi mos器件結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種MOS(Metal Oxide Semiconductor)結(jié)構(gòu)的制作方法，尤其是一種 通過硅化物工藝有效抑制SOI浮體效應(yīng)的MOS器件結(jié)構(gòu)的制作方法，屬于半導(dǎo)體制造技術(shù) 領(lǐng)域。
背景技術(shù)：
SOI (Silicon On Insulator)是指絕緣體上硅技術(shù)。在SOI技術(shù)中，器件僅制造于 表層很薄的硅膜中，器件與襯底之間由一層隱埋氧化層隔開，正是這種結(jié)構(gòu)使得SOI技術(shù) 具有了體硅無法比擬的優(yōu)點。寄生電容小，使得SOI器件擁有高速度和低功耗。SOI CMOS 器件的全介質(zhì)隔離徹底消除了體硅CMOS器件的寄生閂鎖效應(yīng)，SOI全介質(zhì)隔離使得SOI技 術(shù)集成密度高以及抗輻照特性好。SOI技術(shù)廣泛應(yīng)用于射頻、高壓、抗輻照等領(lǐng)域。隨著器 件尺寸的不斷縮小，SOI技術(shù)極有可能替代體硅成為Si技術(shù)的首選。SOI MOS根據(jù)有源體區(qū)是否耗盡分為部分耗盡SOI MOS(PDSOI)和全耗盡SOI MOS (FDSOI)。一般來說全耗盡SOI MOS頂層硅膜會比較薄，薄膜SOI硅片成本高，另一方面 全耗盡SOI MOS閾值電壓不易控制。因此目前普遍采用的還是部分耗盡SOI MOS0部分耗盡SOI MOS的有源體區(qū)并未完全耗盡，使得體區(qū)處于懸空狀態(tài)，碰撞電離產(chǎn) 生的電荷無法迅速移走，這會導(dǎo)致SOI MOS特有的浮體效應(yīng)。對于SOI NMOS溝道電子在漏 端碰撞電離產(chǎn)生的電子-空穴對，空穴流向體區(qū)，SOI MOS浮體效應(yīng)導(dǎo)致空穴在體區(qū)積累， 從而抬高體區(qū)電勢，使得SOI NMOS的閾值電壓降低繼而漏電流增加，導(dǎo)致器件的輸出特性 曲線IdVd有翹曲現(xiàn)象，這一現(xiàn)象稱為Ki nk效應(yīng)。Kink效應(yīng)對器件和電路性能以及可靠性 產(chǎn)生諸多不利的影響，在器件設(shè)計時應(yīng)盡量抑制。對SOI PM0S，由于空穴的電離率比較低， 碰撞電離產(chǎn)生的電子_空穴對遠低于SOI匪0S，因此SOI PMOS中的Kink效應(yīng)不明顯。為了解決部分耗盡SOI NM0S，通常采用體接觸(body contact)的方法將“體”接 固定電位(源端或地)，如圖Ia-Ib所示，為傳統(tǒng)T型柵結(jié)構(gòu)體接觸，在T型柵的一端形成的 P+注入?yún)^(qū)與柵下面的P型體區(qū)相連，MOS器件工作時，體區(qū)積累的載流子通過P+通道泄放， 達到降低體區(qū)電勢的目的，負面作用是造成工藝流程復(fù)雜化，寄生效應(yīng)增加，降低了部分電 學(xué)性能并且增大了器件面積。鑒于此，本發(fā)明為了抑制SOI MOS器件中的浮體效應(yīng)，提出一種新型的MOS結(jié)構(gòu)， 該新型結(jié)構(gòu)可以通過硅化物工藝得以實現(xiàn)，工藝簡單易行。

發(fā)明內(nèi)容
本發(fā)明要解決的技術(shù)問題在于提供一種抑制SOI浮體效應(yīng)的MOS器件結(jié)構(gòu)的制作 方法，通過硅化物工藝有效SOI浮體效應(yīng)。為了解決上述技術(shù)問題，本發(fā)明采用如下技術(shù)方案一種抑制SOI浮體效應(yīng)的MOS器件結(jié)構(gòu)的制作方法，包括以下步驟步驟一、在具有絕緣埋層的Si材料上制作淺溝槽隔離結(jié)構(gòu)，隔離出有源區(qū)，并在有源區(qū)上制作柵區(qū)；步驟二、進行高劑量的源區(qū)輕摻雜和漏區(qū)輕摻雜，形成高濃度的輕摻雜N型源區(qū) 和輕摻雜N型漏區(qū)，所述高劑量的源區(qū)輕摻雜和漏區(qū)輕摻雜注入劑量達到lel5/cm2的量 級，所述高濃度的輕摻雜N型源區(qū)和輕摻雜N型漏區(qū)的濃度達到lel9/cm3的量級；步驟三、在柵區(qū)周圍制作側(cè)墻隔離結(jié)構(gòu)，所述側(cè)墻隔離結(jié)構(gòu)將輕摻雜N型源區(qū)和 輕摻雜N型漏區(qū)的部分表面覆蓋，然后通過離子注入的方法，從未被覆蓋的輕摻雜N型源區(qū) 和輕摻雜N型漏區(qū)表面向下注入離子，在輕摻雜N型源區(qū)下方形成重摻雜的P型區(qū)域；步驟四、進行一次源區(qū)和漏區(qū)離子注入，形成N型Si材料源區(qū)和N型漏區(qū)，在所述 N型Si材料源區(qū)和N型漏區(qū)之間形成體區(qū)，在N型Si材料源區(qū)和絕緣埋層之間保留部分重 摻雜的P型區(qū)域成為重摻雜P型區(qū)；步驟五、在N型Si材料源區(qū)的部分表面形成一層金屬，然后通過熱處理使該金屬 與其下的Si材料反應(yīng)生成硅化物，并使該硅化物與所述重摻雜P型區(qū)接觸，而剩余的未與 該金屬反應(yīng)的Si材料成為N型Si區(qū)，生成的硅化物和N型Si區(qū)構(gòu)成N型源區(qū)，最終完成 MOS器件結(jié)構(gòu)。本發(fā)明公開的抑制SOI浮體效應(yīng)的MOS結(jié)構(gòu)的制作方法，其有益效果在于所制作 的結(jié)構(gòu)在源區(qū)下方存在重摻雜的P型區(qū)，源區(qū)硅化物穿通源端N區(qū)與下方的重摻雜P區(qū)形 成歐姆接觸，釋放SOI MOS器件在體區(qū)積累的空穴，從而抑制SOI MOS器件的浮體效應(yīng)。本 發(fā)明在有效抑制浮體效應(yīng)的同時，還具有不會增加芯片面積，制造工藝簡單與常規(guī)CMOS工 藝相兼容等優(yōu)點。


圖Ia為背景技術(shù)中采用體接觸方法抑制浮體效應(yīng)的MOS結(jié)構(gòu)俯視示意圖；圖Ib為背景技術(shù)中采用體接觸方法抑制浮體效應(yīng)的MOS結(jié)構(gòu)剖面示意圖；圖2a_2e為利用本發(fā)明方法制備MOS器件結(jié)構(gòu)的工藝流程示意圖。
具體實施例方式下面結(jié)合附圖進一步說明本發(fā)明，為了示出的方便附圖并未按照比例繪制。如圖2e所示，一種抑制SOI浮體效應(yīng)的MOS器件結(jié)構(gòu)，包括襯底10、位于襯底10 之上的絕緣埋層20、位于絕緣埋層20之上的有源區(qū)、位于所述有源區(qū)之上的柵區(qū)以及位于 所述有源區(qū)周圍的淺溝槽隔離(STI)結(jié)構(gòu)30。所述有源區(qū)包括體區(qū)70、N型源區(qū)、N型漏區(qū)40、重摻雜P型區(qū)60 ；所述N型源區(qū) 由硅化物51和與之相連的N型Si區(qū)52兩部分組成；所述N型源區(qū)和N型漏區(qū)40分別位 于體區(qū)70兩端；重摻雜P型區(qū)60位于所述N型源區(qū)的硅化物51與絕緣埋層20之間，并分 別與硅化物51、體區(qū)70、絕緣埋層20以及淺溝槽隔離結(jié)構(gòu)30相接觸；N型Si區(qū)52與體區(qū) 70相接觸。其中，所述柵區(qū)包括柵介質(zhì)層81和位于所述柵介質(zhì)層81上的柵電極82。在所述 柵區(qū)周圍還設(shè)有絕緣側(cè)墻隔離結(jié)構(gòu)90。有源區(qū)主要采用Si材料。其中體區(qū)70可采用P型 的Si材料。N型漏區(qū)40采用N型的Si材料。絕緣埋層20可采用二氧化硅或氮化硅材料， 在本發(fā)明一具體例子中可采用二氧化硅，即為埋層氧化層(BOX)。硅化物51可以是任何導(dǎo)電的硅化物(例如硅化鈷，硅化鈦)，使其可以與下方的重摻雜P型區(qū)60形成歐姆接觸，用 于釋放SOI MOS器件在體區(qū)積累的空穴，從而抑制SOI MOS器件的浮體效應(yīng)。由于浮體效 應(yīng)導(dǎo)致的Kink效應(yīng)在SOI PMOS中不明顯，因此本發(fā)明的方案主要是針對SOI NMOS器件。上述抑制SOI浮體效應(yīng)的MOS器件結(jié)構(gòu)的制作方法，如圖2a_2e所示，包括以下步 驟步驟一、如圖2a，在具有絕緣埋層20的Si材料(SOI)上制作淺溝槽隔離結(jié)構(gòu)30， 隔離出有源區(qū)700，并在有源區(qū)700上制作柵區(qū)，即在有源區(qū)700上依次制作柵介質(zhì)層81、 柵電極82，其中柵電極82可采用多晶硅材料。在制作柵區(qū)之前可以先對有源區(qū)進行P離子 注入用于調(diào)節(jié)閾值電壓。步驟二、如圖2b，進行高劑量的源區(qū)輕摻雜(LDS)和漏區(qū)輕摻雜(LDD)，在這一步 驟中，與傳統(tǒng)的LDD/LDS不同之處在于本發(fā)明實際的輕摻雜源漏N型注入劑量達到lel5/ cm2的量級，所以可以稱之為高摻雜源漏了，由此形成的輕摻雜N型源區(qū)500和輕摻雜N型 漏區(qū)400具有較高的摻雜濃度，它們實際的濃度達到lel9/cm3。然而為了與源漏注入?yún)^(qū)別， 這道工藝還是援引業(yè)界一直采用的名稱LDD/LDS。步驟三、采用氧化硅或氮化硅等材料在柵區(qū)周圍制作側(cè)墻隔離結(jié)構(gòu)(SpaCer)90， 將輕摻雜N型源區(qū)500和輕摻雜N型漏區(qū)400的部分表面覆蓋。通過離子注入的方法，從 未被覆蓋的輕摻雜N型源區(qū)和輕摻雜N型漏區(qū)表面向下注入離子，在輕摻雜N型源區(qū)500 下方形成重摻雜的P型區(qū)域600。如圖2c所示，在一具體實施例中，該步驟可以采用一道在 輕摻雜N型源區(qū)500的位置設(shè)有開口的掩膜版，經(jīng)由該掩膜版垂直地進行重摻雜P離子注 入，控制P離子注入至輕摻雜N型源區(qū)500下方，從而形成重摻雜的P型區(qū)域600。步驟四、如圖2d，由于在步驟二中采用了高劑量的LDD/LDS工藝，保證了溝道電流 依然從源端通過N型的LDS流出，另一方面保證低的源漏電阻，所以在這一步驟中僅需要進 行一次源區(qū)和漏區(qū)離子注入，形成N型Si材料源區(qū)50和N型漏區(qū)40，而不需要二次側(cè)墻工 藝來進行二次源漏注入。這樣在N型Si材料源區(qū)50和N型漏區(qū)40之間形成體區(qū)70，在N 型Si材料源區(qū)50和絕緣埋層20之間保留部分重摻雜的P型區(qū)域600成為重摻雜P型區(qū) 60。步驟五、在N型Si材料源區(qū)50的部分表面形成一層金屬，例如Co、Ti，然后通過 熱處理使該金屬與其下的Si材料反應(yīng)生成硅化物51并使該硅化物51與所述重摻雜P型 區(qū)60接觸，而剩余的未與該金屬反應(yīng)的Si材料成為N型Si區(qū)52。熱處理可采用爐管退火 工藝，溫度為700-900°C，優(yōu)選800°C，退火時間為50-70秒，優(yōu)選1分鐘。Co與Si反應(yīng)生成 的硅化物51為硅化鈷，Ti與Si反應(yīng)生成硅化鈦。生成的硅化物51和N型Si區(qū)52構(gòu)成N 型源區(qū)，最終完成如圖2e所示的MOS器件結(jié)構(gòu)。本發(fā)明中涉及的其他技術(shù)屬于本領(lǐng)域技術(shù)人員熟悉的范疇，在此不再贅述。上述 實施例僅用以說明而非限制本發(fā)明的技術(shù)方案。任何不脫離本發(fā)明精神和范圍的技術(shù)方案 均應(yīng)涵蓋在本發(fā)明的專利申請范圍當(dāng)中。
權(quán)利要求
一種抑制SOI浮體效應(yīng)的MOS器件結(jié)構(gòu)的制作方法，其特征在于，包括以下步驟步驟一、在具有絕緣埋層的Si材料上制作淺溝槽隔離結(jié)構(gòu)，隔離出有源區(qū)，并在有源區(qū)上制作柵區(qū)；步驟二、進行高劑量的源區(qū)輕摻雜和漏區(qū)輕摻雜，形成高濃度的輕摻雜N型源區(qū)和輕摻雜N型漏區(qū)，所述高劑量的源區(qū)輕摻雜和漏區(qū)輕摻雜的注入劑量達到1e15/cm2的量級，所述高濃度的輕摻雜N型源區(qū)和輕摻雜N型漏區(qū)的濃度達到1e19/cm3的量級；步驟三、在柵區(qū)周圍制作側(cè)墻隔離結(jié)構(gòu)，所述側(cè)墻隔離結(jié)構(gòu)將輕摻雜N型源區(qū)和輕摻雜N型漏區(qū)的部分表面覆蓋，然后通過離子注入的方法，從未被覆蓋的輕摻雜N型源區(qū)和輕摻雜N型漏區(qū)表面向下注入離子，在輕摻雜N型源區(qū)下方形成重摻雜的P型區(qū)域；步驟四、進行一次源區(qū)和漏區(qū)離子注入，形成N型Si材料源區(qū)和N型漏區(qū)，在所述N型Si材料源區(qū)和N型漏區(qū)之間形成體區(qū)，在N型Si材料源區(qū)和絕緣埋層之間保留部分重摻雜的P型區(qū)域成為重摻雜P型區(qū)；步驟五、在N型Si材料源區(qū)的部分表面形成一層金屬，然后通過熱處理使該金屬與其下的Si材料反應(yīng)生成硅化物，并使該硅化物與所述重摻雜P型區(qū)接觸，而剩余的未與該金屬反應(yīng)的Si材料成為N型Si區(qū)，生成的硅化物和N型Si區(qū)構(gòu)成N型源區(qū)，最終完成MOS器件結(jié)構(gòu)。
2.根據(jù)權(quán)利要求1所述抑制SOI浮體效應(yīng)的MOS器件結(jié)構(gòu)的制作方法，其特征在于 步驟一中，在制作所述柵區(qū)之前可以先對有源區(qū)進行P離子注入。
3.根據(jù)權(quán)利要求1所述抑制SOI浮體效應(yīng)的MOS器件結(jié)構(gòu)的制作方法，其特征在于 步驟三采用一道在所述輕摻雜N型源區(qū)的位置設(shè)有開口，且該開口與側(cè)墻隔離結(jié)構(gòu)邊緣對 齊的掩膜版，經(jīng)由該掩膜版垂直地進行重摻雜P離子注入，控制P離子注入至所述輕摻雜N 型源區(qū)下方，從而形成所述重摻雜的P型區(qū)域。
4.根據(jù)權(quán)利要求1所述抑制SOI浮體效應(yīng)的MOS器件結(jié)構(gòu)的制作方法，其特征在于 步驟五，所述金屬選自Co、Ti中的一種。
5.根據(jù)權(quán)利要求1所述抑制SOI浮體效應(yīng)的MOS器件結(jié)構(gòu)的制作方法，其特征在于 步驟五中，所述的熱處理采用爐管退火工藝。
6.根據(jù)權(quán)利要求1或5所述抑制SOI浮體效應(yīng)的MOS器件結(jié)構(gòu)的制作方法，其特征在 于步驟五中，所述的熱處理的溫度為700-900°C，時間為50-70秒。
全文摘要
本發(fā)明公開了一種抑制SOI浮體效應(yīng)的MOS結(jié)構(gòu)的制作方法。本發(fā)明方法制作的SOI MOS結(jié)構(gòu)，其有源區(qū)包括體區(qū)、N型源區(qū)、N型漏區(qū)、重摻雜P型區(qū)；其N型源區(qū)由硅化物和與之相連的N型Si區(qū)兩部分組成；所述重摻雜P型區(qū)位于硅化物與絕緣埋層之間，并分別與硅化物、體區(qū)、絕緣埋層及淺溝槽隔離結(jié)構(gòu)相接觸。制作時先通過離子注入的方法形成重摻雜P型區(qū)，再在源區(qū)的部分表面形成一層金屬，通過熱處理使金屬與其下的Si材料反應(yīng)生成硅化物。本發(fā)明通過硅化物與下方的重摻雜P區(qū)形成歐姆接觸，釋放SOI MOS器件在體區(qū)積累的空穴，從而抑制SOI MOS器件的浮體效應(yīng)，并具有不增加芯片面積，制造工藝簡單與常規(guī)CMOS工藝相兼容等優(yōu)點。
文檔編號H01L29/78GK101916726SQ201010220198
公開日2010年12月15日 申請日期2010年7月6日 優(yōu)先權(quán)日2010年7月6日
發(fā)明者伍青青, 王曦, 羅杰馨, 肖德元, 陳靜 申請人:中國科學(xué)院上海微系統(tǒng)與信息技術(shù)研究所