專利名稱：Vdmos器件及其制作方法
技術領域：
本發(fā)明涉及功率器件，特別涉及利用選擇性外延工藝制作VDMOS器件的方法及 VDMOS器件的結構。
背景技術：
垂直雙擴散金屬氧化物半導體場效應管(VDMOS)作為功率器件的一種，由于其具有高輸入阻抗和低導通壓降的優(yōu)點而被廣泛應用?，F(xiàn)有技術VDMOS器件的制作方法如申請?zhí)枮?00810057881. 5的中國專利申請中公開的，具體參考圖1至圖4所示。如圖1所示， 首先，提供N型半導體襯底100，在所述N型半導體襯底100上形成N型外延層101 ；然后， 在所述N型外延層101上方依次形成柵氧化層111和位于所述柵氧化層111上方的多晶硅柵層108 ；接著，請參考圖2，對所述N型外延層101進行P阱注入，形成P阱107，所述P阱 107位于多晶柵層108的兩側；接著，對所述P阱107下方的N型外延層101進行離子注入， 形成P型阻擋層104 ；然后，參考圖3，進行重摻雜離子注入，在所述P阱107內形成N型重摻雜區(qū)106 ；最后，參考圖4，進行金屬化工藝，在多晶硅柵層108上方形成柵極金屬層109， 在N型重摻雜區(qū)106上方形成源極金屬層110，在半導體襯底100的背面形成漏極金屬層 112，所述背面是指半導體襯底100上器件生長面的相對面。所述柵極金屬層109與多晶硅柵層108共同構成柵極G，所述源極金屬層110和N型重摻雜區(qū)106共同構成了源極S，所述漏極金屬層112與半導體襯底100構成了漏極D?，F(xiàn)有技術形成的P型阻擋層的摻雜雜質的均勻性不好，增大了 VDMOS器件的導通壓降與溝道電阻。為了解決上述問題，現(xiàn)有技術在所述N型外延層101進行多次離子注入以及高溫退火步驟，在N型外延層101兩側形成P型阻擋層。但是多次離子注入和高溫退火步驟，工藝復雜，離子注入的均勻性不好控制，并且制造成本高。因此，需要一種VDMOS器件的制作方法，能夠形成均勻性較好的P型阻擋層，同時工藝簡單，容易控制，制造成本低。

發(fā)明內容
本發(fā)明解決的問題是提供了一種VDMOS器件的制作方法，能夠形成均勻性較好的 P型阻擋層，同時工藝簡單，容易控制，制造成本低。為解決上述問題，本發(fā)明提供了一種VDMOS器件的制作方法，包括提供半導體襯底，所述半導體襯底上形成有第一 N型外延層；在所述第一 N型外延層上方形成具有開口的硬掩膜層；沿所述開口刻蝕第一 N型外延層至露出半導體襯底，形成P型阻擋圖形；在所述P型阻擋圖形內形成P型阻擋層，與所述第一 N型外延層厚度相同；去除所述硬掩膜層；在所述第一 N型外延層和P型阻擋層上形成第二 N型外延層；
在所述第二 N型外延層上方形成柵極，在柵極兩側的第二 N型外延層內形成源極， 在與柵極和源極對應的半導體襯底背面形成漏極?？蛇x的，所述第一 N型外延層的材料為外延單晶硅，厚度范圍為5 20微米，電阻率范圍為30 60歐姆·厘米。可選的，所述P型阻擋層的材料為外延單晶硅，電阻率為10 20歐姆·厘米。可選的，所述第二 N型外延層的材料為外延單晶硅，厚度范圍為3 5微米，電阻率為30 60歐姆·厘米。可選的，所述P型阻擋層的形成方法為選擇性外延法?？蛇x的，所述硬掩膜層的材質選自氧化硅、氮化硅、低溫氧化物?？蛇x的，所述第二 N型外延層和第一 N型外延層的摻雜濃度和摻雜類型相同。相應的，本發(fā)明還提供一種VDMOS器件，包括半導體襯底，位于半導體襯底中的第一 N型外延層，還包括位于第一 N型外延層兩側的與第一 N型外延層厚度相同的P型阻擋層；位于所述第一 N型外延層和P型阻擋層上方的第二 N型外延層，位于所述第二 N型外延層上的柵極，位于柵極兩側的第二 N型外延層內的源極，位于柵極和源極對應的半導體襯底背面的漏極?？蛇x的，所述第一 N型外延層的材料為外延單晶硅，厚度范圍為5 20微米，電阻率范圍為30 60歐姆·厘米?？蛇x的，所述P型阻擋層的材料為外延單晶硅，電阻率為10 20歐姆·厘米。可選的，所述第二 N型外延層的材料為外延單晶硅，厚度范圍為3 5微米，電阻率為30 60歐姆·厘米。與現(xiàn)有技術相比，本發(fā)明具有以下優(yōu)點通過刻蝕N型外延層，并在N型外延層兩側形成與其相鄰的P型阻擋層，所述方法無需進行高能離子注入，并且不需要進行多次離子注入和高溫退火，一次形成均勻度較好的P型阻擋層，所述方法工藝簡單，容易控制，并且降低了 VDMOS器件的制作成本。


圖1至圖4是現(xiàn)有技術VDMOS器件的制作方法剖面結構示意圖；圖5是本發(fā)明的VDMOS器件制作方法流程示意圖；圖6至圖12是本發(fā)明的VDMOS器件制作方法剖面結構示意圖。
具體實施例方式為了減小VDMOS器件的導通壓降并且改善溝道電阻，現(xiàn)有技術提高第一 N型外延層的摻雜濃度，在第一 N型外延層兩側形成與第一 N型外延層厚度相同的P型阻擋層?，F(xiàn)有技術分為多個外延步驟形成第一 N型外延層，其中，每個外延步驟形成一個子外延層，其厚度為第一 N型外延層厚度的一部分。在形成一子外延層后，以一定的傾斜角度(例如是 45度)對該子外延層進行P型離子注入，在所述子外延層兩側形成子阻擋層，直至多個子外延層構成所述第一 N型外延層，所述子外延層兩側的子阻擋層構成P型阻擋層。通常為了保證注入的離子激活，現(xiàn)有技術在進行P型離子注入后還需要進行高溫退火步驟。由于現(xiàn)有技術需要多次離子注入以及高溫退火步驟，使VDMOS器件制作方法工藝較復雜，不易控制，并且VDMOS器件的制造成本較高。發(fā)明人經過研究發(fā)現(xiàn)，對第一 N型外延層進行刻蝕后，在其兩側直接形成與其厚度一致的P型阻擋層，然后在所述第一 N型外延層和P型阻擋層上方形成第二 N型外延層，在所述第二 N型外延層形成VDMOS器件。所述方法簡單，容易控制，形成的VDMOS器件的參數(shù)穩(wěn)定，降低了生產成本。請參考圖5，圖5是本發(fā)明VDMOS器件制作方法流程示意圖。所述方法包括步驟Si，提供半導體襯底，所述半導體襯底上形成有第一 N型外延層；步驟S2，在所述第一 N型外延層上方形成具有開口的硬掩膜層；步驟S3，沿所述開口刻蝕第一 N型外延層至露出半導體襯底，形成P型阻擋圖形；步驟S4,在所述P型阻擋圖形內形成P型阻擋層，與所述第一 N型外延層厚度相同；步驟S5，去除所述硬掩膜層；步驟S6，在所述第一 N型外延層和P型阻擋層上形成第二 N型外延層；步驟S7，在所述第二 N型外延層上方形成柵極，在柵極兩側的第二 N型外延層內形成源極，在與柵極和源極對應的半導體襯底背面形成漏極。下面將結合具體實施例對本發(fā)明的技術方案進行詳細說明。請參考圖6至圖12， 圖6至圖12是本發(fā)明的VDMOS器件制作方法剖面結構示意圖。首先，請參考圖6，提供半導體襯底200。作為一個實施例，所述半導體襯底200的導電類型為N型。在所述半導體襯底200上方形成第一 N型外延層201。所述第一 N型外延層201的材料為外延單晶硅，其電阻率范圍為30 60歐姆·厘米，厚度范圍為5 20 微米，摻雜雜質為AS，摻雜雜質濃度范圍為1E13 lE15cm_2。繼續(xù)參考圖6，在所述第一 N型外延層201上方沉積硬掩膜層202，所述硬掩膜層 202的材質選自氧化硅或氮化硅。作為本發(fā)明的一個實例，所述硬掩膜層202的材質選自氧化硅，其厚度范圍為300 500埃，形成方法可以是熱氧化方法和低溫氧化的方法。作為本發(fā)明的另一實施例，所述硬掩膜層202的材質可以為氮化硅，其厚度范圍為500 3500埃， 形成方法可以是低壓氣相沉積方法；當所述硬掩膜層202為氮化硅時，則硬掩膜層202和第一 N型外延層201之間還包括厚度為20 100埃的緩沖氧化層，用于緩沖硬掩膜層202與第一 N型外延層202之間的應力。接著，參考圖7，在所述硬掩膜層202上方形成光阻圖案203，所述光阻圖案203覆蓋部分硬掩膜層202，以所述光阻圖案203為掩膜，進行干法刻蝕工藝，去除未被所述光阻圖案203保護的硬掩膜層202，在所述硬掩膜層202內形成開口 d。需要說明的是，作為示意，在圖7中僅示出了兩個開口 d之間的硬掩膜層202。作為優(yōu)選的實施例，參考圖8，在所述硬掩膜層202內形成開口 d后，保留所述光阻圖案203，利用刻蝕所述硬掩膜層202的同一刻蝕機臺，沿所述開口 d進行刻蝕直至露出半導體襯底200，形成P型阻擋圖形215，這樣可以減小將產品暴露于空氣的時間，減少產品的顆粒污染。然后，參考圖9，進行濕法刻蝕工藝，去除光阻圖案203。然后，在所述P型阻擋圖形215內形成P型阻擋層204，與所述第一 N型外延層201厚度相同。所述P型阻擋層204的制作方法為選擇性外延工藝。所述P型阻擋層204的材料為外延單晶硅，電阻率為10 20歐姆·厘米。作為又一實施例，可以在所述硬掩膜層內形成開口后，進行濕法刻蝕工藝，去除所述光阻圖案。之后，沿所述開口進行干法刻蝕，直至露出半導體襯底，形成P型阻擋圖形。然后，在所述P型阻擋圖形內形成P型阻擋層。所述P型阻擋層的材料為外延單晶硅，電阻率為10 20歐姆·厘米。接著，參考圖10，進行刻蝕工藝，去除硬掩膜層202，露出剩余的第一 N型外延層 201 ；在所述剩余的第一 N型外延層201和所述P型阻擋層204上方形成第二 N型外延層 205。所述第二 N型外延層205的材質為外延單晶硅，其厚度范圍為3 5微米，電阻率范圍為10 20歐姆 厘米。所述第二 N型外延層205與第一 N型外延層201利用同一外延沉積參數(shù)形成，這樣保證第二 N型外延層205的電阻率和摻雜濃度、摻雜類型與第一 N型外延層201完全相同。如圖10所示，經過上述步驟，在第一 N型外延層201兩側形成了與其具有相反導電類型的P型阻擋層204，所述P型阻擋層204的厚度與第一 N型外延層201相同。所述P 型外延層204的電阻率需要根據(jù)現(xiàn)有技術的P型阻擋層的摻雜濃度和電阻率進行具體的設置。由于僅采用一個工藝步驟形成P型阻擋層，與現(xiàn)有技術采用多次外延工藝、多次離子注入以及高溫退火工藝相比，大大減少了工藝步驟，降低了工藝復雜程度，降低了 VDMOS器件的制造成本。然后，請參考圖11，在所述第二 N型外延層205上沉積氧化層，對所述氧化層進行刻蝕，形成柵介質層211。所述柵介質層211的寬度大于其下方的第二 N型外延層205的寬度。所述柵介質層211的厚度范圍為30 1000埃。在所述柵介質層211上沉積多晶硅， 對其進行刻蝕，形成多晶硅柵層208，所述多晶硅柵層208的厚度范圍為1000 4000埃。然后，繼續(xù)參考圖11，在所述柵介質層211和多晶硅柵208兩側的第二 N型外延層 205內進行P阱注入，形成P阱207。所述P阱207與P型阻擋層204、第一 N型外延層205 接觸，并且所述P阱207的寬度大于其下方的P型阻擋層204的寬度。作為一個實施例，所述P阱注入的元素為B、BF2，能量范圍為40 80KEV，劑量范圍為1E12 lE13cnT2。然后， 在所述P阱207內進行N型重摻雜離子注入，形成N型重摻雜區(qū)206。所述N型重摻雜離子注入的元素為P、As，能量范圍為50 130KEV，劑量范圍為1E15 2E16cnT2。接著，參考圖12，對所述器件進行金屬化工藝，在所述N型重摻雜區(qū)206上方形成源極金屬層210，在多晶硅柵層208上方形成柵極金屬層209 ；對所述半導體襯底200進行背面減薄以及背面金屬工藝，在多晶硅柵層208和N型重摻雜區(qū)206對應的半導體襯底200 背面形成漏極金屬層212。其中本發(fā)明所述背面是指半導體襯底200上器件生長面的相對面。所述多晶硅柵層208與柵極金屬層209構成了 VDMOS器件的柵極G，所述N型重摻雜區(qū) 206與源極金屬層210共同構成了 VDMOS器件的源極S，所述半導體襯底200與漏極金屬層 212共同構成了 VDMOS的漏極。相應的，本發(fā)明還提供一種VDMOS器件，請參考圖12，所述器件包括N型半導體襯底200 ；位于所述半導體襯底200上方的第一 N型外延層201，位于第一 N型外延層201兩側的與第一 N型外延層201厚度相同的P型阻擋層204 ；位于所述第一 N型外延層201和P 型阻擋層204上方的第二 N型外延層205，位于所述第二 N型外延層205上方的VDMOS的源極S,位于源極S兩側的第二 N型外延層205內的柵極G，位于所述柵極S和源極G下方的半導體襯底200背面的VDMOS的漏極D。其中本發(fā)明所述背面是指半導體襯底200上器件生長面的相對面。所述源極S由位于P型阻擋層204上方的P阱207、位于P阱207內的N型重摻雜區(qū)206和位于N型重摻雜區(qū)206上方的源極金屬210構成。所述柵極G由位于第二 N型外延層205上方的多晶硅柵層208、位于所述多晶硅柵層208上方的柵極金屬層209 構成。所述漏極D由所述半導體襯底200和位于半導體襯底200背面的漏極金屬層212構成。所述P阱207與所述第一 N型外延層201、P型阻擋層204接觸，并且P阱207的寬度大于所述P型阻擋層204的寬度。本實施例中，所述第一 N型外延層201的材料為外延單晶硅，厚度范圍為5 20微米，電阻率范圍為30 60歐姆·厘米。所述P型阻擋層204 的材料為外延單晶硅，電阻率為10 20歐姆·厘米。所述第二 N型外延層205的材料為外延單晶硅，厚度范圍為3 5微米，電阻率為30 60歐姆·厘米。需要說明的是，本發(fā)明提供的制作VDMOS器件的制作方法，還可以用于制作絕緣柵雙極型晶體管Qnsulated Gate Bipolar iTransistor，IGBT)。作為一個實施例，所述方法包括提供半導體襯底，所述半導體襯底上形成有第一 N型外延層；在所述第一 N型外延層上方形成具有開口的硬掩膜層；沿所述開口刻蝕第一 N型外延層至露出半導體襯底，形成P型阻擋圖形；在所述P型阻擋圖形內形成P型阻擋層，與所述第一 N型外延層厚度相同；去除所述硬掩膜層；在所述第一 N型外延層和P型阻擋層上形成第二 N型外延層；在所述第二 N型外延層上方形成柵極，在柵極兩側的第二 N型外延層內形成源極，在與柵極和源極對應的半導體襯底背面形成漏極。在制作所述漏極之前，需要對半導體襯底的背面進行 P型重摻雜離子注入。其中本發(fā)明所述背面是指半導體襯底上器件生長面的相對面。綜上，本發(fā)明提供了一種VDMOS器件及其制作方法，所述方法直接在第一 N型外延層兩側形成P型阻擋層，減少了 VDMOS器件的制作步驟，降低了 VDMOS器件的制作成本，所述方法還可以用于制作絕緣柵雙極型晶體管。本發(fā)明雖然已以較佳實施例公開如上，但其并不是用來限定本發(fā)明，任何本領域技術人員在不脫離本發(fā)明的精神和范圍內，都可以利用上述揭示的方法和技術內容對本發(fā)明技術方案做出可能的變動和修改，因此，凡是未脫離本發(fā)明技術方案的內容，依據(jù)本發(fā)明的技術實質對以上實施例所作的任何簡單修改、等同變化及修飾，均屬于本發(fā)明技術方案的保護范圍。
權利要求
1.一種VDMOS器件的制作方法，其特征在于，包括提供半導體襯底，所述半導體襯底上形成有第一 N型外延層；在所述第一 N型外延層上方形成具有開口的硬掩膜層；沿所述開口刻蝕第一 N型外延層至露出半導體襯底，形成P型阻擋圖形；在所述P型阻擋圖形內形成P型阻擋層，與所述第一 N型外延層厚度相同；去除所述硬掩膜層；在所述第一 N型外延層和P型阻擋層上形成第二 N型外延層；在所述第二 N型外延層上方形成柵極，在柵極兩側的第二 N型外延層內形成源極，在與柵極和源極對應的半導體襯底背面形成漏極。
2.如權利要求1所述的VDMOS器件的制作方法，其特征在于，所述第一N型外延層的材料為外延單晶硅，厚度范圍為5 20微米，電阻率范圍為30 60歐姆·厘米。
3.如權利要求1所述的VDMOS器件的制作方法，其特征在于，所述P型阻擋層的材料為外延單晶硅，電阻率為10 20歐姆·厘米。
4.如權利要求1所述的VDMOS器件的制作方法，其特征在于，所述第二N型外延層的材料為外延單晶硅，厚度范圍為3 5微米，電阻率為30 60歐姆·厘米。
5.如權利要求1所述的VDMOS器件的制作方法，其特征在于，所述P型阻擋層的形成方法為選擇性外延法。
6.如權利要求1所述的VDMOS器件的制作方法，其特征在于，所述硬掩膜層的材質選自氧化硅、氮化硅、低溫氧化物。
7.如權利要求1所述的VDMOS器件的制作方法，其特征在于，所述第二N型外延層和第一 N型外延層的摻雜濃度和摻雜類型相同。
8.—種VDMOS器件，包括半導體襯底，位于半導體襯底上方的第一 N型外延層，其特征在于，還包括位于第一 N型外延層兩側的與第一 N型外延層厚度相同的P型阻擋層；位于所述第一 N型外延層和P型阻擋層上方的第二 N型外延層，位于所述第二 N型外延層上的柵極，位于柵極兩側的第二 N型外延層內的源極，位于柵極和源極對應的半導體襯底背面的漏極。
9.如權利要求9所述的VDMOS器件，其特征在于，所述第一N型外延層的材料為外延單晶硅，厚度范圍為5 20微米，電阻率范圍為30 60歐姆·厘米。
10.如權利要求9所述的VDMOS器件，其特征在于，所述P型阻擋層的材料為外延單晶硅，電阻率為10 20歐姆·厘米。
11.如權利要求9所述的VDMOS器件的制作方法，其特征在于，所述第二N型外延層的材料為外延單晶硅，厚度范圍為3 5微米，電阻率為30 60歐姆·厘米。
全文摘要
本發(fā)明提供VDMOS器件的制作方法，包括提供半導體襯底，所述半導體襯底上形成有第一N型外延層；在所述第一N型外延層上方形成具有開口的硬掩膜層；沿所述開口刻蝕第一N型外延層至露出半導體襯底，形成P型阻擋圖形；在所述P型阻擋圖形內形成P型阻擋層，與所述第一N型外延層厚度相同；去除所述硬掩膜層；在所述第一N型外延層和P型阻擋層上形成第二N型外延層；在所述第二N型外延層上方形成柵極，在柵極兩側的第二N型外延層內形成源極，在與柵極和源極對應的半導體襯底背面形成漏極。所述方法不需要進行多次離子注入和高溫退火，一次形成均勻度較好的P型阻擋層，所述方法工藝簡單，容易控制，并降低了器件的制作成本。
文檔編號H01L29/06GK102299073SQ201010213340
公開日2011年12月28日 申請日期2010年6月25日 優(yōu)先權日2010年6月25日
發(fā)明者王樂 申請人:無錫華潤上華半導體有限公司, 無錫華潤上華科技有限公司