專利名稱：集成電路結(jié)構(gòu)的形成方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路結(jié)構(gòu)，且特別涉及穿硅導(dǎo)電插塞(through-Siliconvias)，且 更涉及于晶片的背面上形成內(nèi)連線結(jié)構(gòu)，并連接至穿硅導(dǎo)電插塞。
背景技術(shù)：
自從集成電路發(fā)明，半導(dǎo)體工業(yè)已經(jīng)歷持續(xù)的快速成長，這是由于各種電子元件 (即，晶體管、二極管、電阻器、電容器等)的整合密度的持續(xù)增進(jìn)。占最大原因地，此整合密 度的增進(jìn)來自于最小特征尺寸(minimum feature size)的一再縮小化，允許了更多元件整 合至所給予的芯片面積中。這些整合增進(jìn)實際上為實質(zhì)二維的，其中所整合的元件所占的體積實質(zhì)于半導(dǎo)體 晶片的表面上。雖然，光刻工藝的顯著的增進(jìn)已于二維集成電路制作中造成相當(dāng)大的進(jìn)步， 但在二維中所能達(dá)到的密度有著物理限制。這些限制其中之一為制造這些元件所需的最小 尺寸。并且，當(dāng)更多的元件放進(jìn)一芯片中時，需要更多復(fù)雜的設(shè)計。另一附加限制來自于隨著元件數(shù)目的增加，元件間內(nèi)連線的數(shù)目與長度隨的顯著 增加。當(dāng)內(nèi)連線的長度與數(shù)目增加時，電路的RC延遲與功率損耗(power consumption)也 增加。為解決上述限制，常使用的方法包括使用三維集成電路(3DICs)及堆疊裸片 (stacked dies)。穿硅導(dǎo)電插塞(through-silicon vias，TSVs)因而用于三維集成電路及 堆疊裸片之中。在此情形下，穿硅導(dǎo)電插塞常用以將一裸片上的集成電路連接至該裸片的 背面。此外，穿硅導(dǎo)電插塞還用以通過裸片的背面提供集成電路接地的短接地路徑(short grounding path)，裸片的背面可能覆蓋有接地金屬薄膜(grounded metallic film)。背面穿硅導(dǎo)電插塞線路的傳統(tǒng)工藝遭遇一些阻礙。請參照圖1，其顯示制作背面內(nèi) 連線結(jié)構(gòu)的中間階段的剖面圖，硅晶片100包括穿硅導(dǎo)電插塞102。硅晶片100通過膠106 設(shè)置于承載晶片104之上。凸塊下金屬層(UBM) 108沉積于硅晶片100之上。承載晶片104 一般大于硅晶片100，凸塊下金屬層108因而也沉積于承載晶片之上。既然承載晶片104具 有斜面區(qū)(beveled areas) 110，凸塊下金屬層108將包括沉積于斜面區(qū)110上的部分，而凸 塊下金屬層108的這些部分易于刮傷(scratching)與脫層(peeling)。在工藝中，顯示于 圖1中的結(jié)構(gòu)可通過自動控制裝置(robots)而鉗緊或轉(zhuǎn)移。當(dāng)凸塊下金屬層108位于斜 面區(qū)110上的部分被鉗子或自動控制裝置鉗緊或接觸時，顆粒可能脫離并污染晶片。另一問題是尋找刻痕(notch)上的困難。圖2A顯示圖1所示結(jié)構(gòu)的俯視圖?？?痕112是為了對準(zhǔn)的目的而形成于硅晶片100中。圖2B顯示圖2A所示結(jié)構(gòu)的剖面圖，其 中剖面圖顯示沿著圖2A中的切線2B-2B的切面。可發(fā)現(xiàn)凸塊下金屬層108也沉積于承載 晶片104通過刻痕112而露出的部分上。既然凸塊下金屬層108非透明的，例如是光學(xué)步 進(jìn)機(photo steppers)的儀器常無法找到刻痕112，因而無法進(jìn)行后續(xù)工藝所需的對準(zhǔn)。為了形成背面穿硅導(dǎo)電插塞連接(backside TSV connection)，顯示于圖1的結(jié)構(gòu) 需放置于反應(yīng)室中，并由靜電吸盤(electrostatic chuck，ESC或E-chuck)固定。然而，承
4載晶片104—般由玻璃制成而無法穩(wěn)固地固定于靜電吸盤之上。這部分是因為玻璃中的可 移動離子不充足。因此，業(yè)界亟需能克服或減輕上述問題的背面內(nèi)連線結(jié)構(gòu)及制造方法。

發(fā)明內(nèi)容
為克服現(xiàn)有技術(shù)的缺陷，本發(fā)明一實施例提供一種集成電路結(jié)構(gòu)的形成方法，包 括提供一半導(dǎo)體晶片，包括一第一刻痕，自該半導(dǎo)體晶片的一邊緣延伸進(jìn)入該半導(dǎo)體晶 片；以及將一承載晶片設(shè)置于該半導(dǎo)體晶片之上，其中該承載晶片包括一第二刻痕，位于該 承載晶片之中，且其中將該承載晶片的設(shè)置步驟包括使至少一部分的該第一刻痕與至少一 部分的該第二刻痕重疊。本發(fā)明一實施例提供一種集成電路結(jié)構(gòu)的形成方法，包括提供一半導(dǎo)體晶片； 以及將一承載晶片設(shè)置于該半導(dǎo)體晶片之上，其中該承載晶片面對該半導(dǎo)體晶片的一側(cè)面 與該承載晶片的一邊緣形成一銳角。本發(fā)明一實施例提供一種集成電路結(jié)構(gòu)的形成方法，包括提供一半導(dǎo)體晶 片；以及將一承載晶片設(shè)置于該半導(dǎo)體晶片之上，其中該承載晶片具有一電阻率，小于約 1 X IO8Ohm-Cm0也討論其他實施例。本發(fā)明實施例具有許多優(yōu)點。通過于承載晶片中形成刻痕，無凸塊下金屬層會形 成于承載晶片的通過半導(dǎo)體晶片中的刻痕所露出的部分。因此，可進(jìn)行更可靠的對準(zhǔn)。由 于承載晶片的角落不具有斜面區(qū)，可減少凸塊下金屬層的脫層。再者，由于承載晶片的電阻 率被減低，承載晶片可更可靠地固定于靜電吸盤上。


圖1顯示制作穿硅導(dǎo)電插塞背面連接時的中間工藝階段的剖面圖，其中承載晶片 的斜面區(qū)上沉積有凸塊下金屬層。圖2A顯示設(shè)置于承載晶片上的硅晶片的俯視圖，其中硅晶片中形成有刻痕。圖2B顯示圖2A所示的結(jié)構(gòu)的剖面圖。圖3A-圖12顯示根據(jù)一實施例制作內(nèi)連線結(jié)構(gòu)的工藝俯視圖及剖面圖。其中，附圖標(biāo)記說明如下2 晶片；4 集成電路元件10 基底；12 內(nèi)連線結(jié)構(gòu)；14 接墊；15、17 刻痕；16 承載晶片；18 粘著層；20 穿硅導(dǎo)電插塞；22、24 絕緣層；26 籽晶層(或凸塊下金屬層)；
46 ‘Hf模；
50、58,65 開口 ；
52 ‘ 重布線路；
52i 重布線路條；
522
56 ‘ 保護(hù)層；
60、63 光致抗蝕劑
64、86 銅柱；
66、84 緩沖層；
68 ‘ 焊料；
80 ‘、芯片/晶片；
90 ‘ 底膠；
100 娃晶片；
102 穿硅導(dǎo)電插塞
104 承載晶片；
106 膠；
108 凸塊下金屬層
110 斜面區(qū)；
112 刻痕；
Cl、C2 中心；
DUD2 直徑；
Rl ‘ 半徑；
Si、S2 距離；
W 曲。
具體實施例方式以下，將詳細(xì)討論本發(fā)明實施例的形成與使用方式。然應(yīng)注意的是，實施例提供許 多可應(yīng)用于廣泛應(yīng)用面的發(fā)明特點。所討論的特定實施例僅為舉例說明制作與使用本發(fā)明 實施例的特定方式，不可用以限制本發(fā)明實施例的范圍。再者，當(dāng)述及一第一材料層位于一 第二材料層上或之上時，包括第一材料層與第二材料層直接接觸或間隔有一或更多其他材 料層的情形。本發(fā)明實施例提供用以形成一新穎的連接至穿硅導(dǎo)電插塞(TSV，或可為穿半導(dǎo)體 導(dǎo)電插塞(through-semiconductor vias))背面內(nèi)連線結(jié)構(gòu)的方法。將說明一實施例的制 作流程，并討論實施例的變化。在各附圖及實施例的說明中，相似的標(biāo)號將用以標(biāo)示相似的 元件。請參照圖3A，提供晶片2，其包括基底10。適合的基底10可為半導(dǎo)體基底，例如塊 材硅基底(bulk silicon substrate)，然而基底10可包括其他的半導(dǎo)體材料，例如三族、四 族、及/或五族的元素。例如是晶體管的集成電路元件(以方塊4顯示)可形成在基底10 的前表面(即，圖3A中朝上的表面)。內(nèi)連線結(jié)構(gòu)(interconnect structure 12形成于基底10之上，且可連接至集成電路元件，其中內(nèi)連線結(jié)構(gòu)12包括形成于其中的金屬線路及 插塞(未顯示)。金屬線路及插塞可由銅或銅合金制成，且可使用所周知的鑲嵌工藝形成。 內(nèi)連線結(jié)構(gòu)12可包括一般常見的層間介電層(ILDs)及金屬間介電層(IMDs)。穿硅導(dǎo)電插塞20形成于基底10之中，并自基底10的前表面(圖3A中朝上的表 面)延伸進(jìn)入基底10之中。在一第一實施例中，如圖3A所示，穿硅導(dǎo)電插塞20是使用先插 Mjj^ (via-first approach) M^j^ JeLΤ"/KRPiiMftlM (bottom metallization layer, 即所知的Ml)形成之前形成。因此，穿硅導(dǎo)電插塞20穿過基底10及內(nèi)連線結(jié)構(gòu)12。絕緣 層22形成于穿硅導(dǎo)電插塞20的側(cè)壁上，且電性隔離穿硅導(dǎo)電插塞20與基底10。絕緣層 22可由常用的介電材料形成，例如氮化硅、氧化硅(例如，TEOS氧化物)、及其相似物。圖3B顯示晶片2的俯視圖，其顯示形成于晶片2中的刻痕15?？毯?5可自晶片 2的一表面朝相反的表面延伸(兩表面皆為平坦表面)。并且，刻痕15自晶片2的一邊緣 延伸進(jìn)入晶片2。在一實施例中，刻痕15在俯視圖中具有一三角形。在其他實施例中，刻痕 15在俯視圖中可具有其他的形狀，例如是矩形。圖4A顯示承載晶片16 (有時也稱之為承載基底)的俯視圖。承載晶片16可由玻 璃、硅、陶瓷玻璃、或其相似物形成。在一實施例中，承載晶片16具有低于約IXlO8Ohm-Cm 的電阻率。電阻率也可低于約1 X 1060hm-cm,或甚至低于約1 X 1030hm-cmo這點可例如通過 于制造承載晶片16時摻雜更為可移動的離子至適當(dāng)?shù)臐舛榷_(dá)到，例如可摻雜Na、K、Al、 或其相似物。借著減低承載晶片16的電阻率，承載晶片16在后續(xù)工藝中可更為可靠地固 定于靜電吸盤上。承載晶片16也包括刻痕17，其也自承載晶片16的一表面朝相反表面延伸(兩表 面皆為平坦表面)。在一實施例中，承載晶片16的直徑D2大于晶片2的直徑D1。再者，自 承載晶片16的中心C2至刻痕17的距離S2小于晶片2的半徑Rl (參照圖3B)。距離S2也 可大于、等于、或小于自晶片2的中心Cl到刻痕15的最接近點的距離Si。圖4B顯示承載晶片16的剖面圖。優(yōu)選地，頂角落19(在面向后續(xù)將接合的晶片2 一側(cè)上，其以虛線顯示)具有尖銳的輪廓而不具斜面區(qū)。換言之，承載晶片16的側(cè)面與承 載晶片16的邊緣形成一尖銳角(例如，90度)。請參照圖5A，接墊14形成在晶片2的前表面(圖5A中朝上的表面)上，且接墊 14凸出于前表面。接著，通過粘著層18將晶片2設(shè)置于承載晶片16上。在接合之后，所 結(jié)合的包含晶片2與承載晶片16的結(jié)構(gòu)的翹曲(Warpage)W(見圖5E及圖5F)優(yōu)選小于約 20 μ m，或甚至小于約1 μ m。圖5E顯示翹曲W的第一例子。可了解的是翹曲W也可能為相 反的方向，如圖5F所示。翹曲W的縮減可通過玻璃平坦度或膠的控制而達(dá)到。圖5B顯示圖5A所示的結(jié)構(gòu)的俯視圖。在一實施例中，如圖5B所示，部分的刻痕 17與整個刻痕15重疊，且可延伸于晶片2之下。在另一實施例中，如圖5C所示，刻痕17的 邊緣與刻痕15的邊緣對準(zhǔn)。在又一實施例中，如圖5D所示，刻痕17的整體僅與部分的刻 痕15重疊。在圖6中，進(jìn)行背面研磨(backside grinding)以移除基底10的多余的部分。對 晶片2的背面進(jìn)行化學(xué)機械研磨(CMP)而使穿硅導(dǎo)電插塞20露出。形成背面絕緣層24以 覆蓋基底10的背面。在一實施例中，背面絕緣層24的形成包括對基底10的背面進(jìn)行回蝕 刻、毯覆式形成背面絕緣層24、以及進(jìn)行輕微的化學(xué)機械研磨以移除背面絕緣層24的直接
7位于穿硅導(dǎo)電插塞20上的部分。因此，穿硅導(dǎo)電插塞20通過在背面絕緣層24中的開口而 露出。在另一實施例中，背面絕緣層24中的開口(穿硅導(dǎo)電插塞20通過該開口而露出) 通過蝕刻而形成。由于晶片2可包括多個穿硅導(dǎo)電插塞(TSVs)，翹曲的減少可造成晶片2 中的穿硅導(dǎo)電插塞均勻露出，而不是部分的穿硅導(dǎo)電插塞未露出，但另一部分的穿硅導(dǎo)電
插塞露出。請參照圖7A，于背面絕緣層24及穿硅導(dǎo)電插塞20上形成薄籽晶層26 (也為凸塊 下金屬層，UBM)。凸塊下金屬層26可借著濺鍍或其他可應(yīng)用方法而形成。凸塊下金屬層26 的可用材料包括銅或銅合金。然而，也可包括其他金屬，例如銀、金、鋁、或前述的組合。圖7B顯示圖7A所示的結(jié)構(gòu)的邊緣部分。為了簡化，僅顯示凸塊下金屬層26、晶片 2、粘著層18、及承載晶片16，其他元件則不顯示?？砂l(fā)現(xiàn)由于承載晶片16中的刻痕17形 成在晶片2中的刻痕15之下，沒有凸塊下金屬層26會沉積于承載晶片16之上而通過刻痕 15露出。因此，用以進(jìn)行后續(xù)工藝步驟的儀器(例如，光學(xué)步進(jìn)機)可輕易地找到刻痕15， 導(dǎo)致更為可靠的工藝。圖7A還顯示掩模(mask) 46的形成。在一實施例中，掩模46為一光致抗蝕劑。或 者，掩模46由干膜(dry film)制成，其可包括有機材料，例如是日本Ajinomoto公司所供 應(yīng)的增層膜(Ajinimoto buildup film，ABF)。接著，將掩模46圖案化以于掩模46中形成 開口 50，其中穿硅導(dǎo)電插塞20(及凸塊下金屬層26的覆蓋部分)通過開口 50而露出。既 然承載晶片16刻有刻痕，可在掩模46的圖案化中進(jìn)行更為準(zhǔn)確的對準(zhǔn)。在圖8中，如圖7A所示的開口 50被選擇性填充以金屬材料，而于開口 50中形成 重布線路(redistribution line，RDL) 52。在優(yōu)選實施例中，填充材料包括銅或銅合金，然 而也可使用其他金屬，例如鋁、銀、金、或前述的組合。形成方法可包括電化學(xué)電鍍(ECP)、 無電鍍(electroless plating)、或其他常用的沉積方法，例如濺鍍、印刷(printing)、及化 學(xué)氣相沉積(CVD)。接著，移除掩模46。因此，露出了凸塊下金屬層26位于掩模46下的部 分。請參照圖9，通過快速蝕刻(flash etching)移除凸塊下金屬層26的露出部分。所 留下的重布線路52可包括重布線路條(RDL StripMZ1 (也稱之為redistribution trace), 其包括直接位于穿硅導(dǎo)電插塞20之上且與之連接的部分，以及重布線路52可選擇性包括 與重布線路條521連結(jié)的墊(pad) 522。在圖9及后續(xù)的附圖中，將不顯示凸塊下金屬層26， 這是由于凸塊下金屬層26 —般由與重布線路52相似的材質(zhì)形成，因而與重布線路52合并 顯示。由于快速蝕刻，也移除重布線路52的一薄層。然而，重布線路52所移除的部分與其 整體厚度相比是可忽略的。接著，如圖10所示，毯覆式形成保護(hù)層(passivation layer) 56，并將之圖案化以 形成開口 58。保護(hù)層56可由氮化物、氧化物、聚酰亞胺(polyimide)、或其相似物所形成。 涂布光致抗蝕劑60并將之顯影以定義出開口 58的圖案。部分的墊522通過保護(hù)層56中 的開口 58而露出。開口 58可占據(jù)墊522的中心部分。重布線路條52i可繼續(xù)被保護(hù)層56覆蓋。接著，如圖11所示，移除光致抗蝕劑60，并形成接墊(bonding pad)，其包括銅柱 (copper pillar) 64及緩沖層(barrier layer) 66。在一實施例中，形成光致抗蝕劑63。光 致抗蝕劑63優(yōu)選厚于光致抗蝕劑60。在一實施例中，光致抗蝕劑63厚了約20 μ m或甚至厚了約60 μ m。將光致抗蝕劑63圖案化以形成開口 65，通過開口 65露出了墊522。接著， 借著電鍍自開口 65開始形成銅柱64。銅柱64可包括銅及/或其他金屬，例如銀、金、鎢、 鋁、或前述的組合。可于銅柱64上形成緩沖層66，其例如由鎳所形成，且可于緩沖層66上 形成焊料(solder) 68。請參照圖12，移除光致抗蝕劑63。承載晶片16可接著自晶片2取下。顯示于圖 10的結(jié)構(gòu)可接合至其他芯片或晶片，例如芯片/晶片80。在一實施例中，芯片/晶片80在 其前表面上具有銅柱(copper post) 86及緩沖層84，其中可回焊(reflow)焊料68以接合 晶片2與芯片/晶片80?？捎诰?與芯片/晶片80之間填充底膠(underfill)90。在 另一實施例中，在接合至其他芯片/晶片之前，可將晶片2分切成多個芯片。在另一實施例 中，承載晶片16的取下可在晶片2接合至芯片/晶片80之后才進(jìn)行。以上所討論的實施例中，穿硅導(dǎo)電插塞的背面內(nèi)連線結(jié)構(gòu)用作解釋本發(fā)明實施例 的例子。應(yīng)注意的是，本發(fā)明實施例也可用于其他涉及承載晶片的工藝，例如晶片_晶片接 合工藝(wafer-to-wafer bonding processes)。本發(fā)明實施例具有許多優(yōu)點。通過于承載晶片中形成刻痕，無凸塊下金屬層會形 成于承載晶片的通過半導(dǎo)體晶片中的刻痕所露出的部分。因此，可進(jìn)行更可靠的對準(zhǔn)。由 于承載晶片的角落不具有斜面區(qū)，可減少凸塊下金屬層的脫層。再者，由于承載晶片的電阻 率被減低，承載晶片可更可靠地固定于靜電吸盤上。雖然本發(fā)明已以數(shù)個優(yōu)選實施例公開如上，然其并非用以限定本發(fā)明，任何所屬 技術(shù)領(lǐng)域中的普通技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作任意的更動與潤飾， 因此本發(fā)明的保護(hù)范圍當(dāng)視隨附的權(quán)利要求所界定的保護(hù)范圍為準(zhǔn)。
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權(quán)利要求
一種集成電路結(jié)構(gòu)的形成方法，包括提供一半導(dǎo)體晶片，包括一第一刻痕，自該半導(dǎo)體晶片的一邊緣延伸進(jìn)入該半導(dǎo)體晶片；以及將一承載晶片設(shè)置于該半導(dǎo)體晶片之上，其中該承載晶片包括一第二刻痕，位于該承載晶片之中，且其中將該承載晶片的設(shè)置步驟包括使至少一部分的該第一刻痕與至少一部分的該第二刻痕重疊。
2.如權(quán)利要求1所述的集成電路結(jié)構(gòu)的形成方法，其中該半導(dǎo)體晶片包括一穿半導(dǎo)體 導(dǎo)電插塞，延伸進(jìn)入該半導(dǎo)體晶片，且其中該方法還包括在設(shè)置該承載晶片的步驟之后，研磨該半導(dǎo)體晶片的一背面以露出該穿半導(dǎo)體導(dǎo)電插 塞；以及于該半導(dǎo)體晶片的該背面上沉積一導(dǎo)電層，該導(dǎo)電層電性連接該穿半導(dǎo)體導(dǎo)電插塞。
3.如權(quán)利要求1所述的集成電路結(jié)構(gòu)的形成方法，其中該第二刻痕自該承載晶片的一 邊緣延伸進(jìn)入該承載晶片。
4.如權(quán)利要求1所述的集成電路結(jié)構(gòu)的形成方法，其中設(shè)置該承載晶片的步驟包括使 該第二刻痕的邊緣對準(zhǔn)該第一刻痕的邊緣。
5.如權(quán)利要求1所述的集成電路結(jié)構(gòu)的形成方法，其中少于該第二刻痕的一整體的一 部分的該第二刻痕與該第一刻痕的一整體重疊。
6.如權(quán)利要求1所述的集成電路結(jié)構(gòu)的形成方法，其中少于該第一刻痕的一整體的一 部分的該第一刻痕與該第二刻痕的一整體重疊。
7.一種集成電路結(jié)構(gòu)的形成方法，包括提供一半導(dǎo)體晶片；以及將一承載晶片設(shè)置于該半導(dǎo)體晶片之上，其中該承載晶片面對該半導(dǎo)體晶片的一側(cè)面 與該承載晶片的一邊緣形成一銳角。
8.如權(quán)利要求7所述的集成電路結(jié)構(gòu)的形成方法，其中該半導(dǎo)體晶片包括一半導(dǎo)體基 底以及一穿半導(dǎo)體導(dǎo)電插塞，延伸進(jìn)入該半導(dǎo)體基底，且其中該方法還包括于該半導(dǎo)體基底的一側(cè)面上形成一凸塊下金屬層，該凸塊下金屬層電性連接該穿半導(dǎo) 體導(dǎo)電插塞；以及在形成凸塊下金屬層的步驟之后，將該承載晶片自該半導(dǎo)體晶片取下。
9.如權(quán)利要求7所述的集成電路結(jié)構(gòu)的形成方法，其中包括該承載晶片與該半導(dǎo)體晶 片的一聯(lián)合結(jié)構(gòu)具有一翹曲，小于約20 μ m。
10.如權(quán)利要求7所述的集成電路結(jié)構(gòu)的形成方法，其中該半導(dǎo)體晶片包括一第一刻 痕，自該半導(dǎo)體晶片的一邊緣延伸進(jìn)入該半導(dǎo)體晶片，且該承載晶片包括一第二刻痕，其中 設(shè)置該承載晶片的步驟包括對準(zhǔn)該第二刻痕而使該第二刻痕與至少一部分的該第一刻痕 重疊。
11.一種集成電路結(jié)構(gòu)的形成方法，包括提供一半導(dǎo)體晶片；以及將一承載晶片設(shè)置于該半導(dǎo)體晶片之上，其中該承載晶片具有一電阻率，小于約 1 X IO8Ohm-Cm0
12.如權(quán)利要求11所述的集成電路結(jié)構(gòu)的形成方法，其中該承載晶片面對該半導(dǎo)體晶片的一側(cè)面上的大抵所有的角落具有一尖銳的輪廓，該輪廓具有一 90度角。
13.如權(quán)利要求11所述的集成電路結(jié)構(gòu)的形成方法，其中該半導(dǎo)體晶片包括一第一刻 痕，自該半導(dǎo)體晶片的一邊緣延伸進(jìn)入該半導(dǎo)體晶片，且該承載晶片包括一第二刻痕，其中 設(shè)置該承載晶片的步驟包括對準(zhǔn)該第二刻痕而使該第二刻痕與至少一部分的該第一刻痕重疊。
全文摘要
本發(fā)明一實施例提供一種集成電路結(jié)構(gòu)的形成方法，包括提供一半導(dǎo)體晶片，包括一第一刻痕，自該半導(dǎo)體晶片的一邊緣延伸進(jìn)入該半導(dǎo)體晶片；以及將一承載晶片設(shè)置于該半導(dǎo)體晶片之上，其中該承載晶片包括一第二刻痕，位于該承載晶片之中，且其中將該承載晶片的設(shè)置步驟包括使至少一部分的該第一刻痕與至少一部分的該第二刻痕重疊。本發(fā)明通過于承載晶片中形成刻痕，無凸塊下金屬層會形成于承載晶片的通過半導(dǎo)體晶片中的刻痕所露出的部分。因此，可進(jìn)行更可靠的對準(zhǔn)。由于承載晶片的角落不具有斜面區(qū)，可減少凸塊下金屬層的脫層。再者，由于承載晶片的電阻率被減低，承載晶片可更可靠地固定于靜電吸盤上。
文檔編號H01L21/50GK101937853SQ201010212898
公開日2011年1月5日 申請日期2010年6月12日 優(yōu)先權(quán)日2009年6月26日
發(fā)明者蕭景文, 許國經(jīng), 陳承先, 黃宏麟 申請人:臺灣積體電路制造股份有限公司