專利名稱：半導(dǎo)體結(jié)構(gòu)及其形成方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體制造技術(shù)領(lǐng)域，特別涉及一種TFET (Tunneling FET，隧道場效 應(yīng)管)的結(jié)構(gòu)及其形成方法。
背景技術(shù)：
隨著 MOSFET (Metal Oxide Semiconductor Field Effect Transistor，金屬半導(dǎo) 體氧化物場效應(yīng)管)尺寸不斷縮小，傳統(tǒng)的MOSFET結(jié)構(gòu)已經(jīng)無法適應(yīng)越來越高的要求。因 此，提出了一種TFET以適應(yīng)不斷提高的器件開關(guān)性能的要求。當(dāng)在TFET的柵極上施加一定的開啟電壓時(shí)，由于量子隧穿效應(yīng)，溝道區(qū)兩側(cè)的源 區(qū)和漏區(qū)上的勢壘變小，從而使得源區(qū)和漏區(qū)迅速導(dǎo)通。隨著半導(dǎo)體技術(shù)的發(fā)展，急需進(jìn)一步減小柵極的開啟電壓，以滿足迅速提高的電 子產(chǎn)品的低功耗要求。

發(fā)明內(nèi)容
本發(fā)明的目的旨在至少解決上述技術(shù)問題之一，特別是實(shí)現(xiàn)閃存器件更小的開啟 電壓。為達(dá)到上述目的，本發(fā)明一方面，提出了一種半導(dǎo)體結(jié)構(gòu)，包括半導(dǎo)體襯底；以 及形成于所述半導(dǎo)體襯底上的閃存器件；其中，所述閃存器件包括形成于所述半導(dǎo)體襯 底上的溝道區(qū)；形成于所述溝道區(qū)上的柵堆疊，其中，所述柵堆疊包括形成于所述溝道區(qū) 上的第一柵介質(zhì)層、形成于所述第一柵介質(zhì)層上的第一導(dǎo)電層、形成于所述第一導(dǎo)電層上 的第二柵介質(zhì)層、形成于所述第二柵介質(zhì)層上的第二導(dǎo)電層；分別位于所述溝道區(qū)的兩側(cè) 的高摻雜的第一導(dǎo)電類型區(qū)域和第二導(dǎo)電類型區(qū)域，所述第一導(dǎo)電類型和第二導(dǎo)電類型的 導(dǎo)電類型相反。本發(fā)明另一方面，提出了一種半導(dǎo)體結(jié)構(gòu)的形成方法，包括提供半導(dǎo)體襯底；在 所述半導(dǎo)體襯底上形成柵堆疊，所述柵堆疊包括形成于所述半導(dǎo)體襯底上的第一柵介質(zhì) 層、形成于所述第一柵介質(zhì)層上的第一導(dǎo)電層、形成于所述第一導(dǎo)電層上的第二柵介質(zhì)層、 形成于所述第二柵介質(zhì)層上的第二導(dǎo)電層；在所述半導(dǎo)體襯底上、所述柵堆疊的兩側(cè)進(jìn)行 高摻雜，分別形成第一導(dǎo)電類型區(qū)域和第二導(dǎo)電類型區(qū)域，所述第一導(dǎo)電類型和第二導(dǎo)電 類型的導(dǎo)電類型相反。在上述方案的基礎(chǔ)上，優(yōu)選地，第一柵介質(zhì)層或第二柵介質(zhì)層可以由包括A1203、 Hf02、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO, Si02 和 Si3N4 中的任一種或多種的組合形成。優(yōu)選地，第一導(dǎo)電層由包括1^1&111、13、41、01、(^、附或多晶51中的任一種 或多種的組合形成。優(yōu)選地，第二導(dǎo)電層包括高摻雜的第二導(dǎo)電類型的多晶Si，并且第二導(dǎo)電層與柵 堆疊下方的溝道區(qū)的導(dǎo)電類型相反。在本發(fā)明的實(shí)施例中，第一導(dǎo)電類型可以為p型，第二導(dǎo)電類型可以為n型；或者第一導(dǎo)電類型可以為n型，第二導(dǎo)電類型可以為p型。優(yōu)選地，半導(dǎo)體襯底上方有BOX (Buried Oxide,埋氧)層，SOI (SiliconOn Insulator，絕緣體上硅)層形成于BOX上，溝道區(qū)形成于SOI層上。上述的第一導(dǎo)電類型區(qū)域和第二導(dǎo)電類型區(qū)域分別為該半導(dǎo)體結(jié)構(gòu)源區(qū)和漏區(qū)， 第二導(dǎo)電層相當(dāng)于控制柵極，第一導(dǎo)電層相當(dāng)于浮置柵極。根據(jù)本發(fā)明實(shí)施例的半導(dǎo)體結(jié)構(gòu)，通過在浮置柵極以及源/漏區(qū)施加適當(dāng)?shù)钠?壓，浮置柵極上積蓄的電荷由于勢壘的急劇變小容易發(fā)生量子隧穿，從而能夠在很小的電 壓下實(shí)現(xiàn)器件開關(guān)，實(shí)現(xiàn)低功耗的閃存器件。本發(fā)明附加的方面和優(yōu)點(diǎn)將在下面的描述中部分給出，部分將從下面的描述中變 得明顯，或通過本發(fā)明的實(shí)踐了解到。


本發(fā)明上述的和/或附加的方面和優(yōu)點(diǎn)從下面結(jié)合附圖對實(shí)施例的描述中將變 得明顯和容易理解，本發(fā)明的附圖是示意性的，因此并沒有按比例繪制。其中圖1-7是形成本發(fā)明實(shí)施例的半導(dǎo)體結(jié)構(gòu)的各步驟相應(yīng)的結(jié)構(gòu)剖面圖；圖8是本發(fā)明實(shí)施例的半導(dǎo)體結(jié)構(gòu)的剖面圖；圖9是本發(fā)明實(shí)施例對應(yīng)的能帶結(jié)構(gòu)圖。
具體實(shí)施例方式下面詳細(xì)描述本發(fā)明的實(shí)施例，所述實(shí)施例的示例在附圖中示出，其中自始至終 相同或類似的標(biāo)號表示相同或類似的元件或具有相同或類似功能的元件。下面通過參考附 圖描述的實(shí)施例是示例性的，僅用于解釋本發(fā)明，而不能解釋為對本發(fā)明的限制。下文的公開提供了許多不同的實(shí)施例或例子用來實(shí)現(xiàn)本發(fā)明的不同結(jié)構(gòu)。為了簡 化本發(fā)明的公開，下文中對特定例子的部件和設(shè)置進(jìn)行描述。當(dāng)然，它們僅僅為示例，并且 目的不在于限制本發(fā)明。此外，本發(fā)明可以在不同例子中重復(fù)參考數(shù)字和/或字母。這種重 復(fù)是為了簡化和清楚的目的，其本身不指示所討論各種實(shí)施例和/或設(shè)置之間的關(guān)系。此 外，本發(fā)明提供了的各種特定的工藝和材料的例子，但是本領(lǐng)域普通技術(shù)人員可以意識到 其他工藝的可應(yīng)用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之 “上”的結(jié)構(gòu)可以包括第一和第二特征形成為直接接觸的實(shí)施例，也可以包括另外的特征形 成在第一和第二特征之間的實(shí)施例，這樣第一和第二特征可能不是直接接觸。圖1-7中示出了根據(jù)本發(fā)明的實(shí)施例形成半導(dǎo)體器件的流程中各個(gè)步驟對應(yīng)的 器件結(jié)構(gòu)的剖面圖。以下，將參照這些附圖來對根據(jù)本發(fā)明實(shí)施例的各個(gè)步驟以及由此得 到的半導(dǎo)體結(jié)構(gòu)予以詳細(xì)說明。首先如圖1所示，提供半導(dǎo)體襯底101。例如摻雜的Si襯底、Ge襯底，或其他III_V 族半導(dǎo)體化合物形成的半導(dǎo)體襯底。為了更好地實(shí)現(xiàn)本發(fā)明的實(shí)施例的優(yōu)點(diǎn)，優(yōu)選在半導(dǎo) 體襯底101上形成BOX 102，以及在BOX上形成S0I 103，S0I的厚度可以為5_10nm。在S0I 103上將形成柵堆疊的位置進(jìn)行輕摻雜以形成溝道區(qū)，摻雜的類型可以為 P型或n型，本實(shí)施例中選擇為p型。此步驟可以在柵堆疊形成之后進(jìn)行。接著，如圖2所示，開始形成柵堆疊結(jié)構(gòu)。具體地，首先在S0I 103上形成第一柵介
5質(zhì)層 201，例如可以是由包括 A1203、Hf02、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Si02 和 Si3N4 中的任一種或多種的組合形成的介質(zhì)層，優(yōu)選為A1203，厚度為2-5nm。然后再第一柵介質(zhì)層 201上形成第一導(dǎo)電層202，例如由包括TiN、TaN、Ti、Ta、Al、Cu、Ci、Ni或多晶Si中的任 一種或多種的組合形成。接著在第一導(dǎo)電層202上形成第二柵介質(zhì)層203，第二柵介質(zhì)層 203可以與第一柵介質(zhì)層201所用的材料相同，如果選擇Si3N4，厚度約為5-20nm，如果采用 A1203，厚度約為5-30nm。接著在第二柵介質(zhì)層203上形成第二導(dǎo)電層204，優(yōu)選地選擇多晶 硅，厚度為50-100nm。為了柵堆疊的刻蝕中保護(hù)柵堆疊中的結(jié)構(gòu)，我們還在第二導(dǎo)電層204上形成一層 氧化層300，厚度約為lOnm。當(dāng)然也可以采用氮化物帽層來保護(hù)刻蝕中的柵堆疊結(jié)構(gòu)。接著，采用傳統(tǒng)的刻蝕方法刻蝕形成如圖3所示的柵堆疊結(jié)構(gòu)。具體的方法可以 是，在圖2所示的結(jié)構(gòu)上涂覆光刻膠，并根據(jù)要形成的柵堆疊的形狀對光刻膠進(jìn)行圖案化， 最后根據(jù)圖案化的光刻膠刻蝕，從而形成柵堆疊結(jié)構(gòu)?？涛g后的柵堆疊結(jié)構(gòu)包括第一柵介 質(zhì)層201，，第一導(dǎo)電層202，，第二柵介質(zhì)層203，，第二導(dǎo)電層204，。在柵堆疊結(jié)構(gòu)的上方 還有刻蝕后形成的氧化物帽層300’。在圖3所示的柵堆疊結(jié)構(gòu)中，第一導(dǎo)電層202’作為閃存器件的浮置柵極，第二導(dǎo) 電層204’作為閃存器件的控制柵極，通過控制柵極上的電壓變化來實(shí)現(xiàn)浮置柵極上電荷的擦寫。然后進(jìn)行源/漏的注入，即形成第一導(dǎo)電類型區(qū)域和第二導(dǎo)電類型區(qū)域。如圖4 所示，首先利用光刻膠覆蓋圖4所示的柵極其中一側(cè)的結(jié)構(gòu)進(jìn)行保護(hù)，在另一側(cè)注入B或 BF2等，從而在注入?yún)^(qū)形成p型高摻雜區(qū)，即第一導(dǎo)電類型區(qū)域。由于柵堆疊上的氧化物帽 層300’的保護(hù)，因此，柵堆疊的內(nèi)部被保護(hù)，而不會被摻雜成p型導(dǎo)電性能。這時(shí)，去除保護(hù)用的光刻膠以及氧化物帽層300’。然后，如圖5所示，將p型高摻雜區(qū)用光刻膠進(jìn)行保護(hù)，并在未進(jìn)行摻雜的這一側(cè) 采用As或P注入，從而形成n型高摻雜區(qū)，即第二導(dǎo)電類型區(qū)域。由于沒有氧化物帽層的 保護(hù)，結(jié)果在柵堆疊頂部的第二導(dǎo)電層204’上，多晶硅被進(jìn)行了 n型摻雜，與第二導(dǎo)電類型 的摻雜類型一樣。去除用于保護(hù)的光刻膠層。因此便形成了如圖6所示的結(jié)構(gòu)。在柵堆疊的兩側(cè)形成高摻雜的p型導(dǎo)電區(qū)(圖 中P+)以及高摻雜的n型導(dǎo)電區(qū)(圖中的n+)。需要注意的是，第二導(dǎo)電層204’的摻雜類型與溝道區(qū)上的輕摻雜類型相反。因 此，在其它的實(shí)施例中，如果溝道區(qū)的輕摻雜類型為n型，則第二導(dǎo)電層204’的摻雜類型為 P型。為了將高摻雜的p型導(dǎo)電區(qū)和高摻雜的n型導(dǎo)電區(qū)進(jìn)行激活，采用常規(guī)方法進(jìn)行 退火，從而形成源/漏區(qū)220和230。可選地，為了將柵堆疊與其他結(jié)構(gòu)隔離，可在柵堆疊兩 側(cè)形成側(cè)墻400，如圖7所示?？蛇x地，為了更好的實(shí)現(xiàn)源/漏區(qū)和控制柵極的接觸，還在源 /漏區(qū)和控制柵極上形成金屬硅化物接觸221、231、205。金屬硅化物接觸的形成可以通過 在源/漏區(qū)和柵極上淀積一層Ni、Co或Ti，并快速退火形成硅化物，金屬硅化物有助于減 小接觸電阻。至此就得到了根據(jù)本發(fā)明的一個(gè)實(shí)施例的半導(dǎo)體結(jié)構(gòu)。如圖8所示，該半導(dǎo)體結(jié) 構(gòu)包括半導(dǎo)體襯底101 ；以及閃存器件200，形成于所述半導(dǎo)體襯底101上。
其中，閃存器件200包括柵堆疊210以及高摻雜的第一導(dǎo)電類型區(qū)域220和第二 導(dǎo)電類型區(qū)域230。其中柵堆疊包括溝道區(qū)240，形成于所述半導(dǎo)體襯底101上，可以為第一導(dǎo)電類 型輕摻雜或第二導(dǎo)電類型輕摻雜；第一柵介質(zhì)層201’，形成于溝道區(qū)240上；第一導(dǎo)電層 202，，形成于第一柵介質(zhì)層201，上；第二柵介質(zhì)層203，，形成于所述第一導(dǎo)電層202，上； 第二導(dǎo)電層204’，形成于所述第二柵介質(zhì)層203’上，第二導(dǎo)電層204’的摻雜類型與溝道區(qū) 204相反。其中，高摻雜的第一導(dǎo)電類型區(qū)域202’和第二導(dǎo)電類型區(qū)域204’，分別位于溝道 區(qū)240的兩側(cè)，第一導(dǎo)電類型和第二導(dǎo)電類型的導(dǎo)電類型相反，它們作為閃存器件的源/漏 區(qū)。優(yōu)選地，第一柵介質(zhì)層201，或第二柵介質(zhì)層203，可以由包括Al203、Hf02、HfSi0、 HfSiON、HfTaO、HfTiO、HfZrrO、Si02和Si3N4中的任一種或多種的組合形成。優(yōu)選地，第一導(dǎo)電層202，可以由包括1^1&111、13、41、01、(^、附或多晶51中 的任一種或多種的組合形成，第二導(dǎo)電層204’可以包括高摻雜的第二導(dǎo)電類型的多晶Si。在本發(fā)明的實(shí)施例中，第一導(dǎo)電類型可以為p型，第二導(dǎo)電類型可以為n型，則根 據(jù)本發(fā)明實(shí)施例得到的半導(dǎo)體結(jié)構(gòu)可以參考圖7所示的結(jié)構(gòu)。此外，第一導(dǎo)電類型可以為 n型，第二導(dǎo)電類型也可以為p型。優(yōu)選地，半導(dǎo)體襯底101上方有BOX層102，BOX層上有S0I層103，溝道區(qū)240形 成于S0I層上。根據(jù)本發(fā)明一個(gè)實(shí)施例，參照圖7在源/漏區(qū)220、230上還形成有金屬硅化物接 觸221和231，在柵堆疊上形成有金屬硅化物205。本發(fā)明的實(shí)施例是以量子隧穿原理為理論基礎(chǔ)。以下說明的前提基于如圖7所 示的結(jié)構(gòu)中，左側(cè)為P+區(qū)，中間的溝道區(qū)為P-區(qū)，右側(cè)為n+區(qū)(這里的p+和n+分別為高 摻雜P區(qū)和n區(qū)，p-為輕摻雜的p區(qū))。如圖9所示為從左側(cè)的p-溝道區(qū)到右側(cè)的n+區(qū)對 應(yīng)的能帶結(jié)構(gòu)圖。對于普通的TFET，未加?xùn)艠O偏置時(shí)，溝道區(qū)及兩側(cè)的能帶結(jié)構(gòu)參考(a)， 其中，Ecp為左側(cè)的p-結(jié)的導(dǎo)帶，Evp表示p-結(jié)的價(jià)帶，Ecn表示n+結(jié)的導(dǎo)帶，Evn表示n+ 結(jié)的價(jià)帶；Efp表示p-結(jié)的費(fèi)米能級，Efn表示n+結(jié)的費(fèi)米能級。如果在柵極上施加一定 的負(fù)電壓，由于量子隧穿效應(yīng)，電子將穿過變小的勢壘而形成隧穿電流。在本發(fā)明的實(shí)施例 中，將TFET與閃存器件結(jié)合，浮置柵極202’中俘獲了大量的負(fù)電子，從而導(dǎo)致Ecp和Evp 進(jìn)一步增大，勢壘變得更小，更有利于電子發(fā)生躍遷。因此本發(fā)明的實(shí)施例能夠?qū)崿F(xiàn)更小的 開啟電壓。本發(fā)明實(shí)施例中隧穿電流受到柵極電壓的調(diào)制能夠?qū)崿F(xiàn)對浮置柵極上電壓的控 制，以實(shí)現(xiàn)浮置柵極電荷的擦寫。盡管已經(jīng)示出和描述了本發(fā)明的實(shí)施例，對于本領(lǐng)域的普通技術(shù)人員而言，可以 理解在不脫離本發(fā)明的原理和精神的情況下可以對這些實(shí)施例進(jìn)行多種變化、修改、替換 和變型，本發(fā)明的范圍由所附權(quán)利要求及其等同限定。
權(quán)利要求
一種半導(dǎo)體結(jié)構(gòu)，包括半導(dǎo)體襯底；以及形成于所述半導(dǎo)體襯底上的閃存器件；其中，所述閃存器件包括形成于所述半導(dǎo)體襯底上的溝道區(qū)；形成于所述溝道區(qū)上的柵堆疊，其中，所述柵堆疊包括形成于所述溝道區(qū)上的第一柵介質(zhì)層、形成于所述第一柵介質(zhì)層上的第一導(dǎo)電層、形成于所述第一導(dǎo)電層上第二柵介質(zhì)層、形成于所述第二柵介質(zhì)層上的第二導(dǎo)電層；分別位于所述溝道區(qū)的兩側(cè)的高摻雜的第一導(dǎo)電類型區(qū)域和第二導(dǎo)電類型區(qū)域，所述第一導(dǎo)電類型和第二導(dǎo)電類型的導(dǎo)電類型相反。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，所述第一柵介質(zhì)層或第二柵介質(zhì)層由包括 Al203、Hf02、HfSi0、HfSi0N、HfTa0、HfTi0、Hf7r0、Si02 和 Si3N4 中的任一種或多種的組合形 成。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，所述第一導(dǎo)電層由包括TiN、TaN、Ti、Ta、Al、 Cu、Ci、Ni或多晶Si中的任一種或多種的組合形成。
4.根據(jù)權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，所述第二導(dǎo)電層與溝道區(qū)的導(dǎo)電類型相反。
5.根據(jù)權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，所述第一導(dǎo)電類型為P型，所述第二導(dǎo)電類型為 n型，所述第二導(dǎo)電層包括高摻雜的第二導(dǎo)電類型的多晶Si。
6.根據(jù)權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，所述第一導(dǎo)電類型為n型，所述第二導(dǎo)電類型為 P型，所述第二導(dǎo)電層包括高摻雜的第二導(dǎo)電類型的多晶Si。
7.根據(jù)權(quán)利要求1至6中任一項(xiàng)所述的半導(dǎo)體結(jié)構(gòu)，其中，所述半導(dǎo)體襯底上方包括 S0I層，所述溝道區(qū)形成于所述S0I層上。
8.根據(jù)權(quán)利要求7所述的半導(dǎo)體結(jié)構(gòu)，其中，所述半導(dǎo)體襯底上包括埋氧層，所述S0I 層形成于所述埋氧層上。
9.一種半導(dǎo)體結(jié)構(gòu)的形成方法，包括提供半導(dǎo)體襯底；在所述半導(dǎo)體襯底上形成柵堆疊，所述柵堆疊包括形成于所述半導(dǎo)體襯底上的第一 柵介質(zhì)層、形成于所述第一柵介質(zhì)層上的第一導(dǎo)電層、形成于所述第一導(dǎo)電層上的第二柵 介質(zhì)層、形成于所述第二柵介質(zhì)層上的第二導(dǎo)電層；在所述半導(dǎo)體襯底上、所述柵堆疊的兩側(cè)進(jìn)行高摻雜，分別形成第一導(dǎo)電類型區(qū)域和 第二導(dǎo)電類型區(qū)域，所述第一導(dǎo)電類型和第二導(dǎo)電類型的導(dǎo)電類型相反。
10.根據(jù)權(quán)利要求9所述的方法，所述第一導(dǎo)電層由包括TiN、TaN、Ti、Ta、Al、Cu、Ci、 Ni或多晶Si中的任一種或多種的組合形成。
11.根據(jù)權(quán)利要求9所述的方法，所述第一柵介質(zhì)層或第二柵介質(zhì)層由包括A1203、 Hf02、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO, Si02 和 Si3N4 中的任一種或多種的組合形成。
12.根據(jù)權(quán)利要求11所述的方法，在形成所述柵堆疊之前或之后，還包括在所述柵堆疊下方的溝道區(qū)摻雜第一導(dǎo)電類型的離子；以及在形成所述第二導(dǎo)電類型區(qū)域時(shí)，還包括對所述柵堆疊中的第二導(dǎo)電層進(jìn)行高摻雜以 形成第二導(dǎo)電類型的導(dǎo)電層，其中所述第二導(dǎo)電層包括多晶Si。
13.根據(jù)權(quán)利要求9所述的方法，所述第一導(dǎo)電類型為p型，所述第二導(dǎo)電類型為n型。
14.根據(jù)權(quán)利要求9所述的方法，所述第一導(dǎo)電類型為n型，所述第二導(dǎo)電類型為p型。
15.根據(jù)權(quán)利要求9至14中任一項(xiàng)所述的方法，在形成所述柵堆疊之前，還包括在所述 半導(dǎo)體襯底上形成S0I層。
16.根據(jù)權(quán)利要求15所述的方法，在形成所述S0I層之前，還包括在所述半導(dǎo)體襯底上形成埋氧層。
全文摘要
本發(fā)明提出一種半導(dǎo)體結(jié)構(gòu)和該結(jié)構(gòu)的形成方法，該結(jié)構(gòu)包括半導(dǎo)體襯底；以及形成于所述半導(dǎo)體襯底上的閃存器件；其中，所述閃存器件包括形成于所述半導(dǎo)體襯底上的溝道區(qū)；形成于所述溝道區(qū)上的柵堆疊，其中，所述柵堆疊包括形成于所述溝道區(qū)上第一柵介質(zhì)層；形成于所述第一柵介質(zhì)層上的第一導(dǎo)電層；形成于所述第一導(dǎo)電層上的第二柵介質(zhì)層；形成于所述第二柵介質(zhì)層上的第二導(dǎo)電層；高摻雜的第一導(dǎo)電類型區(qū)域和第二導(dǎo)電類型區(qū)域，分別位于所述溝道區(qū)的兩側(cè)，所述第一導(dǎo)電類型和第二導(dǎo)電類型的導(dǎo)電類型相反。本發(fā)明可用于Tunneling FET實(shí)現(xiàn)信息存儲。
文檔編號H01L21/28GK101866931SQ201010181638
公開日2010年10月20日 申請日期2010年5月19日 優(yōu)先權(quán)日2010年5月19日
發(fā)明者尹海洲, 朱慧瓏, 駱志炯 申請人:中國科學(xué)院微電子研究所