專利名稱：垂直溝道雙柵隧穿晶體管及其制備方法
技術領域：
本發(fā)明半導體器件技術領域，具體涉及一種半導體器件及其制造方法，特別涉及一種包含采用垂直溝道雙柵結構的N型隧穿晶體管和采用凹陷溝道的P型MOS晶體管的倒 相器集成電路及其制造方法，屬于30納米技術節(jié)點以下制造技術。
背景技術：
近年來，以硅集成電路為核心的微電子技術得到了迅速的發(fā)展，集成電路芯片的 發(fā)展基本上遵循摩爾定律，即半導體芯片的集成度以每18個月翻一番的速度增長。如今的 集成電路器件技術節(jié)點已經(jīng)處于45納米左右，金屬-氧化物-硅場效應晶體管(MOSFET) 的尺寸不斷地變小，單位陣列上的晶體管密度也越來越高，隨之而來的短溝道效應也愈加 明顯，它使得晶體管的漏電流上升、閾值電壓降低，增加了集成芯片的功耗。當溝道長度下 降到30納米以下時，有必要使用新型的器件以獲得較小的漏電流，從而降低芯片功耗。解決上述問題的方案之一就是采用隧穿場效應晶體管(TFET)結構。和傳統(tǒng)的 MOSFET相比，隧穿場效應晶體管可以進一步縮小電路的尺寸，具有低漏電流、低亞閾值擺 幅、低功耗等優(yōu)異特性。圖1給出了一個平面溝道的隧穿場效應晶體管結構，它包括一個襯 底區(qū)100、一個源區(qū)101、一個漏區(qū)102和一個柵區(qū)，所述柵區(qū)包括一個絕緣層110和一個導 電層103。104是柵區(qū)的側墻結構，為絕緣材料，比如為氮化硅。105是該晶體管的鈍化層， 它們將該晶體管與其它器件隔開，并保護該晶體管不受外界環(huán)境的影響。導體106、107和 108是金屬材料，分別作為該晶體管源極、柵極和漏極的電極。對于N型的隧穿型場效應晶 體管，源區(qū)101為P型摻雜，漏區(qū)102為N型摻雜，當柵極和漏極加正電壓時，晶體管開啟， 此時，漏極的正電壓使得漏區(qū)102與源區(qū)101形成一個反向偏壓的二極管，因而降低了漏電 流。然而，隧穿型場效應晶體管雖然在可以微縮到20納米以下，但是在減小漏電流的同時， 其驅動電流卻也有所降低。
發(fā)明內(nèi)容
本發(fā)明的目的在于提出一種新型的半導體器件及其制備方法，該半導體器件在抑 制漏電流產(chǎn)生的同時，也可以提高驅動電流。本發(fā)明提出的新型的半導體器件，它包括一個半導體襯底、在所述半導體襯底上 形成的一個N型隧穿晶體管和一個P型MOS晶體管。所述的半導體襯底為單晶硅、多晶硅 或者絕緣體上的硅(SOI)。進一步地，對于所述的N型隧穿應晶體管采用垂直溝道結構，還包括在所述半導 體襯底內(nèi)垂直溝道之下形成的具有第一種摻雜類型的漏區(qū)；在所述半導體襯底內(nèi)垂直溝道 之上形成的具有第二種摻雜類型的源區(qū)；在所述垂直溝道的兩側形成的垂直于襯底表面的 柵區(qū)。所述的第一種摻雜類型為η型，第二種摻雜類型為P型。所述的柵區(qū)包括一層柵氧 化層、一層高K材料層和一層金屬柵材料，所述的金屬柵材料為TiN、TaN、Ru02、Ru或WSi合 金，或者其摻雜的多晶硅材料。
更進一步地，對于所述的P型MOS晶體管采用凹陷溝道結構，還包括所述半導體 襯底內(nèi)的第一種摻雜類型的區(qū)域；在所述半導體襯底內(nèi)凹陷溝道區(qū)域的兩側形成的具有第 二種摻雜類型的源區(qū)和漏區(qū)；在所述凹陷溝道區(qū)域之上形成的覆蓋整個凹陷溝道區(qū)域的柵 區(qū)。所述的第一種摻雜類型為η型，第二種摻雜類型為ρ型。所述的柵區(qū)包括一層柵氧化 層、一層高K材料層和一層金屬柵材料，所述的金屬柵材料為TiN、TaN, RuO2, Ru、WSi合金 或者摻雜的多晶硅材料。垂直溝道的雙柵隧穿晶體管在減小漏電流的同時也可以獲得更高的驅動電流，而且凹陷型的溝道結構，使得P型MOS晶體管的溝道長度可以大于水平方向的柵長，從而抑制 了漏電流的產(chǎn)生。同時，金屬柵和高介電常數(shù)柵介質(zhì)的使用，一方面降低了柵極的漏電流， 另一方面也可以降低柵介質(zhì)的電學厚度，從而可以提高柵極對溝道電流的控制能力。本發(fā)明還提出了這種新型的半導體器件的制造方法，包括如下步驟提供一個具有第一種摻雜類型的半導體襯底；進行離子注入，在所述半導體襯底內(nèi)形成第一種摻雜類型的區(qū)域；進行離子注入，在所述半導體襯底內(nèi)形成第二種摻雜類型的區(qū)域；淀積形成一層硬質(zhì)掩膜和第一層光刻膠；掩膜曝光刻蝕暴露出襯底，并刻蝕襯底形成器件的凹陷溝道結構；第一層光刻膠剝離；旋涂形成第二層光刻膠；掩膜曝光刻蝕暴露出襯底，并刻蝕襯底形成器件的垂直溝道結構；剝除第二層光刻膠和剩余的硬質(zhì)掩膜；依次形成第一種絕緣薄膜、第二種絕緣薄膜、第一種導電薄膜和第三層光刻膠；掩膜曝光刻蝕形成器件的柵極結構；第三層光刻膠剝離；淀積第三種絕緣薄膜并對其進行刻蝕形成側墻結構；刻蝕所述第一種、第二種絕緣薄膜以露出所述第一種、第二種摻雜類型的區(qū)域；淀積第三種絕緣薄膜，并對其進行刻蝕形成通孔；淀積第二種導電薄膜形成電極。進一步地，所述的半導體襯底為單晶硅、多晶硅或者絕緣體上的硅(S0I)。所 述的硬質(zhì)掩膜為二氧化硅或者氮化硅。所述第一種絕緣薄膜為二氧化硅，其厚度范圍為 0. I-Inm0所述第二層絕緣薄膜為高介電常數(shù)介質(zhì)，可以為氧化鉿、氧化鋯、氧化鑭、氧化鉭、 氧化鍶或氧化銥，其厚度范圍為3-lOnm。所述第三種絕緣薄膜為二氧化硅、氮化硅或者為它 們之間相混合的絕緣材料。所述第一種導電薄膜為金屬柵材料，可以為TiN、TaN, RuO2, Ru 或WSi合金，或者為其摻雜的多晶硅材料。所述第二種導電薄膜為金屬鋁、金屬鎢或者為其 它金屬導電材料。所述的第一種摻雜類型為η型；第二種摻雜類型為P型。更進一步地，所述凹陷溝道結構的刻蝕過程和所述垂直溝道結構刻蝕過程也可以 進行互換，即可以先刻蝕形成器件的垂直溝道結構，再進行刻蝕形成器件的凹陷溝道結構。采用本發(fā)明的半導體器件可以構成一個倒相器集成電路，并且可以降低晶體管中 的漏電流，降低集成電路芯片的功耗。
圖1是現(xiàn)有的平面溝道的隧穿場效應晶體管的剖面圖。圖2至圖8是制造本發(fā)明提供的一種半導體器件的實施例工藝流程圖。圖9a和圖9b是對圖8所示半導體器件施加不同電壓時構成的一個倒相器的等效電路圖。
具體實施例方式下面將參照附圖對本發(fā)明的一個示例性實施方式作詳細說明。在圖中，為了方便 說明，放大了層和區(qū)域的厚度，所示大小并不代表實際尺寸。盡管這些圖并不是完全準確的 反映出器件的實際尺寸，但是它們還是完整的反映了區(qū)域和組成結構之間的相互位置，特 別是組成結構之間的上下和相鄰關系。參考圖是本發(fā)明的理想化實施例的示意圖，本發(fā)明所示的實施例不應該被認為僅 限于圖中所示區(qū)域的特定形狀，而是包括所得到的形狀，比如制造引起的偏差。同時在下面 的描述中，所使用的術語晶片和襯底可以理解為包括正在工藝加工中的半導體晶片，可能 包括在其上所制備的其它薄膜層。首先，在提供的半導體襯底上淀積形成一層光刻膠201，并通過掩膜曝光光刻出需 摻雜的圖形，然后進行η型雜質(zhì)離子注入形成摻雜的區(qū)域202，如圖2。其中，襯底200a為 含輕摻雜η型或者ρ型雜質(zhì)的硅層，或為絕緣氧化層；襯底200b為含輕ρ型雜質(zhì)的硅層，或 為絕緣氧化層；襯底200c為輕摻雜η型雜質(zhì)的硅層。接下來，剝離光刻膠201，然后進行ρ型雜質(zhì)離子注入形成摻雜的區(qū)域203，如圖3 所示。接下來，再淀積形成一層氮化硅薄膜210和一層光刻膠，然后采用干法刻蝕與濕 法刻蝕相結合的刻蝕方法形成器件的凹陷溝道區(qū)域211，然后剝除剩余的光刻膠，形成如圖 4所示的結構。接下來，旋涂一層新的光刻膠，然后刻蝕形成器件的垂直溝道結構，最后剝除剩余 的光刻膠和氮化硅薄膜210，如圖5所示。需要注意的是，在上面的刻蝕過程中，也可以先進行刻蝕形成器件的垂直溝道結 構，再刻蝕形成器件的凹陷溝道結構。接下來，依次形成一層二氧化硅薄膜204、一層高K材料層205和一層金屬柵材料 206，再淀積一層光刻膠，然后通過掩膜、曝光、刻蝕形成器件的柵極結構，最后剝離光刻膠， 形成的結構如圖6所示。金屬柵材料206可以為TiN、TaN, Ru02、Ru、WSi合金或者摻雜的 多晶硅材料。二氧化硅薄膜204作為絕緣層，厚度為幾個埃，目的是改善界面特性；高K材 料層205的厚度為3-lOnm，目的是減小漏電流。接下來，淀積形成一層氮化硅薄膜207，然后對其刻蝕形成側墻結構，并刻蝕高K 材料層205和二氧化硅薄膜204以露出摻雜的區(qū)域201和202，如圖7所示。最后，淀積一層絕緣介質(zhì)208和一層光刻膠，絕緣介質(zhì)208可以為氧化硅或為氮化 硅，然后通過掩膜、曝光、刻蝕的方法形成通孔，并將光刻膠剝離，接著再淀積一層金屬，可 以為鋁或為鎢。然后刻蝕形成電極209a、209b、209c、209d、209e、209f和209g、最終形成如 圖8所示的器件結構。
對于如圖8所示的結構，以電極209a、290c和209f作為輸入端Vin，以電極209d和 209e作為輸出端Vout，以電極209b接低電位(接地)Vgnd，以電極209g接正高電位Vdd， 如圖9a，此時可構成一個倒相器電路，其等效電路如圖9b所示，該倒相器電路包括一個N型 的隧穿晶體管(NTFET) 301和一個P型的MOS晶體管(PMOS) 302。當輸入Vin為高電位時， NTFET301導通，PMOS截止，此時輸出Vout接近為低電位Vgnd (邏輯為0)；當輸入Vin為低 電位時，NTFET301截止，PMOS導通，輸出Vout接近為高電為Vdd(邏輯為1)。
如上所述，在不偏離本發(fā)明精神和范圍的情況下，還可以構成許多有很大差別的 實施例。應當理解，除了如所附的權利要求所限定的，本發(fā)明不限于在說明書中所述的具體 實例。
權利要求
一種半導體器件，其特征在于，該半導體器件包括一個半導體襯底、在所述半導體襯底上形成的一個N型隧穿晶體管和一個P型MOS晶體管。
2.根據(jù)權利要求1所述的半導體器件，其特征在于，所述的半導體襯底為單晶硅、多晶 硅或者絕緣體上的硅。
3.根據(jù)權利要求1所述的半導體器件，其特征在于，所述的N型隧穿應晶體管包括 在所述半導體襯底內(nèi)形成的垂直溝道結構；在所述半導體襯底內(nèi)垂直溝道之下形成的具有第一種摻雜類型的漏區(qū)； 在所述半導體襯底內(nèi)垂直溝道之上形成的具有第二種摻雜類型的源區(qū)； 在所述垂直溝道的兩側形成的垂直于襯底表面的柵區(qū)。
4.根據(jù)權利要求3所述的半導體器件，其特征在于，所述的第一種摻雜類型為η型，第 二種摻雜類型為P型。
5.根據(jù)權利要求3所述的半導體器件，其特征在于，所述的柵區(qū)包括一層柵氧化層、一 層高K材料層和一層金屬柵材料。
6.根據(jù)權利要求5所述的半導體器件，其特征在于，所述的金屬柵材料為TiN、TaN, RuO2, Ru或WSi合金，或者其摻雜的多晶硅材料。
7.根據(jù)權利要求1所述的半導體器件，其特征在于，所述的P型MOS晶體管包括 所述半導體襯底內(nèi)的第一種摻雜類型的區(qū)域；在所述半導體襯底內(nèi)形成的具有第二種摻雜類型的源區(qū)和漏區(qū)； 在所述半導體襯底內(nèi)形成的介于源區(qū)和漏區(qū)之間的凹陷溝道區(qū)域； 在所述凹陷溝道區(qū)域之上形成的覆蓋整個凹陷溝道區(qū)域的柵區(qū)。
8.根據(jù)權利要求7所述的半導體器件，其特征在于，所述的第一種摻雜類型為η型，第 二種摻雜類型為P型。
9.根據(jù)權利要求7所述的半導體器件，其特征在于，所述的柵區(qū)包括一層柵氧化層、一 層高K材料層和一層金屬柵材料。
10.根據(jù)權利要求9所述的半導體器件，其特征在于，所述的金屬柵材料為TiN、TaN, RuO2, Ru或WSi合金，或者其摻雜的多晶硅材料。
11.一種如權利要求1所述半導體器件的制造方法，其特征在于，包括如下步驟 一個具有第一種摻雜類型的半導體襯底；進行離子注入，在所述半導體襯底內(nèi)形成第一種摻雜類型的區(qū)域； 進行離子注入，在所述半導體襯底內(nèi)形成第二種摻雜類型的區(qū)域； 淀積形成一層硬質(zhì)掩膜；對所述硬質(zhì)掩膜和襯底進行刻蝕形成器件的一個凹陷溝道結構和一個位于所述第一 種摻雜類型區(qū)域上方的垂直溝道結構； 剝除剩余的硬質(zhì)掩膜；依次形成第一種絕緣薄膜、第二種絕緣薄膜、第一種導電薄膜和第一層光刻膠； 掩膜曝光刻蝕形成器件的柵極結構； 第一層光刻膠剝離；淀積第三種絕緣薄膜并對其進行刻蝕形成側墻結構；刻蝕所述第一種、第二種絕緣薄膜以露出所述第一種、第二種摻雜類型的區(qū)域；淀積第三種絕緣薄膜；對所述第三種絕緣薄膜進行刻蝕形成通孔；淀積第二種導電薄膜形成電極。
12.根據(jù)權利要求11所述的方法，其特征在于，所述的半導體襯底為單晶硅、多晶硅或 者絕緣體上的硅。
13.根據(jù)權利要求11所述的方法，其特征在于，所述的硬質(zhì)掩膜為二氧化硅或者氮化娃。
14.根據(jù)權利要求11所述的方法，其特征在于，所述的第一種摻雜類型為η型，第二種 摻雜類型為P型。
15.根據(jù)權利要求11所述的方法，其特征在于，所述的第一種絕緣薄膜為二氧化硅，其 厚度范圍為0. 1-lnm。
16.根據(jù)權利要求11所述的方法，其特征在于，所述的第二種絕緣薄膜的材料為高介 電常數(shù)介質(zhì)材料氧化鉿、氧化鋯、氧化鑭、氧化鉭、氧化鍶或氧化銥，其厚度范圍為3-lOnm。
17.根據(jù)權利要求11所述的方法，其特征在于，所述的第一種導電薄膜的材料為金屬 柵材料TiN、TaN, RuO2, Ru或WSi合金，或者其摻雜的多晶硅材料。
18.根據(jù)權利要求11所述的方法，其特征在于，所述的第三種絕緣薄膜的材料為二氧 化硅、氮化硅或者為它們之間相混合的絕緣材料。
19.根據(jù)權利要求11所述的方法，其特征在于，所述的第二種導電薄膜的材料為金屬 鋁、金屬鎢或者為其它金屬導電材料。
全文摘要
本發(fā)明屬于半導體器件技術領域，具體本發(fā)明公開了一種半導體器件，它包括一個N型隧穿晶體管和一個P型MOS晶體管。對于N型隧穿晶體管，采用垂直溝道雙柵結構；對于P型MOS晶體管，采用凹陷溝道結構。本發(fā)明還公開了上述半導體器件的制造方法。本發(fā)明制造的半導體器件具有低漏電流、高驅動電流等優(yōu)點，采用本發(fā)明的集成電路大大降低了芯片功耗。
文檔編號H01L27/092GK101819975SQ20101016245
公開日2010年9月1日 申請日期2010年4月28日 優(yōu)先權日2010年4月28日
發(fā)明者張衛(wèi), 王鵬飛, 臧松干 申請人:復旦大學