專利名稱：一種體區(qū)接觸的soi晶體管結(jié)構(gòu)及其制備方法
技術(shù)領(lǐng)域：
本發(fā)明屬于半導(dǎo)體及其制造技術(shù)領(lǐng)域，尤其涉及一種體區(qū)接觸的SOI晶體管結(jié)構(gòu) 及制備方法。
背景技術(shù)：
近年來(lái)，以硅集成電路為核心的微電子技術(shù)得到了迅速的發(fā)展，集成電路芯片的 發(fā)展基本上遵循摩爾定律，即半導(dǎo)體芯片的集成度以每18個(gè)月翻一番的速度增長(zhǎng)?？墒请S 著半導(dǎo)體芯片集成度的不斷增加，MOS晶體管的溝道長(zhǎng)度也在不斷的縮短，當(dāng)MOS晶體管的 溝道長(zhǎng)度變得非常短時(shí)，短溝道效應(yīng)會(huì)使半導(dǎo)體芯片性能劣化，甚至無(wú)法正常工作。傳統(tǒng)的 硅集成電路芯片一般制作在體硅上。以絕緣體上的硅(SOI，Silicon on insulator)為襯底的大規(guī)模集成電路芯片從 90納米技術(shù)節(jié)點(diǎn)開(kāi)始被部分半導(dǎo)體公司制造。SOI集成電路芯片具有抗輻照能力強(qiáng)、器件 之間隔離簡(jiǎn)單、寄生電容小、抗閂鎖效應(yīng)強(qiáng)等優(yōu)點(diǎn)。同時(shí)，SOI全耗盡型場(chǎng)效應(yīng)晶體管在短 溝道效應(yīng)的控制上有優(yōu)異的表現(xiàn)，和體硅晶體管相比有更好的更高的可縮微性。因此，超薄 硅體SOI襯底以及制作在其上的全耗盡型場(chǎng)效應(yīng)晶體管在未來(lái)的半導(dǎo)體集成電路中有著 很大的應(yīng)用前景。與此同時(shí)，SOI集成電路芯片，特別是SOI全耗盡型場(chǎng)效應(yīng)晶體管集成電路芯片也 有隨之而來(lái)的缺點(diǎn)浮體效應(yīng)和較低的散熱能力。浮體效應(yīng)導(dǎo)致場(chǎng)效應(yīng)晶體管產(chǎn)生一定的 記憶效應(yīng)，降低了集成電路運(yùn)行的可靠性。因此，如何形成高效的SOI場(chǎng)效應(yīng)晶體管的體區(qū) 接觸是一個(gè)重要的課題。

發(fā)明內(nèi)容
本發(fā)明所要解決的技術(shù)問(wèn)題是，如何降低SOI結(jié)構(gòu)中的浮體效應(yīng)和提高散熱能 力。為解決上述技術(shù)問(wèn)題，本發(fā)明提出了一種體區(qū)接觸的SOI晶體管結(jié)構(gòu)，包括在刻 蝕掉SOI氧化層和SOI上部硅后填充有絕緣介質(zhì)的第一結(jié)構(gòu)，和SOI氧化層中在所述第一 結(jié)構(gòu)附近的多晶硅層，所述多晶硅層將SOI底部硅與SOI上部硅連接在一起。優(yōu)選地，所述SOI晶體管結(jié)構(gòu)還包括在SOI表面上的長(zhǎng)方形柵疊層結(jié)構(gòu)。優(yōu)選地，所述SOI晶體管結(jié)構(gòu)還包括在SOI表面上的T形柵疊層結(jié)構(gòu)，具體是指 在所述第一結(jié)構(gòu)處，所述T形結(jié)構(gòu)的柵疊層結(jié)構(gòu)在豎向長(zhǎng)方形的基礎(chǔ)上增加了一塊橫向的 長(zhǎng)方形。優(yōu)選地，所述柵疊層結(jié)構(gòu)至少包括一層?xùn)沤^緣層和一層?xùn)艑?dǎo)電層。另，本發(fā)明還提出了一種體區(qū)接觸的SOI晶體管結(jié)構(gòu)的制備方法，包括在SOI上 生成一硬掩模層，所述制備方法還包括步驟1，光刻、刻蝕一可露出SOI底部硅(1)的開(kāi)口 ；步驟2，通過(guò)所述開(kāi)口，對(duì)SOI氧化層(2)進(jìn)行濕法刻蝕；
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步驟3，在所述開(kāi)口處，淀積一多晶硅層，并進(jìn)行各向異性干法刻蝕；步驟4，在所述開(kāi)口處，淀積一絕緣介質(zhì)層，并進(jìn)行平整化處理；步驟5，淀積并刻蝕形成柵疊層結(jié)構(gòu)，通過(guò)離子注入形成晶體管的源、漏結(jié)。優(yōu)選地，所述步驟5中的柵疊層結(jié)構(gòu)覆蓋所述開(kāi)口。優(yōu)選地，所述步驟2具體是指，用含氫氟酸的溶液對(duì)SOI中的氧化層(2)進(jìn)行各向 同性濕法刻蝕，所述SOI中的氧化層(2)被橫向刻蝕，橫向刻蝕的距離由刻蝕時(shí)間進(jìn)行控 制。優(yōu)選地，所述橫向刻蝕的距離小于所述晶體管的柵電極長(zhǎng)度。優(yōu)選地，所述步驟4中淀積的絕緣介質(zhì)層，為二氧化硅層；所述對(duì)該介質(zhì)層進(jìn)行平 整化處理，采用的是化學(xué)機(jī)械拋光或刻蝕的方法。優(yōu)選地，所述步驟5中柵疊層結(jié)構(gòu)為長(zhǎng)方形。 優(yōu)選地，所述步驟5中柵疊層結(jié)構(gòu)為T形，具體是指在所述開(kāi)口處，所述T形結(jié)構(gòu) 的柵疊層結(jié)構(gòu)在豎向長(zhǎng)方形的基礎(chǔ)上增加了 一塊橫向的長(zhǎng)方形。另，本發(fā)明還提出了一種集成電路芯片，所述芯片上包括至少一個(gè)所述SOI晶體 管結(jié)構(gòu)的半導(dǎo)體器件。與傳統(tǒng)的SOI晶體管結(jié)構(gòu)相比，本發(fā)明的優(yōu)勢(shì)如下本發(fā)明所示的結(jié)構(gòu)能夠有效形成SOI場(chǎng)效應(yīng)晶體管的體區(qū)接觸，消除SOI場(chǎng)效應(yīng) 晶體管的浮體效應(yīng)；本發(fā)明所示結(jié)構(gòu)使SOI場(chǎng)效應(yīng)晶體管的體區(qū)和SOI襯底中的底部硅襯底接觸，能 夠改善SOI晶體管及其集成電路的散熱能力；本發(fā)明所示結(jié)構(gòu)及其制備方法使SOI場(chǎng)效應(yīng)晶體管的體區(qū)和SOI襯底中的底部硅 襯底接觸，能夠最大限度地利用襯底的面積，提高芯片的集成度。


圖1是SOI襯底的平面圖；圖2是圖1所示AA’方向的截面圖；圖3是在圖2所示結(jié)構(gòu)上淀積一硬掩模層后AA’方向的截面圖；圖4是在圖3所示結(jié)構(gòu)上通過(guò)光刻、刻蝕等工藝形成一開(kāi)口的平面圖；圖5是圖4所示AA’方向的截面圖；圖6是在圖5所示結(jié)構(gòu)上濕法刻蝕SOI中的氧化層后AA’方向的截面圖；圖7是在圖6所示結(jié)構(gòu)上淀積一多晶硅層并進(jìn)行各向異性干法刻蝕后AA’方向的 截面圖；圖8是在圖7所示結(jié)構(gòu)上淀積一介質(zhì)層并進(jìn)行平整化處理后的平面圖；圖9是圖8所示AA’方向的截面圖；圖10是在圖9所示結(jié)構(gòu)上刻蝕出有源區(qū)后的平面圖；圖11是圖10所示AA’方向的截面圖；圖12是圖10所示BB’方向的截面圖；圖13是在圖11所示結(jié)構(gòu)上淀積介質(zhì)層并進(jìn)行平整化處理后AA’方向的截面圖；圖14是在圖13所示結(jié)構(gòu)上刻蝕除去SOI表面的硬掩模層后AA’方向的截面4
圖15是在圖14所示結(jié)構(gòu)上淀積柵絕緣層、柵導(dǎo)電層后AA’方向的截面圖；圖16是在圖15所示結(jié)構(gòu)上刻蝕柵導(dǎo)電層和絕緣層后的平面圖一；圖17是圖16所示AA’方向的截面圖；圖18是在圖15所示結(jié)構(gòu)上刻蝕柵導(dǎo)電層和絕緣層后的平面圖二 ；圖19是圖18所示AA’方向的截面圖；圖20是本發(fā)明SOI晶體管結(jié)構(gòu)制備方法的流程圖。
具體實(shí)施例方式本發(fā)明提出了一種體區(qū)接觸的SOI晶體管結(jié)構(gòu)，見(jiàn)圖17，包括在刻蝕掉SOI氧化 層2和SOI上部硅3后填充有絕緣介質(zhì)6的第一結(jié)構(gòu)，和SOI氧化層2中在所述第一結(jié)構(gòu) 附近的多晶硅層5，所述多晶硅層5將SOI底部硅1與SOI上部硅3連接在一起。所述SOI晶體管結(jié)構(gòu)還包括在SOI表面上的長(zhǎng)方形柵疊層結(jié)構(gòu)，見(jiàn)圖16和圖17， 所述長(zhǎng)方形柵疊層結(jié)構(gòu)包括長(zhǎng)方形柵絕緣層8和長(zhǎng)方形柵導(dǎo)電層9。所述SOI晶體管結(jié)構(gòu)還包括在SOI表面上的T形柵疊層結(jié)構(gòu)，見(jiàn)圖18和圖19， 具體是指在所述第一結(jié)構(gòu)處，所述T形柵疊層結(jié)構(gòu)在BB’方向長(zhǎng)方形的基礎(chǔ)上增加了一塊 AA'方向的長(zhǎng)方形，所述T形柵疊層結(jié)構(gòu)包括T形柵絕緣層8和T形柵導(dǎo)電層9。另，本發(fā)明還提出了一種集成電路芯片，所述芯片包括至少一個(gè)所述SOI晶體管 結(jié)構(gòu)的半導(dǎo)體器件。另，本發(fā)明還提出了一種體區(qū)接觸的SOI晶體管結(jié)構(gòu)的制備方法，見(jiàn)圖20，包括 在SOI襯底上生成一硬掩模層，所述制備方法還包括步驟1，光刻、刻蝕一可露出SOI底部硅的開(kāi)口 ；步驟2，通過(guò)所述開(kāi)口，對(duì)SOI氧化層進(jìn)行濕法刻蝕；步驟3，在所述開(kāi)口處，淀積一多晶硅層，并進(jìn)行各向異性干法刻蝕；步驟4，在所述開(kāi)口處，淀積一絕緣介質(zhì)層，并進(jìn)行平整化處理；步驟5，淀積并刻蝕形成柵疊層結(jié)構(gòu)，通過(guò)離子注入形成晶體管的源、漏結(jié)。下面就上述制備方法進(jìn)行具體說(shuō)明實(shí)施例一本實(shí)施例包括圖1至圖17所示的工藝步驟步驟1，提供一塊絕緣體上的硅(SOI，Silicon On Insulator)襯底，見(jiàn)圖1和圖 2，所述SOI襯底包括S0I底部硅1、SOI氧化層2和SOI上部硅3。步驟2，在所述SOI襯底即SOI上部硅3上淀積一硬掩模層4，見(jiàn)圖3。所述硬掩模 層4為絕緣介質(zhì)層，可為以下材料氮化硅(Si3N4)、二氧化硅(SiO2)、或者是氮化硅、二氧化 硅組成的多層結(jié)構(gòu)。步驟3，通過(guò)光刻、刻蝕等工藝形成如圖4和圖5所示的開(kāi)口?？涛g時(shí)，除掉硬掩模 層4、SOI上部硅3和SOI氧化層2，露出SOI底部硅1。步驟4，通過(guò)所述開(kāi)口濕法刻蝕SOI氧化層2。比如用含氫氟酸(HF)的溶液，各向 同性刻蝕SOI氧化層2，因此所述開(kāi)口處的SOI氧化硅層2被橫向刻蝕，橫向刻蝕的距離可 以由刻蝕時(shí)間進(jìn)行控制，形成如圖6所示的結(jié)構(gòu)。步驟5，淀積一多晶硅層5并進(jìn)行各向異性干法刻蝕。進(jìn)行各向異性干法刻蝕該多晶硅層5，剩余的多晶硅層5連接了 SOI上部硅3和SOI底部硅1。見(jiàn)圖7。步驟6，淀積一絕緣介質(zhì)層6并進(jìn)行平整化處理。淀積的絕緣介質(zhì)層6，一般為二 氧化硅，對(duì)該介質(zhì)層進(jìn)行平整化處理，一般用化學(xué)機(jī)械拋光(CMP)或刻蝕等方法，形成如圖 8、圖9所示的結(jié)構(gòu)。步驟7，光刻、刻蝕留出有源區(qū)。所述有源區(qū)為圖10中4所覆蓋的區(qū)域，其余部分 被刻蝕掉，如圖10中4周圍的部分，刻蝕的深度是要求露出有源區(qū)4以外的SOI底部硅1。 所以需要刻蝕掉有源區(qū)周圍結(jié)構(gòu)上的硬掩模層4、SOI上部硅3、SOI氧化層3、開(kāi)口中的介 質(zhì)層6，見(jiàn)圖10、圖11、圖12。步驟8，在所述被刻蝕掉的有源區(qū)周圍，即SOI底部硅1上淀積一介質(zhì)層7并進(jìn)行 平整化處理。與步驟6 —樣，淀積的材料為二氧化硅，見(jiàn)圖13。步驟9，刻蝕除去SOI表面的硬掩模層4和介質(zhì)層6，露出SOI上部硅3，見(jiàn)圖14。步驟10，淀積形成柵疊層，包括柵絕緣層8和柵導(dǎo)電層9。所述柵絕緣層8的材料， 為二氧化硅、氮化硅、含鋯的高K介質(zhì)或者為它們組成的混合物。所述柵導(dǎo)電層9的材料， 為多晶硅、金屬、或者它們組成的多層結(jié)構(gòu)，金屬可以是TiN，TaN，見(jiàn)圖15。步驟11，光刻、圖形化刻蝕柵導(dǎo)電層9和絕緣層8。刻蝕柵導(dǎo)電層9和柵絕緣層8， 形成如圖16、圖17所示的場(chǎng)效應(yīng)晶體管的長(zhǎng)方形柵電極。步驟12，最后進(jìn)入常規(guī)的CMOS工藝在柵電極兩邊的SOI上部硅3中進(jìn)行離子注 入，形成晶體管的源極和漏極。因?yàn)椴捎玫氖亲詫?duì)準(zhǔn)工藝，柵電極之下的SOI上部硅3中形 成晶體管的體區(qū)。由此可見(jiàn)，步驟5中形成的多晶硅層5將所述體區(qū)即柵電極之下的SOI上部硅3 和SOI底部硅1連接在一起，從而避免了通常的SOI場(chǎng)效應(yīng)晶體管的浮體效應(yīng)。實(shí)施例二除了步驟11以外，其他步驟與實(shí)施例一中的步驟完全相同，此方法中步驟11采用 了另外一種柵電極的形狀，見(jiàn)圖18、圖19，這種形狀的柵電極的優(yōu)點(diǎn)是可以增大形成體區(qū) 接觸的工藝窗口，而且增大了體區(qū)接觸的面積。所述體區(qū)接觸是指，SOI上部硅3和SOI下 部硅1通過(guò)多晶硅5形成接觸。而柵電極9以下的SOI上部硅1就是體區(qū)。圖18與圖16 相比，柵電極的面積增大，所以柵電極所覆蓋的SOI上部硅1即體區(qū)面積增大，所以SOI上 部硅3與下部硅1能形成更好的接觸。采用本發(fā)明所提供的結(jié)構(gòu)和制備方法，能夠有效形成SOI場(chǎng)效應(yīng)晶體管的體區(qū)接 觸，消除SOI場(chǎng)效應(yīng)晶體管的浮體效應(yīng)，并改善SOI晶體管及其集成電路的散熱能力，同時(shí) 能夠最大限度地利用襯底的面積，提高芯片的集成度。當(dāng)然，本發(fā)明還可有其他多種實(shí)施例，在不背離本發(fā)明精神及其實(shí)質(zhì)的情況下，熟 悉本領(lǐng)域的技術(shù)人員當(dāng)可根據(jù)本發(fā)明作出各種相應(yīng)的改變和變形，但這些相應(yīng)的改變和變 形都應(yīng)屬于本發(fā)明所附的權(quán)利要求的保護(hù)范圍。
權(quán)利要求
一種體區(qū)接觸的SOI晶體管結(jié)構(gòu)，其特征在于，包括在刻蝕掉SOI氧化層和SOI上部硅后填充有絕緣介質(zhì)的第一結(jié)構(gòu)，和SOI氧化層中在所述第一結(jié)構(gòu)附近的多晶硅層，所述多晶硅層將SOI底部硅與SOI上部硅連接在一起。
2.如權(quán)利要求1所述SOI晶體管結(jié)構(gòu)，其特征在于，所述SOI晶體管結(jié)構(gòu)還包括在SOI 表面上的長(zhǎng)方形柵疊層結(jié)構(gòu)。
3.如權(quán)利要求1所述SOI晶體管結(jié)構(gòu)，其特征在于，所述SOI晶體管結(jié)構(gòu)還包括在SOI 表面上的T形柵疊層結(jié)構(gòu)，具體是指在所述第一結(jié)構(gòu)處，所述T形結(jié)構(gòu)的柵疊層結(jié)構(gòu)在豎向 長(zhǎng)方形的基礎(chǔ)上增加了 一塊橫向的長(zhǎng)方形。
4.如權(quán)利要求2和3所述SOI晶體管結(jié)構(gòu)，其特征在于，所述柵疊層結(jié)構(gòu)至少包括一層 柵絕緣層和一層?xùn)艑?dǎo)電層。
5.一種體區(qū)接觸的SOI晶體管結(jié)構(gòu)的制備方法，包括在SOI襯底上生成一硬掩模層， 其特征在于，所述制備方法還包括步驟1，光刻、刻蝕一個(gè)可露出SOI底部硅的開(kāi)口 ；步驟2，通過(guò)所述開(kāi)口，對(duì)SOI氧化層進(jìn)行濕法刻蝕；步驟3，在所述開(kāi)口處，淀積一多晶硅層，并進(jìn)行各向異性干法刻蝕；步驟4，在所述開(kāi)口處，淀積一絕緣介質(zhì)層，并進(jìn)行平整化處理；步驟5，淀積并刻蝕形成柵疊層結(jié)構(gòu)，通過(guò)離子注入形成晶體管的源、漏結(jié)。
6.如權(quán)利要求5所述SOI晶體管結(jié)構(gòu)的制備方法，其特征在于，所述步驟5中的柵疊層 結(jié)構(gòu)覆蓋所述開(kāi)口。
7.如權(quán)利要求5所述SOI晶體管結(jié)構(gòu)的制備方法，其特征在于，所述步驟2具體是指， 用含氫氟酸的溶液對(duì)SOI中的氧化層進(jìn)行各向同性濕法刻蝕，所述SOI中的氧化層被橫向 刻蝕，橫向刻蝕的距離由刻蝕時(shí)間進(jìn)行控制。
8.如權(quán)利要求7所述SOI晶體管結(jié)構(gòu)的制備方法，其特征在于，所述橫向刻蝕的距離小 于所述晶體管的柵電極長(zhǎng)度。
9.如權(quán)利要求5所述SOI晶體管結(jié)構(gòu)的制備方法，其特征在于，所述步驟4中淀積的絕 緣介質(zhì)層為二氧化硅層；所述對(duì)該介質(zhì)層進(jìn)行平整化處理，采用的是化學(xué)機(jī)械拋光或刻蝕 的方法。
10.如權(quán)利要求5所述SOI晶體管結(jié)構(gòu)的制備方法，其特征在于，所述步驟5中柵疊層 結(jié)構(gòu)為長(zhǎng)方形。
11.如權(quán)利要求5所述SOI晶體管結(jié)構(gòu)的制備方法，其特征在于，所述步驟5中柵疊層 結(jié)構(gòu)為T形，具體是指在所述開(kāi)口處，所述T形結(jié)構(gòu)的柵疊層結(jié)構(gòu)在豎向長(zhǎng)方形的基礎(chǔ)上增 加了一塊橫向的長(zhǎng)方形。
12.—種集成電路芯片，其特征在于，所述芯片上包括至少一個(gè)如權(quán)利要求1所述的 SOI晶體管結(jié)構(gòu)的半導(dǎo)體器件。
全文摘要
本發(fā)明提出了一種體區(qū)接觸的SOI晶體管結(jié)構(gòu)及制備方法，所述方法包括在SOI上生成一硬掩模層；刻蝕可露出SOI底部硅的開(kāi)口；通過(guò)所述開(kāi)口，對(duì)SOI氧化層進(jìn)行濕法刻蝕；在所述開(kāi)口處，淀積一多晶硅層，并進(jìn)行各向異性干法刻蝕；在所述開(kāi)口處，淀積一絕緣介質(zhì)層，并進(jìn)行平整化處理；淀積并刻蝕形成柵疊層結(jié)構(gòu)，通過(guò)離子注入形成晶體管的源、漏結(jié)。采用本發(fā)明能夠有效形成SOI場(chǎng)效應(yīng)晶體管的體區(qū)接觸，消除SOI場(chǎng)效應(yīng)晶體管的浮體效應(yīng)，并改善SOI晶體管及其集成電路的散熱能力。
文檔編號(hào)H01L21/336GK101924110SQ20101015346
公開(kāi)日2010年12月22日 申請(qǐng)日期2010年4月22日 優(yōu)先權(quán)日2010年4月22日
發(fā)明者吳東平, 張世理 申請(qǐng)人:復(fù)旦大學(xué)