專利名稱：封裝組合與應(yīng)用此封裝組合的集成電路裝置的制作方法
封裝組合與應(yīng)用此封裝組合的集成電路裝置技術(shù)領(lǐng)域
本發(fā)明是有關(guān)于一種封裝組合與應(yīng)用此封裝組合的集成電路裝置。
技術(shù)背景
半導(dǎo)體集成電路(IC)工業(yè)經(jīng)歷了快速的成長(zhǎng)。在集成電路技術(shù)產(chǎn)生變革的期 間，當(dāng)幾何尺寸(例如運(yùn)用一制程可制造獲得的最小元件(或線))變小時(shí)，功能密度 (例如每一芯片區(qū)域的內(nèi)連接裝置的數(shù)量)一般都會(huì)增加。此小型化制程一般是通過(guò)增 加生產(chǎn)效率和降低相關(guān)的成本來(lái)提供益處。此縮小化也增加了 IC制造與加工的復(fù)雜度， 而且為了這些欲實(shí)現(xiàn)的發(fā)展，在IC加工和制造中需要有類似的發(fā)展。
例如，內(nèi)連接和封裝問(wèn)題所引起的需求不僅包含對(duì)快速且高效率的IC的需 求，也包含對(duì)同樣高速且可靠的封裝的需求。例示性的芯片封裝系統(tǒng)被稱為“覆晶 (flip-Chip)”技術(shù)，一種將IC設(shè)置在封裝體上的系統(tǒng)。此系統(tǒng)牽涉到將焊接凸塊置放在 晶?；騃C上；翻轉(zhuǎn)IC;將IC與基材上的接觸墊對(duì)準(zhǔn)；以及回焊焊球來(lái)建立IC和基材間 的連接。焊球是做為IC和基板間的內(nèi)連接體。在已知的內(nèi)連接幾何中，可觀察到已知 內(nèi)連接幾何展現(xiàn)出凸塊疲勞以及不受歡迎的連接可靠度。因此，出現(xiàn)一種解決這些內(nèi)連 接幾何問(wèn)題的需求。發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種覆晶封裝組合、集成電路、及封裝組合，解決現(xiàn)有 技術(shù)中的內(nèi)連接幾何問(wèn)題。
本發(fā)明準(zhǔn)備了多個(gè)實(shí)施例。例示性的覆晶封裝組合包含第一基材、第二基材和 設(shè)置于第一基材與第二基材間的多個(gè)連接結(jié)構(gòu)。每一連接結(jié)構(gòu)包含位于第一基材與第二 基材間的內(nèi)連接柱體以及位于內(nèi)連接柱體和第二基材間的焊料，其中內(nèi)連接柱體具有寬 度和第一高度。每?jī)上噜忂B接結(jié)構(gòu)之間的距離是以間隙(pitch)來(lái)定義。第一高度小于 間隙的一半。
例示性的集成電路裝置包含有接合墊的半導(dǎo)體基材以及形成于半導(dǎo)體基材上方 且電性連接至接合墊的凸塊結(jié)構(gòu)，其中每?jī)上噜忂B接結(jié)構(gòu)之間的距離是以間隙來(lái)定義。 每一凸塊結(jié)構(gòu)包含銅柱，此銅柱具有寬度和高度，其中高度小于間隙的一半。
例示性的封裝組合包含一第一基材和一第二基材；以及多個(gè)連接結(jié)構(gòu)，耦接 于該第一基材和該第二基材之間，該些連接結(jié)構(gòu)包含一內(nèi)連接柱體和一連接焊料，其中 每?jī)上噜彽脑撔┻B接結(jié)構(gòu)之間的距離是以一間隙來(lái)定義；其中，該連接結(jié)構(gòu)具有一第一 高度，該內(nèi)連接柱體具有一第二高度，而該焊料具有一第三高度，該第二高度小于該間 隙的一半。
本發(fā)明的實(shí)施例的連接結(jié)構(gòu)幾何有益地增加連接可靠度和減輕凸塊疲勞問(wèn)題。

為讓本發(fā)明的上述和其它目的、特征、和優(yōu)點(diǎn)能更明顯易懂，上文特舉一較佳 實(shí)施例，并配合所附附圖，作詳細(xì)說(shuō)明如下圖1是繪示根據(jù)本發(fā)明的一方面的用以封裝集成電路裝置的方法的流程示意 圖；圖2是繪示根據(jù)本發(fā)明的一方面的上方設(shè)置有凸塊結(jié)構(gòu)的集成電路裝置的實(shí)施 例的剖面示意圖；圖3A-3B是繪示根據(jù)圖1的方法的集成電路裝置封裝制程的實(shí)施例的各種不同 剖面示意圖。主要元件符號(hào)說(shuō)明100 方法102 方塊104:方塊106 方塊200:第一基材 204:接合墊206 鈍化層300:凸塊結(jié)構(gòu)302:底層凸塊金屬化層304:內(nèi)連接柱體306:焊料306a:焊料層306b 焊料層308 連接結(jié)構(gòu)400:第二基材 瑪連接結(jié)構(gòu)高度Hpost 內(nèi)連接柱體高度 Hs 連接焊料高度Wpost 內(nèi)連接柱體寬度
具體實(shí)施例方式本發(fā)明一般是有關(guān)于集成電路封裝制程，特別是有關(guān)于應(yīng)用于覆晶封裝制程的 內(nèi)連接結(jié)構(gòu)。可以理解的是，在本說(shuō)明中提供了許多不同的實(shí)施例或范例，以完成本發(fā)明的 不同特征。以下所討論的元件和配置的特定實(shí)施例僅用以簡(jiǎn)化本發(fā)明。當(dāng)然，這些僅 為實(shí)施例，而并非用以限定本發(fā)明的范圍。例如，在說(shuō)明中提到第一特征形成在第二特 征的上方或之上時(shí)，此說(shuō)明包含第一特征與第二特征直接接觸的實(shí)施例，也包含額外特 征形成于第一特征與第二特征間的實(shí)施例，所以第一特征與第二特征是非直接接觸。另 夕卜，為了簡(jiǎn)化及清楚說(shuō)明起見(jiàn)，重復(fù)使用參考數(shù)字及/或符號(hào)于本發(fā)明的各實(shí)施例中， 然而此重復(fù)本身并非規(guī)定所討論的各實(shí)施例及/或配置之間必須有任何的關(guān)聯(lián)。參照?qǐng)D1、2和3A-3B，方法100、集成電路裝置200 (亦可選擇性地稱為半導(dǎo)體 裝置)、凸塊結(jié)構(gòu)300以及封裝基材400整體敘述如下?？闪私獾剑诜椒?00之前、之 間和之后，可提供額外的步驟，而且以下所描述的一些步驟可因?yàn)轭~外的實(shí)施例而被置 換或移除?？梢岳斫獾氖牵诩呻娐费b置200、凸塊結(jié)構(gòu)300和封裝結(jié)構(gòu)400中，可加 入額外的特征，而且以下所描述的一些特征可因?yàn)榧呻娐费b置200、凸塊結(jié)構(gòu)300和封 裝結(jié)構(gòu)400的額外實(shí)施例而被置換或移除。參照?qǐng)D1和圖2，在方法100的方塊102中，提供其內(nèi)形成有微電子元件的第一 基材200。在本實(shí)施例中，第一基材200為集成電路裝置。第一基材200為包含硅的半導(dǎo)體基材。第一基材200可選擇性地包含基本半導(dǎo)體，包含結(jié)晶硅和/或結(jié)晶鍺；化合物 半導(dǎo)體，包含碳化硅、砷化鎵、磷化鎵、磷化銦、砷化銦和/或銻化銦；合金半導(dǎo)體， 包含硅鍺(SiGe)、磷砷化鎵(GaAsP)、砷化銦鋁(AlInAs)、砷化鋁鎵(AlGaAs)、砷化銦 鎵(GaInAs)、磷化銦鎵(GaInP)和/或磷砷化銦鎵(GaInAsP)；或是其組合物。合金半 導(dǎo)體基材可具有梯度性的硅鍺特征，在此梯度性硅鍺特征中，硅鍺合成物的成分比值是 從梯度性硅鍺特征中的一個(gè)位置的值變化至梯度性硅鍺特征中的另一個(gè)位置的值。此合 金硅鍺可形成于硅基材上。硅鍺基材可受到應(yīng)變作用。再者，半導(dǎo)體基材可為絕緣層上 覆硅(semiconductor on insulator ； SOI)。在一些范例中，半導(dǎo)體基材可包含被摻雜的磊 晶層。在其它的范例中，硅基材可包含多層化合物半導(dǎo)體結(jié)構(gòu)。

第一基材200可根據(jù)本領(lǐng)域公知的設(shè)計(jì)要求(例如P形井或N型井)來(lái)包含各 種不同的摻雜區(qū)域。這些摻雜區(qū)域摻雜有P型摻雜物，例如硼或二氟化硼(BF2) ； N型 摻雜物，例如磷或砷；或是其組合物。摻雜區(qū)域可以P型井結(jié)構(gòu)、N型井結(jié)構(gòu)；雙井 結(jié)構(gòu)或使用成長(zhǎng)結(jié)構(gòu)，來(lái)直接形成于第一基材200上。第一基材200可還包含各種不同 的主動(dòng)區(qū)域，例如為N型金屬氧化半導(dǎo)體(NMOS)晶體管裝置所設(shè)計(jì)的區(qū)域以及為P型 金屬氧化半導(dǎo)體(PMOS)晶體管裝置設(shè)計(jì)的區(qū)域。第一基材200可還包含多個(gè)隔離特征(未繪示)，例如淺溝渠隔離 (shallowtrench isolation ； STI)特征或區(qū)域性硅氧化(local oxidation of silicon ； LOCOS)特 征。隔離特征可定義及隔離各種不同的微電子元件(未繪示)?？尚纬捎诘谝换?00 上的各種微電子元件的例子包含晶體管(例如金屬氧化半導(dǎo)體場(chǎng)效晶體管(metal oxide semiconductor field effect transistors ； MOSFET),互補(bǔ)金屬氧化半導(dǎo)體(complementary metal oxide semiconductor ； CMOS)晶體管，雙載子接面晶體管(bipolar junction transistors ； BJT)、高電壓晶體管、高頻率晶體管、P信道和/或η信道場(chǎng)效晶體管；電 阻；二極管；電容；電感；保險(xiǎn)絲以及其它合適的元件。執(zhí)行各種不同的制程來(lái)形成各 種不同的微電子元件，這些制程包含沉積、蝕刻、植入、微影、退火以及其它合適的制 程。微電子元件彼此互相內(nèi)連接來(lái)形成集成電路裝置，例如邏輯裝置、內(nèi)存裝置(例 如SRAM)、RF裝置、輸入/輸出裝置(I/O)、系統(tǒng)單芯片(system-on-chip; SOC)、 上述裝置的組合物以及其它合適類型的裝置。集成電路裝置可還包含形成于第一基材200上的內(nèi)連接結(jié)構(gòu)。例如，此內(nèi)連接 結(jié)構(gòu)可包含內(nèi)層介電(inter-layer dielectric ； ILD)層、內(nèi)金屬介電(inter-metaldielectric ； IMD)層和金屬化層。內(nèi)連接結(jié)構(gòu)中的內(nèi)層介電層和內(nèi)層金屬介電層包含低介電常數(shù) (low-k)材料、未摻雜硅玻璃(un-doped silicate glass ； USG)、氮化硅、氮氧化硅或其它
合適的材料。低介電常數(shù)材料的介電常數(shù)(k值)可實(shí)質(zhì)小于3.9或?qū)嵸|(zhì)小于2.8。金屬 化層可形成金屬線于內(nèi)連接結(jié)構(gòu)中，此內(nèi)連接結(jié)構(gòu)可用銅或銅合金來(lái)形成。本領(lǐng)域已知 技藝者可了解內(nèi)連接結(jié)構(gòu)的詳細(xì)信息。第一基材200還包含接合墊204。接合墊204為形成于上層內(nèi)層介電層中的上 部金屬化層，此上部金屬化層為導(dǎo)線的一部分且具有露出的表面，此露出表面如果有必 要，可以平坦化制程，例如化學(xué)機(jī)械研磨(chemical mechanicalpolishing ； CMP),來(lái) 處理。用于接合墊204的合適材料包含如銅、鋁、銅合金、移動(dòng)導(dǎo)電材料，但不受限于 此，然而接合墊204也可包含其它材料，例如銅、銀、金、鎳、鎢、上述材料的合金和/或上述材料的多層結(jié)構(gòu)，或利用這些材料來(lái)形成。接合墊204的外形可具有任何合 適的步進(jìn)高度，以實(shí)現(xiàn)適合的接合特性。提供鈍化層206于第一基材200上，并圖案化 來(lái)露出接合墊204的一部分。鈍化層206可用無(wú)機(jī)材料來(lái)形成，這些無(wú)機(jī)材料選自未摻 雜硅玻璃、氮化硅、氮氧化硅、氧化硅及其組合物。鈍化層206可選擇性地以聚合物層 來(lái)形成，此聚合物層可例如為環(huán)氧化物、聚亞酰胺、苯環(huán)丁烯(BCB)、聚苯惡唑(PBO) 或諸如此類的材料。其它相對(duì)較軟的介電材料(通常是有機(jī)的)也可以被使用。在方塊104中，凸塊結(jié)構(gòu)300形成于第一基材200上。如圖2所 繪示，凸塊結(jié) 構(gòu)300形成于接合墊204的露出部分上。凸塊結(jié)構(gòu)300為覆晶組合結(jié)構(gòu)，其可將面朝下 的集成電路裝置(例如第一基材200)的直接電性連接提供至另一基材上，此另一基材 是例如板或電路板(PCB)。在本實(shí)施例中，凸塊結(jié)構(gòu)300包含可利用任何合適制程來(lái)形 成的底層凸塊金屬化(under bump metallization ； UBM)層302、內(nèi)連接柱體304以及焊料 層 306a。底層凸塊金屬化層302形成于鈍化層206和接合墊204的露出部分上。在一 實(shí)施例中，底層凸塊金屬化層302包含擴(kuò)散阻障層和/或種子層。擴(kuò)散阻障層也可稱 為粘著層。雖然擴(kuò)散阻障層可利用鈦來(lái)形成，但擴(kuò)散阻障層亦可利用其它材料，例如 氮化鈦、鉭、氮化鉭或諸如此類的材料。形成的方法包含物理氣相沉積(physical vapor deposition ； PVD)或?yàn)R鍍。種子層可為利用物理氣相沉積或?yàn)R鍍來(lái)形成于擴(kuò)散阻障層上 的銅種子層。種子層可利用包含銀、鉻、鎳、錫、金或其組合物的銅合金來(lái)形成。在一 實(shí)施例中，底層凸塊金屬化層302為銅/鈦層。類似地，內(nèi)連接柱體304和焊料306可包含任何適合的材料。在本例中，內(nèi)連接 柱體304為金屬柱體，此金屬柱體可利用具有焊接濕潤(rùn)性(solderwettability)的已知材料來(lái) 形成。例如，內(nèi)連接柱體304是由銅形成，此內(nèi)連接柱體304被稱為銅柱(或銅凸塊)。 焊料層306a形成于內(nèi)連接柱體304上。焊料層306a可包含錫(Sn)、錫銀(SnAg)、錫 鉛(Sn-Pb)、錫銀鋅(SnAgZn)、錫鋅(SnZn)、錫鉍銦(SnBi-In)、錫銦(Sn-In)、錫金 (Sn-Au)、錫銅(SnCu)，錫鋅銦(SnZnIn)或錫銀銻(SnAgSb)等。參照?qǐng)D1和圖3A-3B，在方塊106中，凸塊結(jié)構(gòu)耦接至第二基材，并形成連接結(jié) 構(gòu)于第一基材和第二基材之間。更明確地來(lái)說(shuō)，凸塊結(jié)構(gòu)300是耦接至第二基材400，并 形成連接結(jié)構(gòu)308于第一基材200和第二基材400。如圖所示，上方形成有凸塊結(jié)構(gòu)300 的第一基材200被由上往下翻覆，并使第一基材200與第二基材400接觸。第二基材400 可為封裝基材、板材(例如印刷電路板)或其它合適的基材。凸塊結(jié)構(gòu)300是利用形成連接結(jié)構(gòu)308于第一基材200和第二基材400間的各種 不同導(dǎo)電接點(diǎn)，來(lái)與第二基材400接觸，例如，位于接觸墊和/或?qū)щ娐窂缴系牧硪缓噶?層306b。當(dāng)凸塊結(jié)構(gòu)300耦接至第二基材400時(shí)，連接在一起的焊料層306a和306b可 被稱為連接焊料306。例示性的耦接制程包含焊劑施加、芯片配置、芯片接點(diǎn)回焊以及殘 余焊劑清除。第一基材200、連接結(jié)構(gòu)308和第二基材400可被稱為封裝組合結(jié)構(gòu)，在本 實(shí)施例中，或可稱為覆晶封裝組合結(jié)構(gòu)。圖3A-3B標(biāo)示了多種尺寸/特征來(lái)定義封裝組合結(jié)構(gòu)的幾何，特別是凸塊結(jié) 構(gòu)300和連接結(jié)構(gòu)308的幾何。連接結(jié)構(gòu)308包含內(nèi)連接柱體304以及焊料層306a和 306b (被稱為焊料層306)。前述的尺寸/特征包含連接結(jié)構(gòu)308的高度瑪、內(nèi)連接柱體304的高度HP。st、內(nèi)連接柱體304的寬度WP。st和連接焊料306的高度Hs。這些尺寸/特征 還包含用以定義第一連接結(jié)構(gòu)308和第二連接結(jié)構(gòu)308間距離的間隙(或凸塊間隙)。在 本實(shí)施例中，間隙寬度是由連接結(jié)構(gòu)的中心開(kāi)始量測(cè)，然而，其它的設(shè)定也可以考慮， 例如，由連接結(jié)構(gòu)的末端開(kāi)始量測(cè)。連接結(jié)構(gòu)308可具有任何合適的連接結(jié)構(gòu)高度H” 內(nèi)連接柱體高度HP。st、內(nèi)連接柱體寬度WP。st以及連接焊料高度Hs。在已知的連 接結(jié)構(gòu)中，可觀察到已知連接結(jié)構(gòu)展現(xiàn)了凸塊疲勞，特別是當(dāng)連接 結(jié)構(gòu)的高度太高時(shí)。因此，本實(shí)施例展示出可提供較佳連接可靠度以及可減輕凸塊疲勞 的尺寸/特征。例如，內(nèi)連接柱體高度HP。st與間隙之間的關(guān)系可用下式來(lái)表示內(nèi)連接柱體高度< 0.5X間隙。確定內(nèi)連接柱體高度小于間隙的一半，可提供較佳的連接可靠度以及減輕凸塊 疲勞。內(nèi)連接柱體高度^_可以下式來(lái)進(jìn)一步定義 0.21 X間隙< 內(nèi)連接柱體高度HP。st < 0.24 X間隙。因此，內(nèi)連接柱體高度與間隙的比值可介于0.24和0.21之間。再者，幾何規(guī)格包含內(nèi)連接柱體寬度WP。st和間隙，而內(nèi)連接柱體寬度WP。st和間 隙彼此之間的關(guān)系可用下列關(guān)系式來(lái)表示內(nèi)連接柱體寬度> 0.6X間隙。連接結(jié)構(gòu)308的連接焊料高度Hs和連接結(jié)構(gòu)高度H1也可調(diào)整，其中連接結(jié)構(gòu)高 度和連接焊料高度的比值如下連接結(jié)構(gòu)高度/連接焊料高度> 0.44。例示性的連接結(jié)構(gòu)幾何包含范圍實(shí)質(zhì)介于120 μ m至180 μ m之間的間隙；范圍 實(shí)質(zhì)介于30 μ m至90 μ m之間的連接結(jié)構(gòu)高度H1 ；范圍實(shí)質(zhì)介于30 μ m至50 μ m之間 的內(nèi)連接柱體高度HP。st;范圍實(shí)質(zhì)介于40μιη至60μιη之間的連接焊料高度Hs;以及范 圍實(shí)質(zhì)介于60 μ m至100 μ m之間的內(nèi)連接柱體寬度WP。st。內(nèi)連接柱體高度HP。st、連接 結(jié)構(gòu)高度瑪和連接焊料高度Hs可選擇性地被稱為第一高度、第二高度和第三高度。例 示性的連接結(jié)構(gòu)幾何有益地增加連接可靠度和減輕凸塊疲勞問(wèn)題?？梢岳斫獾氖牵煌?的實(shí)施例可以有不同的優(yōu)點(diǎn)，而且沒(méi)有一個(gè)特定的優(yōu)點(diǎn)是所有實(shí)施例都必須具備的。雖然本發(fā)明已以數(shù)個(gè)實(shí)施例揭露如上，然其并非用以限定本發(fā)明，在本發(fā)明所 屬技術(shù)領(lǐng)域中任何具有通常知識(shí)者，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作各種的更 動(dòng)與潤(rùn)飾，因此本發(fā)明的保護(hù)范圍當(dāng)視權(quán)利要求書(shū)所界定的范圍為準(zhǔn)。
權(quán)利要求
1.一種覆晶封裝組合，其特征在于，包含 一第一基材；一第二基材；以及多個(gè)連接結(jié)構(gòu)，設(shè)置于該第一基材和該第二基材之間，其中每?jī)上噜彽脑撔┻B接結(jié) 構(gòu)之間的距離以一間隙來(lái)定義；其中每一該些連接結(jié)構(gòu)包含位于該第一基材與該第二基材間的一內(nèi)連接柱體以及位 于該內(nèi)連接柱體與該第二基材間的一連接焊料； 其中該內(nèi)連接柱體具有一寬度和一第一高度； 其中該第一高度與該間隙彼此之間的關(guān)系以下列關(guān)系式來(lái)表示 該第一高度<0.5X該間隙。
2.根據(jù)權(quán)利要求1所述的覆晶封裝組合，其特征在于，該寬度與該間隙彼此之間的關(guān) 系是以下列關(guān)系式來(lái)表示該寬度> 0.6X該間隙。
3.根據(jù)權(quán)利要求2所述的覆晶封裝組合，其特征在于，該第一高度與該間隙彼此之間 的關(guān)系式是以下列關(guān)系式來(lái)表示0.21 X該間隙<該第一高度< 0J4X該間隙。
4.根據(jù)權(quán)利要求1所述的覆晶封裝組合，其特征在于，該連接結(jié)構(gòu)具有一第二高度， 而該連接焊料具有一第三高度，其中該第二高度和該第三高度的一比值是以下式來(lái)表 示該第三高度/該第二高度> 0.44。
5.—種集成電路，其特征在于，包含 一半導(dǎo)體基材，包含多個(gè)接合墊；以及多個(gè)凸塊結(jié)構(gòu)，形成于該半導(dǎo)體基材上方并電性連接至該些接合墊，其中每?jī)上噜?的該些凸塊結(jié)構(gòu)之間的距離是以一間隙來(lái)定義；其中，每一該些凸塊結(jié)構(gòu)包含一銅柱，該銅柱具有一寬度和一高度，且該高度小于 該間隙的一半。
6.根據(jù)權(quán)利要求5所述的集成電路，其特征在于，該寬度與該間隙的比值大于0.6。
7.根據(jù)權(quán)利要求5所述的集成電路，其特征在于，該高度與該間隙的比值介于(U4和 0.21之間。
8.—種封裝組合，其特征在于，包含一第一基材和一第二基材；以及多個(gè)連接結(jié)構(gòu)，耦接于該第一基材和該第二基材之間，該些連接結(jié)構(gòu)包含一內(nèi)連接 柱體和一連接焊料，其中每?jī)上噜彽脑撔┻B接結(jié)構(gòu)之間的距離是以一間隙來(lái)定義；其中，該連接結(jié)構(gòu)具有一第一高度，該內(nèi)連接柱體具有一第二高度，而該焊料具有 一第三高度，該第二高度小于該間隙的一半。
9.根據(jù)權(quán)利要求8所述的封裝組合，其特征在于，該第三高度和該第一高度的比值大 于 0.44。
10.根據(jù)權(quán)利要求8所述的封裝組合，其特征在于，該第一高度和該間隙的比值的范 圍介于0.21至(U4之間。
全文摘要
本發(fā)明為一種封裝組合與應(yīng)用此封裝組合的集成電路裝置。例示性的封裝組合包含第一基材、第二基材以及設(shè)置于第一基材與第二基材間的連接結(jié)構(gòu)。每一連接結(jié)構(gòu)包含位于第一基材和第二基材間的內(nèi)連接柱體以及位于此內(nèi)連接柱體與第二基材間的焊料，其中內(nèi)連接柱體具有一寬度和一第一高度。每?jī)上噜彽倪B接結(jié)構(gòu)間的距離是以間隙來(lái)表示。前述的第一高度小于此間隙的一半。
文檔編號(hào)H01L23/482GK102024776SQ201010151858
公開(kāi)日2011年4月20日 申請(qǐng)日期2010年4月19日 優(yōu)先權(quán)日2009年9月18日
發(fā)明者沈文維, 蕭景文, 郭正錚, 陳志華, 陳承先 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司