專利名稱：寬帶隙半導體器件的制作方法
技術領域：
本發(fā)明涉及一種功率半導體器件，其中漂移區(qū)由帶隙比硅(Si)的帶隙寬的半導 體材料(下文中稱為WBG半導體)構成。
背景技術：
已經報道(參見例如日本專利申請公開No. 11-354786)通過使用諸如碳化硅(下 文稱為SiC)或氮化鎵(下文稱為GaN)之類的帶隙比硅的帶隙寬的半導體作為用于功率開 關的場效應晶體管(下文稱為功率M0SFET)的半導體材料，能實現(xiàn)比硅的導通電阻低得多 的導通電阻。所謂的IGBT通常用作功率開關的半導體器件，而且逆變器是其應用之一。圖8是 示出逆變器配置的電路圖。如圖8所示，在典型的三相逆變器電路中，上臂50、51、52和下 臂53、54、55在相U、V以及W中的每一相中串聯(lián)連接，而上臂和下臂的串聯(lián)連接結構并聯(lián)連 接。各臂由IGBT和FWD (二極管)構成，該二極管連接IGBT的集電極與發(fā)射極之間的陰極 和陽極。在諸如圖8所示的電路配置中，負載短路會因為諸如由對IGBT的異常柵極脈沖引 起的錯誤操作或噪聲和錯誤連接之類的多種因素而發(fā)生。在負載短路出現(xiàn)的情況下，逆變 器控制系統(tǒng)檢測到異常，從而流向該元件的電流受限或系統(tǒng)關閉。然而，在負載短路時，在 保護電路啟動之前的短時間內，IGBT經歷高壓和大電流的壓力狀態(tài)。因此，用作各臂的開關元件的IGBT或FET需要稱為負載短路耐受能力的擊穿耐受 能力。該負載短路能力是顯示元件在負載短路時在保護電路啟動之前能耐受短時間高壓和 大電流的壓力狀態(tài)的時間段的指示器。負載短路耐受能力的標準值一般為當在正常導通狀 態(tài)在該元件的絕對額定電壓的2/3的電源電壓下施加柵極電壓時，該元件在10ii sec內不 會擊穿，但最近設計了一種系統(tǒng)以進一步縮短短路檢測時間以實現(xiàn)強調導通電壓的設計。當通過使用采用WBG半導體的FET來構造逆變器時，非常期望該FET具有與采用 Si的常規(guī)FET相同量級的負載短路耐受時間。已經針對主要用作開關元件的IGBT詳細分 析了負載短路期間引起擊穿的機制(例如，參見M. Otsuki和另外六人的“具有新的熱管理 解決方案的高級薄晶片 IGBT (Advanced Thin Wafer IGBTs with New Thermal Management Solution) ”，ISPSD' 2003會議論文集第144-147頁)。根據其分析結果，在負載短路期間 的過高發(fā)熱損耗導致元件溫度升高。因此，PN結的漏電流增大、熱燒盡(burn-up)開始，從 而發(fā)生擊穿。Si的帶隙窄至約1. leV。因此，在等于或高于200°C的溫度下，Si局部移動至本征 區(qū)、喪失其半導體性質，并成為導體。因此，由這樣的溫度升高至200°C或更高溫度引起的元 件擊穿頻繁發(fā)生。為避免該擊穿，設計了采用Si的IGBT和FET，從而負載短路時的電流采 取適當值，藉此防止半導體區(qū)的工作溫度超過臨界點?；蛘撸ㄟ^利用外部電路賦予限流功 能來防止負載短路擊穿(例如，參見M. Otsuki和另外三個人的“接近IGBT性能界限的第三 代 IGBT (The 3rd Generation IGBT Toward a Limitation of IGBT Performance)，，，1993年的第五屆ISPSD會議論文集第24-29頁)。用于逆變器的Si IGBT是使用雙極效應的器件。因此，飽和電流可被限制為低值， 同時抑制導通電壓。此外，在等于或高于600V的高擊穿電壓區(qū)中，Si的M0SFET的導通電 阻使M0SFET表面上的電阻比硅襯底的電阻低得多。因此，即使M0SFET自身的飽和電流減 小，對導通電阻產生的影響也小。因此，設計成降低導通電阻的手段不一定與設計成延長負 載短路耐受時間的手段一起實現(xiàn)。

發(fā)明內容
在采用SiC或GaN的功率M0SFET中，M0SFET的遷移率低于硅的遷移率。因此，已 經反復進行研究以通過多種手段來克服該缺點。例如，已通過使用用于制造柵極氧化物膜 的方法提高了 M0SFET遷移率，或為了降低導通電阻，已將溝槽結構引入M0SFET結構中，或 已通過使M0SFET微型化來增大每單位表面積的M0SFET密度。圖6是常規(guī)垂直溝槽M0SFET 的截面圖。圖7是常規(guī)垂直平面M0SFET的截面圖。在圖6中，附圖標記13表示n型高濃度 半導體襯底，14表示n型基層，15表示p阱，16表示多晶硅柵電極，17表示柵極絕緣膜，18 表示n型源區(qū)，19表示源電極，以及20表示層間絕緣膜。在圖7中所示的平面M0SFET中， P阱21選擇性地形成，n型源區(qū)18在p阱21的表面上選擇性地形成，以及柵電極22在半 導體襯底上形成，其中絕緣膜20插入柵電極22與半導體襯底之間。圖9是示出在溝槽結 構和平面結構用于提高擊穿電壓為1200V的M0SFET的M0SFET遷移率的情況下，導通電阻 如何取決于單位單元大小(針對橫坐標繪制)的特性圖。如圖9所示，通過使用溝槽結構、 提高遷移率或微型化降低了導通電阻并使其接近作為界限的襯底電阻。然而，利用這些手段，無論使用哪種方法，都存在與以上討論的負載短路耐受時間 相關聯(lián)的嚴重問題。因此，關鍵在于，通過上述手段，M0SFET電阻的增大引起短路電流值的 增大。該結果不同于利用Si獲得的結果，而且其原因在于在諸如SiC和GaN之類的WBG 半導體的情況下，半導體襯底本身的電阻比Si的電阻低得多，而且導通電阻幾乎完全取決 于半導體襯底表面的M0SFET部分。在圖10中，針對橫坐標繪制導通電阻，而且針對左縱坐 標繪制飽和電流。因為導通電阻減小且接近界限電阻，所以飽和電流迅速增大。該圖中的 左縱坐標示出了 1200V元件在電源電壓為800V的情況下，溫度在1 P sec內升高。因此，因 為電壓恒定且等于800V，所以實現(xiàn)了這樣的關系，因為發(fā)熱損耗與飽和電流成比例從而溫 度升高也與電流成比例。因為短路時間短至IP sec，所以熱傳導產生的熱耗散影響實際不 存在，而且溫度僅由半導體的熱容確定。因此，只要目的是減小導通電阻以呈現(xiàn)WBG半導體 固有的性能，負載短路耐受能力就難以保證。在目的是確保負載短路耐受能力的情況下，導 通電阻被限制為最高約2mQ cm2，如圖10所示，從而采用WBG半導體的優(yōu)點喪失。為了避免這樣的情況，必須提供如上所述的限流功能。圖11和12是設置了限流 保護功能的此類M0SFET的電路圖的示例。因此，如圖11所示，感測電阻器5被插入靈敏晶 體管4的源極側，該靈敏晶體管監(jiān)測單獨來自主晶體管3的主電流。因為插入了感測電阻 器5，所以源極電位被流過的電流提高。在該電壓達到分流M0SFET 2的閾值的情況下，電流 在分流M0SFET 2中流過，主晶體管3的柵極電壓被降低，而且執(zhí)行限流操作。這種情況和 圖12中所示的情況的差別在于使用了耗盡型M0SFET 6，而且未使用感測晶體管。在這種 情況下，耗盡型M0SFET 6用作恒流源，而且在預定電流流過的情況下，感測M0SFET 4的源極電位迅速升高，分流M0SFET導通，從而類似于上述的限流操作得以執(zhí)行。附圖標記1和 7表示柵極晶體管。引入這樣的限流電路在采用逆變器的晶體管中是必不可少的。在將用于逆變器的采用WBG半導體的晶體管中，限流電路的一部分與主晶體管在 同一芯片上單片地形成，而且在主晶體管是溝槽M0S的情況下，p阱的濃度分布具有峰值 在內而不是在最外表面的分布，而且作為主晶體管的溝槽M0SFET和作為限流電路一部分 的平面M0SFET具有不同的閾值。在平面M0SFET的情況下，作為限流電路的一部分的橫向 M0SFET的閾值低于主晶體管的閾值。利用根據本發(fā)明的半導體器件獲得的效果是，有可能提供通過使用WBG半導體配 置的半導體器件，且該半導體器件具有高可靠性和高負載短路耐受能力，同時保持低導通 電阻。因為保護電路是單片集成的，所以用于保護電路的M0SFET的特性也隨著元件溫度升 高而變化。因此，電流以更高的準確度被限制。


圖1是本發(fā)明的第一實施例的包含分流M0SFET的感測溝槽M0SFET的截面圖；圖2是示出第一實施例中的p阱的濃度分布的分布圖；圖3是本發(fā)明的第二實施例的包含分流M0SFET的感測平面M0SFET的截面圖；圖4是本發(fā)明的第三實施例的設置有包含耗盡型M0S的保護功能的溝槽M0SFET 的截面圖；圖5是本發(fā)明的第四實施例的設置有包含耗盡型M0S的保護功能的平面M0SFET 的截面圖；圖6是具有高耐壓的常規(guī)溝槽M0SFET的截面圖；圖7是具有高耐壓的常規(guī)平面M0SFET的截面圖；圖8是逆變器的電路圖；圖9是示出通過多種改進技術來減少導通電阻的特性圖；圖10是示出短路期間的導通電壓、飽和電流值以及溫度升高的特性圖；圖11是具有保護功能的常規(guī)垂直M0SFET的電路圖；以及圖12是具有保護功能的常規(guī)垂直M0SFET的電路圖。
具體實施例方式以下將參照附圖更詳細地描述根據本發(fā)明的半導體器件的優(yōu)選實施例。圖1是示 出根據本發(fā)明的半導體器件的配置示例的截面圖。在本實施例中，在其中主晶體管是溝槽 M0SFET的情況下，監(jiān)測電流的電流感測M0S 36與主晶體管35在同一半導體襯底上分開地 形成。在這種情況下，感測M0S 36的p阱30優(yōu)選與主晶體管35的源極電位分隔開。在未 設置該分隔的情況下，電極必須與感測M0S 36的源極分開形成，以將p阱電位設置為源極 電位，從而增大了表面積。另一缺點是到P阱和電極觸點的距離增大，寄生晶體管容易起作 用，而且二次擊穿的概率增大。通過與主晶體管在同一芯片上單片地形成電流敏感M0S 36， 有可能在相同的溫度條件下監(jiān)測電流，并以良好的可控性實現(xiàn)限流。此外，引入了用作分流 M0S的橫向M0S 39。因此，設置在外部的部件數量自然可減少。附圖標記40表示電流感測M0S 36的柵極端子；37表示分流M0S 39的漏極端子47表示分流M0S 39的n型漏區(qū)；38表 示分流M0S 39的源極端子；48表示分流M0S 39的源區(qū)；以及5表示感測電阻器。分流M0S 39的柵極連接至感測電阻器5與感測M0S 36的源電極的連接點。因為用于限流電路的分 流M0S 39是主晶體管35的限流電路，所以不能使分流M0S的柵極電壓高于主晶體管35的 柵極電壓。因此，優(yōu)選分流M0S的柵極電壓可與主晶體管35的閾值分別設計。用于圖1中 所示配置的溝槽M0SFET的p阱的A-A'直線截面中的摻雜劑分布在圖2中示出。垂直溝槽 M0S的閾值由p阱的最大濃度確定。相反，橫向M0SFET的閾值由p阱的表面濃度確定。如 圖2所示，p阱濃度被形成為使最大濃度Npl位于表面濃度Np2以下的特定深度處(也可 能降低表面濃度Np2)。因此，確定橫向M0SFET的閾值的表面濃度和確定溝槽M0SFET的閾 值的最大濃度可被設置成不同的濃度，因而各個M0SFET的閾值可通過改變p阱的最大濃度 的峰值深度來設定。當P阱形成時，該摻雜劑濃度能通過外延生長或高能離子注入方法來 容易地實現(xiàn)。作為另一元件部件的電阻器可在半導體中容易地形成。圖3是示出根據本發(fā)明的半導體器件的第二實施例的截面圖。在該實施例中，當 主晶體管是平面功率M0SFET時，感測M0S 36與主晶體管35在同一半導體上分開地形成。 類似于上述第一實施例，優(yōu)選感測M0S 36的p阱34與主晶體管的源極分隔開。平面結構 的特定特征是往柵氧化物膜的場濃度被馳豫。尤其在WBG半導體的情況下，因為半導體的 最大場強高，所以往氧化物膜的電場強度趨向于增大。因此，在WBG半導體的情況下，平面 功率M0SFET結構尤其重要。此外，納入了用作分流M0S的橫向M0S。在這種情況下，通過使 用掩?？稍跍系啦糠?3中進行局部離子注入來作出閾值調節(jié)，以將橫向M0SFET的閾值設 定為與功率M0SFET的閾值不同的值，如上所述。圖4是示出根據本發(fā)明的半導體器件的第三實施例的截面圖。在該示例中，耗盡 型M0SFET用作保護電路的一部分，而且有可能形成諸如示出常規(guī)保護電路的圖12中所示 的電路配置。在這種情況下，在P阱的濃度分布中，可使用一種方法，表面濃度通過該方法 如圖2所示地降低，且被設定成確保反轉為N型，但在這種情況下，有時難以實現(xiàn)與主晶體 管35或感測晶體管36的表面上的p阱的接觸。因此，接觸部分被下挖，從而溝槽接觸形成 以實現(xiàn)與P阱的接觸。另一選擇是僅在耗盡型M0SFET部分的溝道區(qū)45中進行離子注入以 便進行閾值控制。圖5是示出根據本發(fā)明的半導體器件的第四實施例的截面圖。在該示例中，主晶 體管是平面M0SFET，耗盡型M0SFET用作保護電路的一部分，而且諸如示出常規(guī)電路的圖12 中的電路配置可形成。在這種情況下，僅在耗盡型M0SFET部分的溝道區(qū)46中執(zhí)行離子注 入以進行閾值控制。通過采用上述器件配置，有可能實現(xiàn)用于降低導通電壓的手段和確保短路耐受能 力的方法，并實現(xiàn)WBG半導體在電動機和逆變器中的實際應用。如上所述，根據本發(fā)明的半導體器件可用于功率開關晶體管，尤其可用于諸如逆 變器電路之類的功率開關元件。
權利要求
一種應用于逆變器電路的開關元件的寬帶隙半導體器件，其特征在于半導體材料的帶隙比硅的帶隙寬，所述寬帶隙半導體器件具有當主晶體管短路時限制電流的電路，以及主要用于讓電流通過的所述主晶體管、并聯(lián)連接至所述主晶體管并檢測與流過所述主晶體管的電流成比例的微電流的感測晶體管、以及基于所述感測晶體管的輸出來控制所述主晶體管的柵極的橫向MOSFET形成在同一半導體上。
2.如權利要求1所述的寬帶隙半導體器件，其特征在于，在所述主晶體管和所述感測 晶體管中，柵極結構形成在溝槽中，且p阱的表面濃度被設置成低于其預定深度處的濃度。
3.如權利要求1所述的寬帶隙半導體器件，其特征在于，在所述主晶體管和所述感測 晶體管中，柵極結構是平面結構，且所述橫向M0SFET的閾值被設置成低于所述主晶體管和 感測晶體管的閾值。
4.一種應用于逆變器電路的開關元件的寬帶隙半導體器件，其特征在于半導體材料的帶隙比硅的帶隙寬，所述寬帶隙半導體器件具有當主晶體管短路時限制電流的電路，以及主要用于讓電流通過的所述主晶體管、并聯(lián)連接至所述主晶體管并檢測與流過所述主 晶體管的電流成比例的微電流的感測晶體管、以及基于所述感測晶體管的輸出來控制所述 主晶體管的柵極的橫向耗盡型M0SFET形成在同一半導體上。
5.如權利要求4所述的寬帶隙半導體器件，其特征在于，在所述主晶體管和所述感測 晶體管中，柵極結構形成在溝槽中。
6.如權利要求4所述的寬帶隙半導體器件，其特征在于，在所述主晶體管和所述感測 晶體管中，柵極結構是平面結構。全文摘要
本發(fā)明的目的是通過將WBG半導體用作逆變器電路的開關元件來獲得具有高可靠性和高負載短路耐受能力同時保持低導通電阻的半導體器件。在應用于逆變器電路的開關元件的半導體器件中，半導體材料的帶隙比硅的帶隙寬，設置了在主晶體管短路時限制電流的電路，而且主要用于讓電流通過的主晶體管、并聯(lián)連接至主晶體管并檢測與流過主晶體管的電流成比例的微電流的感測晶體管、以及基于感測晶體管的輸出來控制主晶體管的柵極的橫向MOSFET形成在同一半導體上。
文檔編號H01L27/02GK101877529SQ20101015067
公開日2010年11月3日 申請日期2010年3月16日 優(yōu)先權日2009年4月28日
發(fā)明者上野勝典 申請人:富士電機系統(tǒng)株式會社