專利名稱：用于互連工藝的半導(dǎo)體結(jié)構(gòu)及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體制造工藝中的互連技術(shù)，尤其涉及在互連工藝中制造具有低k 金屬間介電層的半導(dǎo)體結(jié)構(gòu)的方法。
背景技術(shù)：
半導(dǎo)體集成電路技術(shù)的發(fā)展對互連技術(shù)提出了新的需求，互連集成技術(shù)在近期和 遠(yuǎn)期發(fā)展中將面臨一系列技術(shù)和物理限制的挑戰(zhàn)。隨著半導(dǎo)體器件尺寸的不斷收縮，互連 結(jié)構(gòu)也變得越來越窄，從而導(dǎo)致了越來越高的互連電阻。銅借助其優(yōu)異的導(dǎo)電性，現(xiàn)已成 為集成電路技術(shù)領(lǐng)域中互連集成技術(shù)的解決方案之一，銅互連技術(shù)已廣泛應(yīng)用于90nm及 65nm技術(shù)節(jié)點的工藝中。在銅互連工藝中，由于金屬連線之間的空間在逐漸縮小，因此用于隔離金屬連線 之間的中間介電層(IMD)也變得越來越薄，這樣會導(dǎo)致金屬連線之間可能會發(fā)生不利的相 互作用或串?dāng)_?，F(xiàn)已發(fā)現(xiàn)，降低用于隔離金屬連線層的中間介電層的介電常數(shù)(k)，可以有 效地降低這種串?dāng)_。低k值中間介電層帶來的另一個好處是可以有效降低互連的電阻電容 (RC)延遲。因此，在90nm、65nm甚至45nm設(shè)計規(guī)格的應(yīng)用中，低k材料和超低k材料現(xiàn)在 已越來越廣泛地應(yīng)用于Cu互連工藝中作為隔離金屬銅的中間介電層。銅互連工藝中，另一個影響器件性能的問題是IMD層的薄層電阻(Rs)的均勻性。 良好的Rs均勻性能夠使得器件的電學(xué)參數(shù)在各處趨于穩(wěn)定，進(jìn)而獲得優(yōu)異的電性能。已經(jīng) 發(fā)現(xiàn)，Rs的均勻性與金屬溝槽蝕刻深度的均勻性有著密切的關(guān)系。因此，為了獲得均勻的薄 層電阻Rs，通常采用的手段是控制蝕刻至中間介電層中用于填充金屬的溝槽的蝕刻速率， 也就是將該蝕刻速率控制得盡可能均勻以便實現(xiàn)溝槽深度的均勻化。然而，蝕刻速率的調(diào) 節(jié)是非常困難的，難以實現(xiàn)理想的均勻化程度。為了使得薄層電阻Rs更加均勻，通常采用的另一手段是單獨沉積一中間停止層， 使得中間停止層的蝕刻速率與形成溝槽的中間介電層有較大差異，從而控制溝槽蝕刻深 度。在現(xiàn)有技術(shù)中，在頂層金屬層中(360nm規(guī)格)通常采用SiN作為中間停止層，因為氧 化物與SiN的蝕刻速率相差10倍以上，帶來極大的蝕刻選擇性。然而，對于如上所述的用 低k材料和超低k材料形成的中間介電層來說，以SiN作為中間停止層的方法不再適用。一 方面，SiN材料的k值非常高，遠(yuǎn)遠(yuǎn)不能滿足中間介電層低k值的要求，另一方面，SiN作為 中間介電層還會加劇RC延遲。因此，需要改進(jìn)的方法來提高低k材料構(gòu)成的互連結(jié)構(gòu)中的 Rs均勻性。圖1A-1E示出了利用傳統(tǒng)工藝制作雙大馬士革結(jié)構(gòu)的銅互連層的方法。如圖IA所 示，在前一互連層或有源器件層上沉積氮摻雜碳化物NDC層100 (Nitrogen Doped Carbide) 作為通孔停止層。在一個例子中，NDC使用C3HltlSi作為其前體。之后，在NDC層100上以CVD 方式覆蓋一層厚度約為4000埃左右的低k值介電層101。該低k值材料可以是k值2. 5-2. 9 的硅酸鹽化合物(Hydrogen Silsesquioxane，簡稱為HSQ)、k值為2. 2的甲基硅酸鹽化合物 (Methyl Silsesquioxane，簡稱 MSQ)、k 值為 2. 8 的 H0SP (Honeywell 公司制造的基于有機(jī)物和硅氧化物的混合體的低介電常數(shù)材料)以及k值為2.65的SiLK (Dow Chemical公司 制造的一種低介電常數(shù)材料)等等。然后在低k值介電層101的上面覆蓋一層鈍化層102， 材料可以選擇為TE0S，成分主要是二氧化硅，是用Si(OC2H5)4*主要原料反應(yīng)生成的，厚度 約為250-750埃。接著，在鈍化層102上涂覆第一底部抗反射涂層(BARC) 103，所述BARC層 103的材料例如是SiON，厚度為2000埃-4000埃。該BARC層可以用于減少曝光過程中光在 光阻的下表面的反射，以使曝光的大部分能量都被光阻吸收，從而增加光刻的效用。之后， 在第一 BARC層103上涂布第一光刻膠層104，并進(jìn)行曝光、顯影，以形成有待形成的通孔圖 案。接著，如圖IB所示，按照第一光刻膠層104中的圖案，利用干法蝕刻在低k介電層 101中蝕刻出通孔，直至到達(dá)通孔停止層100。然后，去除第一光刻膠層104和第一 BARC層 103，從而得到圖IB所示的通孔結(jié)構(gòu)。接著，基于該通孔結(jié)構(gòu)來進(jìn)行進(jìn)一步的溝槽蝕刻。如圖IC所示，在圖IB的通孔結(jié) 構(gòu)上沉積第二 BARC層105，使得第二 BARC層的材料完全填滿圖IB的通孔，并進(jìn)一步在鈍化 層102之上形成一定厚度的涂層。然后，在第二 BARC層105上沉積一層低溫氧化物(LTO) 層106作為硬掩模，其材料例如可選擇為氧化硅。接著，在該低溫氧化物層106上再次涂覆 第二光刻膠層107，并再次進(jìn)行曝光、顯影，以形成有待形成的溝槽的圖案。接著，如圖ID所示，按照第二光刻膠層107中的溝槽圖案，利用等離子體干法蝕刻 在圖IC的結(jié)構(gòu)中蝕刻出一定深度的溝槽。該溝槽蝕刻至低k介電層101中，且深度小于通 孔。然后，對溝槽結(jié)構(gòu)進(jìn)行清洗，去除殘余的BARC層，LTO層和光刻膠層的材料，從而獲得 圖ID的結(jié)構(gòu)。最后，在圖ID的通孔和溝槽中填充金屬銅108(如陰影所示)，由此獲得如圖IE所 示的銅互連結(jié)構(gòu)。在上述傳統(tǒng)方法獲得的銅互連結(jié)構(gòu)中，由于蝕刻溝槽的過程難以得到有效控制， 使得溝槽深度不夠均勻，進(jìn)而薄層電阻Rs均勻性不夠理想。因此，如圖IE所示的包含低k 材料介電層的互連結(jié)構(gòu)的電學(xué)性能受到影響。鑒于上述問題，需要提供一種改進(jìn)的制作具有低k值介電層的銅互連工藝，這種 工藝既能保證低k值介電層帶來的降低金屬連線之間不利的相互作用或串?dāng)_、以及有效降 低互連的RC延遲的優(yōu)勢，同時又可以實現(xiàn)對深槽深度的有效控制，從而具有均勻的薄層電 PlRs0

發(fā)明內(nèi)容
在本發(fā)明內(nèi)容部分中引入了一系列簡化形式的概念，這將在具體實施方式
部分中 進(jìn)一步詳細(xì)說明。本發(fā)明的發(fā)明內(nèi)容部分并不意味著要試圖限定出所要求保護(hù)的技術(shù)方案 的關(guān)鍵特征和必要技術(shù)特征，更不意味著試圖確定所要求保護(hù)的技術(shù)方案的保護(hù)范圍。為了保證低k值介電層帶來的降低金屬連線之間不利的相互作用或串?dāng)_、以及有 效降低互連的RC延遲的優(yōu)勢，同時又可以實現(xiàn)對深槽深度的有效控制，從而具有均勻的薄 層電阻Rs，本發(fā)明提供了一種用于互連工藝中的半導(dǎo)體器件，其特征在于，所述半導(dǎo)體器件 包括前端器件層；在所述前端器件層上形成的通孔停止層；在所述通孔停止層上形成的 第一低k值介電層；在所述第一低k值介電層上形成的超低k值介電層；在所述超低k值介
5電層上形成的第二低k值介電層，其中所述第二低k值介電層和所述超低k值介電層對于 干法刻蝕具有不同的蝕刻速率；在所述第二低k值介電層形成的鈍化層；透過所述鈍化層、 所述第二低k值介電層、超低k值介電層和第一低k值介電層蝕刻至所述通孔停止層的通 孔；以及透過所述鈍化層、所述第二低k值介電層蝕刻至所述超低k值介電層的溝槽。根據(jù)本發(fā)明的另一方面，提供了一種用于互連工藝中的半導(dǎo)體器件制造方法，所 述方法包括下列步驟在前端器件層上形成一通孔停止層；在所述通孔停止層上形成第一 低k值介電層；在所述第一低k值介電層上形成超低k值介電層；在所述超低k值介電層上 形成第二低k值介電層，其中所述第二低k值介電層和所述超低k值介電層對于等離子體 蝕刻具有不同的蝕刻速率；在所述第二低k值介電層形成鈍化層；利用等離子體方法，透過 所述鈍化層、所述第二低k值介電層、超低k值介電層和第一低k值介電層蝕刻至所述通孔 停止層，形成通孔；利用等離子體方法，透過所述鈍化層、所述第二低k值介電層蝕刻至所 述超低k值介電層，形成溝槽。根據(jù)本發(fā)明的半導(dǎo)體器件既能產(chǎn)生均勻的溝槽深度，進(jìn)而使得薄層電阻Rs保持 良好的均勻性，又能使得介電層保持為低k值，從而降低金屬連線之間的相互作用或串?dāng)_， 降低RC延遲，因此具有改進(jìn)的電學(xué)特性。


本發(fā)明的下列附圖在此作為本發(fā)明的一部分用于理解本發(fā)明。附圖中示出了本發(fā) 明的實施例及其描述，用來解釋本發(fā)明的原理。在附圖中圖1A-1E示出了利用傳統(tǒng)工藝制作雙大馬士革結(jié)構(gòu)的銅互連層的方法；圖2A-2E示出了根據(jù)本發(fā)明實施例的方法制作雙大馬士革結(jié)構(gòu)的銅互連層的過 程；圖3示出了超低k值介電層和低k值介電層的蝕刻速率分布圖；圖4示出了根據(jù)本發(fā)明的方法制作銅互連層的工藝流程。
具體實施例方式在下文的描述中，給出了大量具體的細(xì)節(jié)以便提供對本發(fā)明更為徹底的理解。然 而，對于本領(lǐng)域技術(shù)人員來說顯而易見的是，本發(fā)明可以無需一個或多個這些細(xì)節(jié)而得以 實施。在其他的例子中，為了避免與本發(fā)明發(fā)生混淆，對于本領(lǐng)域公知的一些技術(shù)特征未進(jìn) 行描述。圖2A-2E示出了利用本發(fā)明實施例的方法制作雙大馬士革結(jié)構(gòu)的銅互連層的過 程。如圖2A所示，在前一互連層或有源器件層上沉積氮摻雜碳化物NDC層100作為通孔停 止層。在一個例子中，NDC使用C3HltlSi作為其前體。之后，在NDC層100上以CVD方式覆蓋第一低k值介電層101a，厚度可以在1000 埃到2000埃之間。然后，在第一低k值介電層IOla上覆蓋超低k值介電層101b，其厚度可 以在300埃到800埃之間。接著，在該超低k值介電層IOlb之上，沉積第二低k值介電層 101c，厚度可以在1500埃到2500埃左右。該第二低k值介電層的厚度可以關(guān)聯(lián)于有待形成 的溝槽的深度。于是，第一低k值介電層101a、超低k值介電層IOlb和第二低k值介電層 IOlc以多層堆疊的形式共同構(gòu)成了該互連結(jié)構(gòu)的中間介電層，其中，超低k值介電層穿插在兩個低k值介電層之間。構(gòu)成這三個介電層的低k值和超低k值材料可以是k值2. 5-2. 9 的硅酸鹽化合物(HydrogenSilsesquioxane，簡稱為HSQ)、k值為2. 2的甲基硅酸鹽化合物 (MethylSilsesquioxane，簡稱 MSQ)、k 值為 2.8 的 HOSP (Honeywe 11 公司制造的基于有機(jī) 物和硅氧化物的混合體的低介電常數(shù)材料)以及k值為2.65的SiLK (Dow Chemical公司 制造的一種低介電常數(shù)材料)等等。其中，超低k值介電層IOlb的k值要低于第一低k值 介電層IOla和第二低k值介電層101c。此外，第一低k值介電層IOla和第二低k值介電 層IOlc可以由相同或不同的低k值材料構(gòu)成。本領(lǐng)域技術(shù)人員在本發(fā)明的教導(dǎo)下，能夠根 據(jù)實際采用的蝕刻方法、蝕刻條件、要形成的溝槽深度等情況，為這三個介電層101a，IOlb 以及IOlc選擇適當(dāng)?shù)牟牧虾统练e厚度。之后，在第二低k值介電層IOlc的上面覆蓋一層鈍化層102，材料可以選擇為 TE0S，成分主要是二氧化硅，厚度約為250-750埃。接著，在鈍化層102上涂覆第一底部抗 反射涂層(BARC) 103，所述BARC層103的材料例如是SiON，主要用于減少曝光過程中光在 光阻的下表面的反射，以使曝光的大部分能量都被光阻吸收，從而增加光刻的效用。之后， 在第一 BARC層103上涂布第一光刻膠層104，并進(jìn)行曝光、顯影，以形成有待形成的通孔圖 案。接著，如圖2B所示，按照第一光刻膠層104中的圖案，利用等離子體方法進(jìn)行通孔 的蝕刻。該通孔蝕刻通過第二低k值介電層101c、超低k值介電層IOlb和第一低k值介電 層101a，一直到達(dá)通孔停止層100。然后，去除第一光刻膠層104和第一 BARC層103，從而 得到圖2B所示的通孔結(jié)構(gòu)。接著，基于該通孔結(jié)構(gòu)來進(jìn)行進(jìn)一步的溝槽蝕刻。如圖2C所示，在圖2B的通孔結(jié) 構(gòu)上沉積第二 BARC層105，使得第二 BARC層的材料完全填滿圖2B的通孔，并進(jìn)一步在鈍化 層102之上形成一定厚度的涂層。然后，在第二 BARC層105上沉積一層低溫氧化物L(fēng)TO層 106作為硬掩模，其材料例如可選擇為氧化硅。接著，在該低溫氧化物層106上再次涂覆第 二光刻膠層107，并再次進(jìn)行曝光、顯影，以形成有待形成的溝槽的圖案。接著，如圖2D所示，按照第二光刻膠層107中的溝槽圖案，利用等離子體方法在圖 2C的結(jié)構(gòu)中進(jìn)行溝槽蝕刻。在該蝕刻過程中，由于超低k介電層IOlb與第二低k介電層 IOlc材料性質(zhì)的不同，其蝕刻速率呈現(xiàn)顯著差異，產(chǎn)生很大的蝕刻選擇性。因此，可以非常 容易地使得蝕刻停止在超低k介電層IOlb處，形成溝槽。由此，超低k介電層IOlb可以作 用為溝槽蝕刻停止層，使得溝槽深度均勻統(tǒng)一。具體地，在上述蝕刻過程中，可以采用02， N2，CHF3，CH2F2，C02等各種工藝氣體。在一個實施例中，工藝氣體采用CF4和Ar，其中CF4 流量在50至500sccm之間，Ar流量在100到500scm之間。此外，氣體腔壓強(qiáng)在50到200mT 之間(IT = 133. 32Pa)，并采用2MHz的偏置功率100W-800W，27MHz的源功率300W-600W。在 這樣的蝕刻條件下，可以測得超低k值介電層和低k值介電層的蝕刻速率分布圖，如圖3所 示。在圖3的分布圖中可以看到，超低k值介電層IOlb的平均蝕刻速率大約為270mn/分， 低k值介電層IOla的平均蝕刻速率大約為1775nm/分。因此，低k值介電層與超低k值介 電層的選擇性大約為7-8之間。這樣的選擇性使得溝槽蝕刻能夠均勻地停止在超低k值介 電層IOlb處。在獲得深度均勻的溝槽之后，對溝槽結(jié)構(gòu)進(jìn)行清洗，去除殘余的BARC層，LTO 層和光刻膠層的材料，從而獲得圖2D的結(jié)構(gòu)。最后，在圖2D的通孔和溝槽中填充金屬銅，由此獲得如圖2E所示的銅互連結(jié)構(gòu)。
7
在圖2E所示的銅互連結(jié)構(gòu)中，中間介電層包含兩個低k值介電層IOla和101c，以 及一個超低k值介電層101b，因此，其總體上保持在低k值水平，有利于消除金屬連線之間 的串?dāng)_并降低RC延遲。同時，由于使用了超低k值介電層IOlb作為中間停止層，其溝槽深 度非常均勻，進(jìn)而保證了薄層電阻Rs的均勻性。在以上的蝕刻工藝參數(shù)下測得，在超低k 材料構(gòu)成的中間停止層處，Rs的平均偏差范圍在17%左右，相比于不采用中間停止層的現(xiàn) 有技術(shù)有很大的改進(jìn)。此外，由于超低k材料通常是由多孔材料構(gòu)成，機(jī)械強(qiáng)度較低，因此， 在本發(fā)明實施例中，僅僅將一個薄層的超低k材料插入在低k材料之間，由此最大程度地避 免了對中間介電層機(jī)械強(qiáng)度的影響。圖4示出了根據(jù)本發(fā)明實施例的方法制作銅互連層的工藝流程。如圖4所示，在 步驟401，在前一互連層或有源器件層上沉積氮摻雜碳化物NDC層作為通孔停止層。之后， 在步驟402，在通孔停止層上以CVD方式覆蓋第一低k值介電層，厚度可以在1000埃到2000 埃之間。然后，在步驟403，在第一低k值介電層上覆蓋超低k值介電層，其厚度可以在300 埃到800埃之間。接著，在步驟404，在該超低k值介電層之上，沉積第二低k值介電層，厚 度可以在1500埃到2500埃左右。其中，超低k值介電層的k值要低于第一低k值介電層 和第二低k值介電層。之后，在步驟405，在第二低k值介電層的上面覆蓋一層鈍化層，材料可以選擇為 TE0S，成分主要是二氧化硅。接著，在步驟406，在鈍化層上涂覆第一底部抗反射涂層BARC， 材料例如是SiON，用于增加光刻的效用。之后，在步驟407，在第一 BARC層上涂布第一光刻 膠層，并進(jìn)行曝光、顯影，以形成有待形成的通孔圖案。接著，在步驟408，按照第一光刻膠層中的圖案，利用等離子體方法進(jìn)行通孔的蝕 刻。該通孔蝕刻通過第二低k值介電層、超低k值介電層和第一低k值介電層，一直到達(dá)通 孔停止層。然后，在步驟409，去除光刻膠層和第一 BARC層，從而得到通孔結(jié)構(gòu)。接著，基于該通孔結(jié)構(gòu)來進(jìn)行進(jìn)一步的溝槽蝕刻。具體地，在步驟410，在通孔結(jié)構(gòu) 上沉積第二 BARC層，使得第二 BARC層的材料完全填滿通孔，并進(jìn)一步在鈍化層之上形成一 定厚度的涂層。然后，在步驟411，在第二 BARC層上沉積一層低溫氧化物L(fēng)TO層作為硬掩 模，其材料例如可選擇為氧化硅。接著，在步驟412，在該低溫氧化物層上再次涂覆第二光刻 膠層，并再次進(jìn)行曝光、顯影，以形成有待形成的溝槽的圖案。接著，在步驟413，按照第二光刻膠層中的溝槽圖案，利用等離子體方法進(jìn)行溝槽 蝕刻。在該蝕刻過程中，由于超低k介電層與第二低k介電層材料性質(zhì)的不同，其蝕刻速率 呈現(xiàn)顯著差異，產(chǎn)生很大的蝕刻選擇性。因此，可以非常容易地使得蝕刻停止在超低k介 電層處，形成溝槽。在獲得深度均勻的溝槽之后，在步驟414，對溝槽結(jié)構(gòu)進(jìn)行清洗，去除殘 余的第二 BARC層，LTO層和第二光刻膠層的材料，從而獲得雙大馬士革結(jié)構(gòu)。最后，在步驟 415，在雙大馬士革結(jié)構(gòu)的通孔和溝槽中填充金屬銅，由此獲得銅互連結(jié)構(gòu)。本發(fā)明實施例的將超低k值介電層穿插在低k值介電層中間作為中間停止層的工 藝，相比于現(xiàn)有技術(shù)中用單層材料構(gòu)成IMD層的工藝來說，利用了超低k值介電層和低k值 介電層不同的蝕刻速率所產(chǎn)生的蝕刻選擇性，使得溝槽蝕刻均勻地停止在超低k值介電層 處，由此產(chǎn)生均勻的薄層電阻Rs，改善銅互連結(jié)構(gòu)的性能。同時，由于中間停止層由超低k 值材料構(gòu)成，可以使得IMD層的總體k值保持在低水平，甚至有所降低。這對于降低金屬連 線之間的相互作用、降低互連的RC延遲非常有利。另外，由于僅僅使用了超低k材料薄層插入在低k材料之間，因此最大程度地避免了對中間介電層機(jī)械強(qiáng)度的影響。
本發(fā)明已經(jīng)通過上述實施例進(jìn)行了說明，但應(yīng)當(dāng)理解的是，上述實施例只是用于 舉例和說明的目的，而非意在將本發(fā)明限制于所描述的實施例范圍內(nèi)。此外本領(lǐng)域技術(shù)人 員可以理解的是，本發(fā)明并不局限于上述實施例，根據(jù)本發(fā)明的教導(dǎo)還可以做出更多種的 變型和修改，這些變型和修改均落在本發(fā)明所要求保護(hù)的范圍以內(nèi)。本發(fā)明的保護(hù)范圍由 附屬的權(quán)利要求書及其等效范圍所界定。
權(quán)利要求
1.一種用于互連工藝中的半導(dǎo)體器件，其特征在于，所述半導(dǎo)體器件包括 前端器件層；在所述前端器件層上形成的通孔停止層； 在所述通孔停止層上形成的第一低k值介電層； 在所述第一低k值介電層上形成的超低k值介電層；在所述超低k值介電層上形成的第二低k值介電層，其中所述第二低k值介電層和所 述超低k值介電層對于等離子體刻蝕具有不同的蝕刻速率； 在所述第二低k值介電層形成的鈍化層；透過所述鈍化層、所述第二低k值介電層、超低k值介電層和第一低k值介電層蝕刻至 所述通孔停止層的通孔；以及透過所述鈍化層、所述第二低k值介電層蝕刻至所述超低k值介電層的溝槽。
2.如權(quán)利要求1所述的半導(dǎo)體器件，其特征在于，所述互連工藝為銅互連工藝。
3.如權(quán)利要求1所述的半導(dǎo)體器件，其特征在于，所述超低k值介電層和所述第一和第 二低k值介電層的材料選自k值為2. 5-2. 9的硅酸鹽化合物、k值為2. 2的甲基硅酸鹽化 合物、k值為2. 8的H0SP 以及k值為2. 65的SiLKtm0
4.如權(quán)利要求1所述的半導(dǎo)體器件，其特征在于，所述第一低k值介電層厚度為 1000-2000 埃。
5.如權(quán)利要求1所述的半導(dǎo)體器件，其特征在于，所述超低k值介電層的厚度為 300-800 埃。
6.如權(quán)利要求1所述的半導(dǎo)體器件，其特征在于，所述第二低k值介電層的厚度為 1500-2500 埃。
7.如權(quán)利要求1所述的半導(dǎo)體器件，其特征在于，所述第二低k值介電層的蝕刻速率是 所述超低k值介電層的7-8倍。
8.如權(quán)利要求1所述的半導(dǎo)體器件，其特征在于，所述鈍化層的成分為二氧化硅，厚度 為 250-750 埃。
9.一種包含如權(quán)利要求1所述的半導(dǎo)體器件的集成電路，其中所述集成電路選自隨機(jī) 存取存儲器、動態(tài)隨機(jī)存取存儲器、同步隨機(jī)存取存儲器、靜態(tài)隨機(jī)存取存儲器、只讀存儲 器、可編程邏輯陣列、專用集成電路和掩埋式DRAM、射頻器件。
10.一種包含如權(quán)利要求1所述的半導(dǎo)體器件的電子設(shè)備，其中所述電子設(shè)備選自個 人計算機(jī)、便攜式計算機(jī)、游戲機(jī)、蜂窩式電話、個人數(shù)字助理、攝像機(jī)和數(shù)碼相機(jī)。
11.一種用于互連工藝中的半導(dǎo)體器件制造方法，其特征在于，所述方法包括下列步驟在前端器件層上形成一通孔停止層； 在所述通孔停止層上形成第一低k值介電層； 在所述第一低k值介電層上形成超低k值介電層；在所述超低k值介電層上形成第二低k值介電層，其中所述第二低k值介電層和所述 超低k值介電層對于等離子體刻蝕具有不同的蝕刻速率； 在所述第二低k值介電層形成鈍化層；利用等離子體方法，透過所述鈍化層、所述第二低k值介電層、超低k值介電層和第一低k值介電層蝕刻至所述通孔停止層，形成通孔；利用等離子體方法，透過所述鈍化層、所述第二低k值介電層蝕刻至所述超低k值介電 層，形成溝槽。
12.如權(quán)利要求11所述的半導(dǎo)體器件制造方法，其特征在于，所述互連工藝為銅互連工藝。
13.如權(quán)利要求11所述的半導(dǎo)體器件制造方法，其特征在于，所述超低k值介電層和所 述第一和第二低k值介電層的材料選自k值為2. 5-2. 9的硅酸鹽化合物、k值為2. 2的甲 基硅酸鹽化合物、k值為2. 8的H0SP 以及k值為2. 65的SiLK 。
14.如權(quán)利要求11所述的半導(dǎo)體器件制造方法，其特征在于，所述第一低k值介電層厚 度為 1000-2000 埃。
15.如權(quán)利要求11所述的半導(dǎo)體器件制造方法，其特征在于，所述超低k值介電層的厚 度為300-800埃。
16.如權(quán)利要求11所述的半導(dǎo)體器件制造方法，其特征在于，所述第二低k值介電層的 厚度為1500-2500埃。
17.如權(quán)利要求11所述的半導(dǎo)體器件制造方法，其特征在于，所述第二低k值介電層的 蝕刻速率是所述超低k值介電層的7-8倍。
18.如權(quán)利要求11所述的半導(dǎo)體器件制造方法，其特征在于，所述鈍化層的成分為二 氧化硅，厚度為250-750埃。
全文摘要
本發(fā)明公開了一種用于互連工藝中的半導(dǎo)體器件，包括前端器件層；在前端器件層上形成的通孔停止層；在通孔停止層上形成的第一低k值介電層；在第一低k值介電層上形成的超低k值介電層；在超低k值介電層上形成的第二低k值介電層，其中第二低k值介電層和超低k值介電層對于等離子體刻蝕具有不同的蝕刻速率；在第二低k值介電層形成的鈍化層；透過鈍化層、第二低k值介電層、超低k值介電層和第一低k值介電層蝕刻至通孔停止層的通孔；以及透過鈍化層、第二低k值介電層蝕刻至超低k值介電層的溝槽。本發(fā)明還提供了相應(yīng)的的半導(dǎo)體器件制造方法。本發(fā)明的半導(dǎo)體器件能產(chǎn)生均勻的薄層電阻Rs，并使得介電層保持為低k值，具有改進(jìn)的電學(xué)特性。
文檔編號H01L21/768GK102148216SQ20101011055
公開日2011年8月10日 申請日期2010年2月9日 優(yōu)先權(quán)日2010年2月9日
發(fā)明者孫武, 李若園 申請人:中芯國際集成電路制造(上海)有限公司