專利名稱：集成電路元件的制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種集成電路元件的制造方法，特別涉及一種集成電路元件的柵極置 換工藝或方法。
背景技術(shù)：
半導(dǎo)體集成電路工業(yè)的發(fā)展已經(jīng)快速地成長，在集成電路發(fā)展的演進(jìn)上，當(dāng)幾何 尺寸亦即使用一工藝可以生產(chǎn)的最小元件或線減少的同時(shí)，機(jī)能密度例如每一芯片面積的 內(nèi)連線元件的數(shù)目通常也在增加，這種尺寸縮減的工藝通?？稍黾由a(chǎn)效能并降低相關(guān)成 本而提供好處，然而這種尺寸縮減也會增加工藝及集成電路制造的復(fù)雜度，就目前所認(rèn)知 的先進(jìn)技術(shù)而言，這種集成電路的工藝與制造的類似發(fā)展是必要的。例如，在持續(xù)縮減的技術(shù)世代上，必須以金屬柵極電極置換傳統(tǒng)的多晶硅柵極電 極，以改善元件效能。形成金屬柵極結(jié)構(gòu)，例如具有金屬柵極電極的工藝稱為后柵極(gate last)工藝，其最終的柵極堆疊于最后制造，此工藝可減少后續(xù)工藝包含高溫工藝的數(shù)目， 高溫工藝必須在柵極結(jié)構(gòu)形成之后進(jìn)行。然而，在傳統(tǒng)的制造過程中執(zhí)行此特征與工藝有 其困難，當(dāng)柵極長度與元件之間的空間縮小時(shí)，這些問題會更加惡化，例如柵極置換工藝會 遭受間隙填充問題，并且還需要一些方式去降低等效氧化層厚度。因此，業(yè)界急需一種集成電路元件的制造方法，以克服上述問題。

發(fā)明內(nèi)容
本發(fā)明提供一種集成電路元件的制造方法，在一實(shí)施例中，該方法包括提供基底， 于基底之上形成包含第一偽柵極的柵極結(jié)構(gòu)。從柵極結(jié)構(gòu)移除第一偽柵極，以形成溝槽，并 形成界面層、高介電常數(shù)介電層及覆蓋層，以部分地填充該溝槽。在覆蓋層之上可形成第二 偽柵極，其中第二偽柵極填充該溝槽，第二偽柵極可以被金屬柵極置換?？梢岳斫獾氖?，上 述柵極結(jié)構(gòu)并非限定于單一柵極結(jié)構(gòu)，其可以包含多個(gè)柵極結(jié)構(gòu)。在一實(shí)施例中，集成電路元件的制造方法包括提供基底，在基底之上形成界面層， 在界面層之上形成高介電常數(shù)介電層，在高介電常數(shù)介電層之上形成蝕刻停止層，在蝕刻 停止層之上形成包含低熱預(yù)算硅層的覆蓋層，在覆蓋層之上形成偽柵極層，形成柵極結(jié)構(gòu)， 以及進(jìn)行柵極置換工藝。上述柵極置換工藝可包含以金屬柵極置換至少偽柵極層與包含低 熱預(yù)算硅的覆蓋層。為了讓本發(fā)明的上述目的、特征、及優(yōu)點(diǎn)能更明顯易懂，以下配合所附圖式，作詳 細(xì)說明如下。


圖1顯示依據(jù)本發(fā)明的概念，集成電路元件的制造方法的流程圖。 圖2A-圖2N顯示依據(jù)圖1的方法，在各個(gè)制造階段中，集成電路元件的各實(shí)施例 的剖面示意圖。
圖3顯示依據(jù)本發(fā)明的概念，集成電路元件的制造方法的流程圖。圖4A-圖4G 顯示依據(jù)圖3的方法，在各個(gè)制造階段中，集成電路元件的各實(shí)施例 的剖面示意圖。并且，上述附圖中的附圖標(biāo)記說明如下100、300 方法；102、104、106、108、110、112、114、116、118、120 方法 100 的流程區(qū)塊；200、400 半導(dǎo)體元件； 210、410 基底；211A、411A 第一區(qū)；211B、411B 第二區(qū)；212,412 隔絕區(qū)；220、230 柵極結(jié)構(gòu)；222、232、416 界面層；224、234 第一偽柵極層；226、236 密封層；227、237、426 間隙壁襯層；228、238、428 柵極間隙壁；242、243、430、431 輕摻雜源/漏極區(qū)(LDD)；244、245、432、433 源 / 漏極區(qū)(S/D) ；248、249、436、437 接點(diǎn)特征；250,440 介電層；252、418 高介電常數(shù)介電層；254,422 覆蓋層；256 第二偽柵極層；258、266 硬掩模層；260、268 光致抗蝕劑層；262,442 第一柵極層； 264、444 第一導(dǎo)電層；270,443 第二柵極層； 272、445 第二導(dǎo)電層；302、304、306、308、310、312、314 方法 300 的流程區(qū)塊；414A P型阱區(qū)；414B N型阱區(qū)；420 蝕刻停止層；424 偽柵極層；434 突起的S/D區(qū)。
具體實(shí)施例方式本發(fā)明涉及一種集成電路元件的制造方法，特別涉及一種集成電路元件的柵極置 換工藝或方法?？梢岳斫獾氖牵韵滤峁┑母鞣N實(shí)施例用以說明本發(fā)明的各種特征的實(shí)施方 式，以下所述的各種特殊實(shí)施例的元件及配置用以簡化本發(fā)明的說明，其僅作為實(shí)施例，并 非用以限定本發(fā)明。例如，以下所述的形成第一特征在第二特征上或之上，其中可包含第一 特征與第二特征直接接觸的實(shí)施例，也可以包含其他特征形成于第一特征與第二特征之間 的實(shí)施例，使得第一特征與第二特征可以不直接接觸。此外，以下所述的各實(shí)施例中出現(xiàn)的 重復(fù)標(biāo)號以及/或代號，用以簡化說明或使描述清楚，并不代表各實(shí)施例以及/或各狀態(tài)之 間的關(guān)聯(lián)。請參閱圖1、圖2A-圖2N、圖3及圖4A-圖4G，其中的方法100、300及半導(dǎo)體元 件200、400如下所述。半導(dǎo)體元件200、400顯示集成電路或部分的集成電路，其可包括 存儲器(memory cell)以及/或邏輯電路。半導(dǎo)體元件200、400可包含無源元件，例如 電阻器、電容器、電感器以及/或熔線(fuse)；以及有源元件，例如P-通道場效應(yīng)晶體管 (P-channel field effect transistors，簡稱 PFETs)、N-通道場效應(yīng)晶體管(NFETs)、金 屬氧化物半導(dǎo)體場效應(yīng)晶體管(metal-oxide semiconductor field effect transistors,簡稱MOSFETs)、互補(bǔ)式金屬氧化物半導(dǎo)體晶體管(CMOSs)、高壓晶體管(high voltage transistors)以及/或高頻晶體管(high frequency transistors)；其他合適的元件，以 及/或前述的組合?？衫斫獾氖牵瑢τ诜椒ǖ钠渌~外實(shí)施例而言，在方法100、300之前、 之后及其中，可以提供額外的步驟，并且以下所述的一些步驟可以被置換或消除。進(jìn)一步可 以理解的是，對于半導(dǎo)體元件200、400的其他額外實(shí)施例而言，在半導(dǎo)體元件200、400中可 以加入額外的特征，并且以下所述的一些特征可以被置換或消除。在本發(fā)明的實(shí)施例中，半導(dǎo)體元 件200、400由后柵極(gate last)工藝制造，另 夕卜，半導(dǎo)體元件200、400也可由前柵極(gate first)工藝或包含前柵極與后柵極工藝的復(fù) 合工藝制造。在后柵極工藝中，首先形成偽多晶硅柵極(dummy poly gate)結(jié)構(gòu)，然后偽多 晶硅柵極結(jié)構(gòu)可以被移除，并以金屬柵極結(jié)構(gòu)置換。在前柵極工藝中，首先形成金屬柵極結(jié) 構(gòu)，接著可以進(jìn)行CMOS的制造流程，以制造最終元件。在復(fù)合柵極工藝中，首先可形成元件 的一種金屬柵極結(jié)構(gòu)，最后再形成元件的另一種金屬柵極結(jié)構(gòu)。另外，在一些實(shí)施例中，后 柵極工藝、前柵極工藝或復(fù)合柵極工藝可形成包括多晶硅的柵極結(jié)構(gòu)。MiMWKWi (double dummy gate deposition method)圖1顯示在后柵極工藝中，半導(dǎo)體元件200的制造方法100的一實(shí)施例的流程圖。 圖2A-圖2N顯示依據(jù)一實(shí)施例，在方法100的各工藝階段中，部分或全部的半導(dǎo)體元件200 的剖面示意圖。傳統(tǒng)的柵極置換工藝(gater印lacement process)使用單一偽柵極圖案化 法(single dummy gate patterningapproach)，當(dāng)技術(shù)世代持續(xù)地縮減，特別是對于22nm 及其以下的技術(shù)世代，柵極長度(Lg)持續(xù)的縮減且變得更小，可以發(fā)現(xiàn)到當(dāng)柵極長度或柵 極溝槽變得更小時(shí)，單一偽柵極圖案化法會遭受間隙填充問題。單一偽柵極圖案化法也包 含單獨(dú)的移除方法，以形成一個(gè)以上的元件，例如P型元件和N型元件，這通常會需要兩個(gè) 高介電常數(shù)介電層沉積工藝，其可能會造成不希望產(chǎn)生的問題。因此，方法100實(shí)施雙偽柵 極沉積法，此雙偽柵極沉積法可避免或消除由小柵極溝槽或長度所引起的間隙填充問題， 并且可提供單一的高介電常數(shù)介電層沉積工藝，其可以避免由目前的高介電常數(shù)介電層雙 沉積工藝所引起的問題?？梢岳斫獾氖?，不同的實(shí)施例可具有不同的優(yōu)點(diǎn)，并且任何一個(gè)實(shí) 施例沒有特別需求的特定優(yōu)點(diǎn)。請參閱圖1及圖2A，方法100由流程區(qū)塊102開始，首先提供基底210，其包含 第一區(qū)211A與第二區(qū)211B，在此實(shí)施例中，基底210為包括硅的半導(dǎo)體基底，此外，基底 210還包括元素半導(dǎo)體，其包含硅以及/或結(jié)晶的鍺(germanium in crystal)；化合物半 導(dǎo)體，其包含碳化硅(silicon carbide)、砷化鎵(gallium arsenic)、磷化鎵(gallium phosphide)、磷化 因(indium phosphide)、石申化 因(indium arsenide)以及 / 或鋪化 因 (indium antimonide)；合金半導(dǎo)體，其包含 SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP 以 及/或GaInAsP ；或前述的組合。合金半導(dǎo)體基底可具有組成線性漸變(gradient)的SiGe 特征，其中Si與Ge的組成在一個(gè)位置到另一位置，由一個(gè)比例變成另一比例，合金SiGe可 以在硅基底之上形成，SiGe基底可以形變(strained)。另外，半導(dǎo)體基底可以是在絕緣層 上的半導(dǎo)體(semiconductor on insulator，簡稱SOI)。在某些例子中，半導(dǎo)體基底可包含 摻雜的外延層(doped epi layer)，在其他例子中，硅基底可包含多層化合物半導(dǎo)體結(jié)構(gòu)?；?10可包含各種摻雜的區(qū)域，例如ρ型阱或η型阱，其取決于設(shè)計(jì)需求。摻雜 的區(qū)域以P型摻雜物、η型摻雜物或前述的組合摻雜，P型摻雜物例如為硼(boron)或BF2，η型摻雜物例如為磷(phosphorus)或砷(arsenic)。摻雜的區(qū)域可以直接在基底210上形 成，形成P型阱結(jié)構(gòu)、N型阱結(jié)構(gòu)、雙阱結(jié)構(gòu)或突起(raised)的結(jié)構(gòu)。半導(dǎo)體基底210還可 包含各種有源區(qū)，例如N型金屬氧化物半導(dǎo)體晶體管(NMOS)元件區(qū)域，以及P型金屬氧化 物半導(dǎo)體晶體管(PMOS)元件區(qū)域。在此實(shí)施例中，基底210包含用于PMOS元件的第一區(qū) 211A以及用于NMOS元件的第二區(qū)211B。可以理解的是，半導(dǎo)體元件200可由CMOS的制造 技術(shù)形成，并且在此某些工藝并未詳述。一示范的隔絕區(qū)212在基底210上形成，以隔絕基底210的各種區(qū)域，例如第一和 第二區(qū)211A、211B，并且在此實(shí)施例中，隔絕區(qū)212隔絕NMOS與PMOS元件區(qū)域。隔絕區(qū)212 使用的隔絕技術(shù)例如為區(qū)域硅氧化法(localoxidation of silicon，簡稱L0C0S)或淺溝槽 隔絕區(qū)(shallow trench isolation，簡稱STI)，以定義并電性隔絕各第一和第二區(qū)211A、 211B。在此實(shí)施例中，隔絕區(qū)212包含淺溝槽隔絕區(qū)(STI)，隔絕區(qū)212包括氧化硅、氮化 硅、氮氧化硅、其他合適的材料、或前述的組合。隔絕區(qū)212可由任何合適的工藝形成，在一 例子中，形成淺溝槽隔絕區(qū)(STI)的工藝包含光刻工藝，在基底內(nèi)蝕刻形成溝槽(例如使用 干蝕刻以及/或濕蝕刻)，以及用一種或一種以上的介電材料填充溝槽(例如使用化學(xué)氣相 沉積工藝)。在一些例子中，填充的溝槽可具有多層結(jié)構(gòu)，例如以氮化硅或氧化硅填充熱氧 化襯層。在基底210之上形成一個(gè)或一個(gè)以上的柵極結(jié)構(gòu)，至少一柵極結(jié)構(gòu)在基底的第 一區(qū)211A之上形成，以及至少一柵極結(jié)構(gòu)在基底的第二區(qū)211B之上形成。在此實(shí)施例 中，第一柵極結(jié)構(gòu)220在第一 /PMOS區(qū)211A內(nèi)形成，且第二柵極結(jié)構(gòu)230在第二 /NMOS區(qū) 211B內(nèi)形成。可以理解的是，在基底210的第一和第二區(qū)211A、211B之上可形成多個(gè)柵極 結(jié)構(gòu)，可用任何合適的工藝形成柵極結(jié)構(gòu)220、230。例如，柵極結(jié)構(gòu)的形成程序包含沉積、 光刻圖案化以及蝕刻工藝。沉積工藝包含化學(xué)氣相沉積法(CVD)、物理氣相沉積法(PVD)、 原子層沉積法(ALD)、高密度等離子體化學(xué)氣相沉積法(HDPCVD)、金屬有機(jī)化學(xué)氣相沉 積法(MOCVD)、遙控等離子體化學(xué)氣相沉積法(RPCVD)、等離子體增強(qiáng)型化學(xué)氣相沉積法 (PECVD)、電鍍法、其他合適的方法，以及/或前述的組合。光刻圖案化工藝包含光致抗蝕劑 涂布(例如旋轉(zhuǎn)涂布)、軟烤、光罩對準(zhǔn)、曝光、曝后烤、光致抗蝕劑顯影、沖洗、干燥(例如 硬烤)、其他合適的方法，以及/或前述的組合。另外，上述光刻曝光工藝可用其他適當(dāng)?shù)?方法實(shí)施或置換，例如無光罩光刻技術(shù)、電子束寫入(electron-beam writing)及離子束寫 入法。蝕刻工藝包含干蝕刻、濕蝕刻、以及/或其他蝕刻方式(例如反應(yīng)性離子蝕刻)。蝕 刻工藝也包含純化學(xué)(濕蝕刻)、純物理(離子銑削法(ion milling))、以及/或前述的組 合?？梢岳斫獾氖?，可使用相同的工藝步驟與工藝材料同時(shí)地形成柵極結(jié)構(gòu)，使用不同的工 藝步驟與工藝材料各自獨(dú)立地形成柵極結(jié)構(gòu)，或使用同步與獨(dú)立的工藝步驟及工藝材料的 組合形成柵極結(jié)構(gòu)。在此實(shí)施例中，柵極結(jié) 構(gòu)220、230包括具有界面層(interfacial layer) 222,232 及第一偽柵極層224、234的柵極堆疊(gate stack)，柵極堆疊可由任何適合的工藝形成， 包含在此所述的工藝。在一例子中，在基底210之上沉積界面層與第一偽柵極層，然后，在 第一偽柵極層之上以合適的工藝形成光致抗蝕劑層，例如旋轉(zhuǎn)涂布法，并將光致抗蝕劑圖 案化，形成圖案化光致抗蝕劑特征。然后，可用干蝕刻法將光致抗蝕劑的圖案轉(zhuǎn)移至其下 方層(例如界面層與第一偽柵極層)，形成如圖2A所示的包括界面層222、232及偽柵極層224、234的柵極堆疊。之后，可以剝除光致抗蝕劑層。在另一例子中，于第一偽柵極層之上 形成硬掩模層，于硬掩模層上形成圖案化光致抗蝕劑層，將光致抗蝕劑層的圖案轉(zhuǎn)移至硬 掩模層，然后再轉(zhuǎn)移至第一偽柵極層與界面層，形成柵極結(jié)構(gòu)220、230的柵極堆疊?？梢岳?解的是，上述例子并非用以限定形成柵極堆疊可使用的工藝步驟，進(jìn)一步可理解的是，柵極 結(jié)構(gòu)220、230的柵極堆疊可包括額外的其他層。例如，柵極結(jié)構(gòu)220、230可包括界面層、覆 蓋層、擴(kuò)散阻障層、導(dǎo)電層、其他合適的層，以及/或前述的組合。再者，半導(dǎo)體元件200可 包含一層或一層以上的抗反射涂層(例如頂部抗反射涂層以及/或底部抗反射涂層)。界面層222、232在基底210之上形成，可用任何適合的工藝形成任何適當(dāng)厚度的 界面層222、232，例如界面層222、232可包含氧化硅層(例如熱氧化層或化學(xué)氧化層)，其 厚度范圍約在10埃(人)至35埃(人)之間。另外，界面層222、232可包括氮氧化硅(SiON)。 在一例子中，于界面層222、232生成在基底210上之前，可進(jìn)行終站柵極氧化前清洗(last pre-gate clean)(例如使用HF溶液)及UV工藝。

可在界面層222、232之上用任何適合的工藝形成任何適當(dāng)厚度的第一偽柵極層 224、234，第一偽柵極層224、234可包括多層材料層，在此實(shí)施例中，第一偽柵極層224、234 包括多晶硅。半導(dǎo)體元件200還可包含形成于第一偽柵極層224、234之上的硬掩模層(未 繪出)，硬掩模層可包含氮化硅、氮氧化硅、碳化硅，以及/或其他適合的介電材料，并且可 使用任何適合的方法，例如CVD、PVD或?yàn)R鍍法形成?？稍跂艠O結(jié)構(gòu)220、230的柵極堆疊的側(cè)壁上形成密封層226、236，在此實(shí)施例中， 密封層226、236在界面層222、232與第一偽柵極層224、234的側(cè)壁上形成，密封層226、 236包含介電材料，例如氮化硅、氮氧化硅、碳化硅、其他適合的介電材料，以及/或前述的 組合。密封層226、236可包含單一層或多層型態(tài)，值得注意的是，密封層226、236可在后續(xù) 工藝中保護(hù)柵極結(jié)構(gòu)220、230的柵極堆疊，避免其受到傷害或損失，并且也可在后續(xù)工藝 中避免其氧化，可用任何適合的工藝形成任何適當(dāng)厚度的密封層226、236。可在柵極堆疊的側(cè)壁上進(jìn)一步形成間隙壁，例如可形成間隙壁襯層227、237及柵 極間隙壁228、238，可用任何適合的工藝形成任何適當(dāng)厚度的間隙壁襯層227、237與柵極 間隙壁228、238。間隙壁襯層227、237可包括氧化物材料(例如氧化硅)，并且柵極間隙壁 228,238設(shè)置于柵極結(jié)構(gòu)220、230的每一側(cè)，可包括氮化物材料(例如氮化硅)。在各種 例子中，柵極間隙壁228、238包括介電材料，例如氮化硅、氮氧化硅、碳化硅、其他適合的材 料，以及/或前述的組合。柵極間隙壁228、238可用來調(diào)整補(bǔ)償(offset)后續(xù)形成的摻雜 區(qū)，例如重?fù)诫s的源/漏極區(qū)?？稍诨?10內(nèi)形成各種摻雜區(qū)，各種摻雜區(qū)例如包括輕摻雜的源/漏極區(qū) (LDD) 242,243,以及源/漏極區(qū)(S/D) 244,245 (也稱為重?fù)诫s的源/漏極區(qū))。LDD區(qū)242、 243與S/D區(qū)244、245可由一種或一種以上的離子注入、光刻、擴(kuò)散以及/或其他合適的工 藝形成。摻雜的物種可取決于制造的元件種類，例如NMOS或PMOS元件。例如，LDD區(qū)242、 243與S/D區(qū)244、245可用ρ型摻雜物、η型摻雜物以及/或前述的組合摻雜，ρ型摻雜物 例如為硼或BF2，η型摻雜物例如為磷或砷。LDD區(qū)242、243與S/D區(qū)244、245可包括各種 摻雜輪廓，可以理解的是，LDD區(qū)可在柵極間隙壁228、238形成之前形成，并且在一個(gè)或一 個(gè)以上的注入工藝后，LDD區(qū)可對準(zhǔn)密封層226、236的外側(cè)邊緣。另外，可進(jìn)行一個(gè)或一個(gè) 以上的退火工藝以活化LDD區(qū)242、243以及/或S/D區(qū)244、245，退火工藝包括快速加熱退火(RTA)以及/或激光退火工藝。值得注意的是，在后續(xù)退火工藝中(例如活化工藝)， LDD區(qū)242、243的摻雜物可能會朝向柵極堆疊，包括高介電常數(shù)介電層222、232及偽柵極層 224,234的側(cè)壁擴(kuò)散，以致于每個(gè)LDD區(qū)242、243的一部分可能會延伸至一部分的密封層 226、236底下。在一個(gè)或一個(gè)以上的注入工藝后，S/D區(qū)244、245可對準(zhǔn)柵極間隙壁228、 238的外側(cè)邊緣。摻雜區(qū)可直接在半導(dǎo)體基底內(nèi)形成，形成P型阱結(jié)構(gòu)、N型阱結(jié)構(gòu)、雙阱結(jié)構(gòu)或突 起的結(jié)構(gòu)，在一些例子中，S/D區(qū)244、245包含突起的S/D區(qū)，其可由一個(gè)或一個(gè)以上的外 延工藝形成，使得SiGe特征可在基底210內(nèi)以結(jié)晶狀態(tài)形成。外延工藝包含化學(xué)氣相沉積 法(例如氣相外延(VPE)以及/或超高真空化學(xué)氣相沉積法(UHV-CVD))、分子束外延以及 /或其他合適的工藝。外延工藝可使用氣態(tài)以及/或液態(tài)前驅(qū)物，其與基底210的組成(例 如硅)反應(yīng)，因此，可以在第一或第二區(qū)211A、211B達(dá)到形變的通道(strained channel), 其取決于元件的形態(tài)，以增加載子移動率并提升元件效能?？尚纬梢粋€(gè)或一個(gè)以上的接點(diǎn)特征248、249，例如硅化物區(qū)，接點(diǎn)特征248、249耦 接至S/D區(qū)244、245。接點(diǎn)特征248、249包括硅化物材料，例如硅化鎳(NiSi)、硅化鎳鉬 (NiPtSi)、硅化鎳鉬鍺(NiPtGeSi)、硅化鎳鍺(NiGeSi)、硅化鐿(YbSi)、硅化鉬(PtSi)、硅 化銥(IrSi)、硅化鉺(ErSi)、硅化鈷(CoSi)、其他適合的材料，以及/或前述的組合。接 點(diǎn)特征248、249可由任何合適的工藝形成，包括在此所述的工藝，在此實(shí)施例中，接點(diǎn)特征 248、249可由硅化(salicide)(自我對準(zhǔn)硅化(self-aligned silicide))工藝形成。例 如，在基底之上，包含在基底(例如硅區(qū)域)以及/或摻雜區(qū)之上沉積金屬材料，于沉積工 藝之后，在沉積的金屬材料與硅區(qū)域之間持續(xù)進(jìn)行硅化工藝的反應(yīng)，此反應(yīng)在高溫下進(jìn)行， 高溫的選擇基于特定的金屬材料或其他材料而定，此步驟亦稱為退火，其可以是快速加熱 退火步驟(RTP)。之后，未反應(yīng)的金屬材料被移除，反應(yīng)的硅化物則可能需要額外的加熱工 藝，以降低硅化物的電阻值。 在基底210之上沉積介電層250，例如層間介電層(ILD)，介電層250包括任 何適合的介電材料，包含四乙氧基硅烷(TEOS)氧化物、氧化硅(siliconoxide)、氮化 娃(silicon nitride)、氮氧化娃(silicon oxynitride)、氧化給(hafniumoxide)、氧 化錯(cuò)(zirconium oxide)、氧化鐵(titanium oxide)、氧化招(aluminumoxide)、二氧化 鉿-氧化招合金(hafnium dioxide-alumina(HfO2-Al2O3) alloy)、磷硅玻璃(PSG)、硼磷 硅玻璃(BPSG)、其他適合的介電材料，以及/或前述的組合。另外，介電層250還包括低 介電常數(shù)介電材料，例如摻氟硅玻璃(fluorinated silica glass，簡稱FSG)、摻碳氧化 娃(carbon doped silicon oxide)、黑鉆石(black diamond) (制造商為圣克拉拉(美 國加州)的應(yīng)用材料公司)(Applied Materials of Santa Clara，California)、溶膠凝 月交(xerogel)、氣月交體(aerogel)系氣化碳(amorphous fluorinated carbon)、聚對 二甲苯(parylene)、二苯并環(huán)丁烯(bis-benzocyclobutenes，簡稱BCB)、低介電常數(shù)材料 SiLK(制造商為美國密西根州中部的陶氏化學(xué)公司)(Dow Chemical, Midland, Michigan)、 聚亞酰胺(polyimide)、其他適合的材料，以及/或前述的組合?？捎扇魏芜m合的工藝形成 任何適當(dāng)厚度的介電層250，例如化學(xué)氣相沉積法、高密度等離子體化學(xué)氣相沉積法、旋轉(zhuǎn) 涂布法、濺鍍法、以及/或其他適合的方法。介電層250可進(jìn)一步包含多層結(jié)構(gòu)，其包括多 種介電材料，可以理解的是，可在介電層250上方以及/或下方形成額外的其他層。
參閱圖1及圖2B，在區(qū)塊104，于第一及第二區(qū)的柵極結(jié)構(gòu)移除第一偽柵極層，由 此在柵極結(jié)構(gòu)中形成開口。例如，以任何適合的工藝從柵極結(jié)構(gòu)220、230中移除第一偽柵 極層224、234。界面層222、232也可以獨(dú)自地移除或者與第一偽柵極層224、234 —起被移 除，移除第一偽柵極層224、234(及界面層222、232)可包含一個(gè)或一個(gè)以上的蝕刻工藝，其 包含濕蝕刻工藝、干蝕刻工藝或前述的組合，移除的界面層222、232與第一偽柵極層224、 234在柵極結(jié)構(gòu)220、230中形成開口(或溝槽)。在區(qū)塊106，如圖2C及 圖2D所示，在基底210之上以及/或柵極結(jié)構(gòu)220、230的 開口之上形成高介電常數(shù)介電層252與覆蓋層254。特別的是，高介電常數(shù)介電層252與 覆蓋層254部分地填充在第一與第二區(qū)211A、211B的柵極結(jié)構(gòu)220、230的開口中。在半導(dǎo) 體基底210與高介電常數(shù)介電層252之間可形成界面層，例如在形成厚度范圍約在5人至 IOA的高介電常數(shù)介電層252之前，可在基底210上形成包含薄的氧化硅層的界面層，此薄 的氧化硅層可由原子層沉積法(ALD)或熱氧化工藝形成，可以理解的是，此界面層可與上 述的界面層222、232相似。可由任何適合的工藝形成任何適當(dāng)厚度的高介電常數(shù)介電層252，例如可利用原 子層沉積法(ALD)形成厚度范圍約在10人至30A的高介電常數(shù)介電層252，高介電常數(shù)介 電層252包括高介電常數(shù)介電材料，例如Hf02、HfSi0、HfSi0N、HfTa0、HfTi0、HfZr0、其他適 合的高介電常數(shù)介電材料、以及/或前述的組合。如上所述，方法100提供一種單一的高介 電常數(shù)介電層形成工藝，其可以改善或消除在傳統(tǒng)工藝中由雙高介電常數(shù)介電材料沉積工 藝所引起的問題?？捎扇魏芜m合的工藝形成任何適當(dāng)厚度的覆蓋層254，例如可利用原子層沉積 法(ALD)或物理氣相沉積法(PVD)形成厚度范圍約在20A至40人的覆蓋層254，覆蓋層 254 包括鈦(titanium)、氮化鈦(titanium nitride)、鉭(tantalum)、氮化鉭(tantalum nitride)、其他適合的材料，以及/或前述的組合。在此實(shí)施例中，覆蓋層254包括氮化鈦 (TiN)。在區(qū)塊108，參閱圖2E及圖2F，在基底之上可用任何適合的工藝形成任何適當(dāng)厚 度的第二偽柵極層，例如在基底210 (與覆蓋層254)之上形成第二偽柵極層256，以填充在 柵極結(jié)構(gòu)220、230中的剩余開口(溝槽)，在此實(shí)施例中，第二偽柵極層256包括以CVD或 PVD工藝沉積的多晶硅，沉積第二偽柵極層256的溫度比第一偽柵極層224、234的溫度低， 第二偽柵極層256可包括多種材料層，第二偽柵極層256可與第一偽柵極層224、234相似， 在沉積第二偽柵極層256之后，可進(jìn)行一個(gè)或一個(gè)以上的化學(xué)機(jī)械研磨(CMP)工藝，例如直 到到達(dá)覆蓋層254為止，如圖2F所示。可以理解的是，第二偽柵極層256可包括其他適合 的材料。參閱圖2G至圖2N，在區(qū)塊110、112、114、116、118及120進(jìn)行柵極置換工藝。更特 別的是，金屬柵極可置換柵極結(jié)構(gòu)220、230的偽多晶硅柵極，例如以柵極層置換偽柵極層 256。金屬柵極可包括一層或一層以上，以及/或一種或一種以上的材料。可由傳統(tǒng)的光刻 與圖案化工藝形成圖案化層，以覆蓋或保護(hù)基底的一區(qū)域，其中當(dāng)另一區(qū)例如第二區(qū)211B 被保護(hù)時(shí)，在一區(qū)域例如第一區(qū)211A的柵極結(jié)構(gòu)形成具有第一功函數(shù)的柵極，反之亦然。 參閱圖2G至圖2K，在區(qū)塊110、112及114，形成具有第一功函數(shù)的柵極結(jié)構(gòu)。參閱圖2L至 圖2N，在區(qū)塊116、118及120，形成具有第二功函數(shù)的柵極結(jié)構(gòu)。
在區(qū)塊110，于第一區(qū)的柵極結(jié)構(gòu)中移除第二偽柵極層，由此形成第一開口(溝 槽)。參閱圖2G及圖2H，從第一 /PMOS區(qū)211A的柵極結(jié)構(gòu)220中移除第二偽柵極層256， 形成第一開口(溝槽)，在第二 /NMOS區(qū)211B的柵極結(jié)構(gòu)230之上形成圖案化層，包含硬 掩模層258與光致抗蝕劑層260，以在后續(xù)工藝中保護(hù)柵極結(jié)構(gòu)230。圖案化層可由傳統(tǒng) 的光刻與圖案化工藝形成，例如在此所述的工藝。硬掩模層258包括任何合適的材料，例如 氮化硅、SiON、SiC、SiOC、旋轉(zhuǎn)涂布玻璃(spin-on glass，簡稱SOG)、低介電常數(shù)膜(low_k film)、四乙氧基硅烷(tetraethylorthosilicate，簡稱TE0S)、等離子體增強(qiáng)型化學(xué)氣相 沉積氧化物(plasma enhanced CVD oxide，簡稱PE_oxide)、高深寬比填溝技術(shù)形成的氧化 物(high-aspect-ratio-process(HARP)formedoxide)或其他合適的材料。硬掩模層258包含任何適當(dāng)?shù)暮穸龋谝焕又?，硬?模層258包含厚度范圍約在40人至1G0人的等離子體增強(qiáng)型化學(xué)氣相沉積氧化物或氮化鈦 (TiN)。光致抗蝕劑層260包括任何合適的材料，且包含正型或負(fù)型光致抗蝕劑材料，示范 性的光致抗蝕劑層260包含化學(xué)放大型(chemical amplifying，簡稱CA)光致抗蝕劑層。然后，以任何合適的工藝從第一 /PMOS區(qū)211A的柵極結(jié)構(gòu)220中移除第二偽柵極 層256，形成第一開口(溝槽)，第一開口(溝槽)可由一種或一種以上的干蝕刻工藝、濕蝕 刻工藝、以及/或前述的組合形成。蝕刻工藝可包含多種蝕刻步驟，以蝕刻各種材料層。例 如，干蝕刻工藝可使用含氟的等離子體(如含有CF4的蝕刻氣體)。在另一例子中，第二偽 柵極層256被選擇性地蝕刻移除。接著，可用剝離、灰化或蝕刻工藝移除圖案化層，可以理 解的是，可使用相同或不同的工藝從第二偽柵極層256同時(shí)或獨(dú)立地移除圖案化硬掩模層 258與光致抗蝕劑層260。在區(qū)塊112及114，于第一區(qū)形成金屬柵極，金屬柵極可包括功函數(shù)材料及額外的 導(dǎo)電層。參閱圖21，在區(qū)塊112，以任何合適的工藝在基底210之上形成任何適當(dāng)厚度的第 一柵極層262，部分地填充第一開口(溝槽)。第一柵極層262可包括功函數(shù)層，功函數(shù)層包 含任何合適的材料，例如鋁、銅、鎢、鈦、鉭、氮化鈦、氮化鉭、硅化鎳、硅化鈷、銀、TaC、TaSiN、 TaCN, TiAl, TiAlN, WN、金屬合金、其他適合的材料、以及/或前述的組合。用于NMOS元件 的示范性的功函數(shù)層包含氮化鉭(tantalum nitride)、鈦鋁(titanium aluminum)、氮化鈦 鋁(titanium aluminum nitride)或前述的組合；且用于PMOS元件的示范性的功函數(shù)層包 含鎢、氮化鈦、氮化鎢或前述的組合。在此實(shí)施例中，第一柵極層262包含以ALD或PVD工 藝形成的厚度范圍約在20人至150A的P型功函數(shù)材料，如TiN、W或WN。在區(qū)塊114，如圖2J所示，在第一柵極層262之上形成第一導(dǎo)電層264，其大抵上 填充第一開口剩余的部分。第一導(dǎo)電層264包含任何合適的材料，例如鋁、銅、鎢、鈦、鉭、氮 化鈦、氮化鉭、硅化鎳、硅化鈷、銀、TaC、TaSiN、TaCN、TiAl、TiAlN、WN、金屬合金、其他適合的 材料、以及/或前述的組合。在此實(shí)施例中，第一導(dǎo)電層264包括鋁?？捎扇魏魏线m的工藝 形成任何適當(dāng)厚度的第一導(dǎo)電層264，例如以ALD或PVD工藝形成。接著，可進(jìn)行一個(gè)或一 個(gè)以上的化學(xué)機(jī)械研磨(CMP)工藝以平坦化第一導(dǎo)電層264。如圖2K及圖2J所示，可進(jìn)行 CMP工藝直至到達(dá)覆蓋層254為止，以在柵極結(jié)構(gòu)220形成具有第一功函數(shù)的金屬柵極。在區(qū)塊116，從第二區(qū)的柵極結(jié)構(gòu)移除第二偽柵極層，由此形成第二開口(溝槽)。 參閱圖2L及圖2M，從第二 /NMOS區(qū)211B的柵極結(jié)構(gòu)230中移除第二偽柵極層256，形成第 二開口(溝槽)，在第一 /PMOS區(qū)211A的柵極結(jié)構(gòu)220之上形成圖案化層，包含硬掩模層266與光致抗蝕劑層268，以在后續(xù)工藝中保護(hù)柵極結(jié)構(gòu)220。圖案化層可由傳統(tǒng)的光刻與 圖案化工藝形成，例如在此所述的工藝。硬掩模層266包括任何合適的材料，例如氮化硅、 SiON、SiC、SiOC、旋轉(zhuǎn)涂布玻璃(SOG)、低介電常數(shù)膜、四乙氧基硅烷(TEOS)、等離子體增強(qiáng) 型化學(xué)氣相沉積氧化物(PE-oxide)、高深寬比填溝技術(shù)形成的氧化物或其他合適的材料。 硬掩模層266包含任何適當(dāng)?shù)暮穸?，在一例子中，硬掩模?66包含厚度范圍約在40A至 IOOA的等離子體增強(qiáng)型化學(xué)氣相沉積氧化物或氮化鈦(TiN)。光致抗蝕劑層268包括任何 合適的材料，且包含正型或負(fù)型光致抗蝕劑材料，示范性的光致抗蝕劑層268包含化學(xué)放 大型(CA)光致抗蝕劑層。然后，以任何合適的工藝從第二 /NMOS區(qū)211B的柵極結(jié)構(gòu)230中移除第二偽柵極 層256，形成第二開口(溝槽)。第二開口(溝槽)可由一種或一種以上的干蝕刻工藝、濕 蝕刻工藝、以及/或前述的組合形成。蝕刻工藝可包含多種蝕刻步驟，以蝕刻各種材料層。 例如，干蝕刻工藝可使用含氟的等離子體(如含有CF4的蝕刻氣體)。在另一例子中，第二 偽柵極層256被選擇性地蝕刻移除。接著，可用剝離、灰化或蝕刻工藝移除圖案化層?？梢?理解的是，可使用相同或不同的工藝從第二偽柵極層256同時(shí)或獨(dú)立地移除圖案化硬掩模 層266與光致抗蝕劑層268。參閱圖2N，在區(qū)塊118及120，于第二區(qū)形成金屬柵極，金屬柵極可包括功函數(shù)材 料及導(dǎo)電層。在區(qū)塊118，以任何合適的工藝在基底210之上形成任何適當(dāng)厚度的第二柵極 層270，部分地填充第二開口(溝槽)。第二柵極層270可包括功函數(shù)層，功函數(shù)層包含任何 合適的材料，例如鋁、銅、鎢、鈦、鉭、氮化鈦、氮化鉭、硅化鎳、硅化鈷、銀、TaC、TaSiN, TaCN, TiAUTiAlN, WN、金屬合金、其他適合的材料、以及/或前述的組合。用于NMOS元件的示范 性的功函數(shù)層包含氮化鉭、鈦鋁、氮化鈦鋁或前述的組合；且用于PMOS元件的示范性的功 函數(shù)層包含鎢、氮化鈦、氮化鎢或前述的組合。在此實(shí)施例中，第二柵極層270包含以ALD 或PVD工藝形成的厚度范圍約在20A至150人的η型功函數(shù)材料，如TiAl或TiAIN。 在區(qū)塊120，如圖2N所示，在第二柵極層270之上形成第二導(dǎo)電層272，其大抵上 填充第二開口剩余的部分。第二導(dǎo)電層272包含任何合適的材料，例如鋁、銅、鎢、鈦、鉭、氮 化鈦、氮化鉭、硅化鎳、硅化鈷、銀、TaC、TaSiN、TaCN、TiAl、TiAlN、WN、金屬合金、其他適合的 材料、以及/或前述的組合。在此實(shí)施例中，第二導(dǎo)電層272包括鋁?？捎扇魏魏线m的工藝 形成任何適當(dāng)厚度的第二導(dǎo)電層272，例如以ALD或PVD工藝形成。接著，可進(jìn)行一個(gè)或一 個(gè)以上的化學(xué)機(jī)械研磨(CMP)工藝以平坦化第二導(dǎo)電層272，CMP工藝可進(jìn)一步平坦化半導(dǎo) 體元件200?？梢岳斫獾氖?，可以用任何順序形成η型金屬與ρ型金屬結(jié)構(gòu)，此外，在第一/PMOS 元件區(qū)21IA與第二 /NMOS元件區(qū)21IB的金屬柵極結(jié)構(gòu)形成期間，可進(jìn)行Ν/Ρ圖案化，將一 種元件與另一種元件分離，反之亦然。金屬柵極還可包括襯層、功函數(shù)層、填充層、其他適合 的層以及/或前述的組合。可以理解的是，半導(dǎo)體元件200可接受CMOS或MOS制造技術(shù)以 外的工藝，以形成習(xí)知的各種特征。后續(xù)可在基底210上形成各種接點(diǎn)/導(dǎo)通孔/導(dǎo)線， 以及多層內(nèi)連線特征例如金屬層與層間介電層，以與半導(dǎo)體元件200的結(jié)構(gòu)或各種特征連 接。額外的特征可提供與包含金屬柵極結(jié)構(gòu)的元件的電性內(nèi)連接。例如，多層內(nèi)連接包含 垂直的內(nèi)連線如傳統(tǒng)的導(dǎo)通孔或接點(diǎn)，以及水平的內(nèi)連線如金屬線?？墒褂酶鞣N導(dǎo)電材料 實(shí)施各種內(nèi)連線特征，例如銅、鎢以及/或硅化物。在一例子中，可使用鑲嵌或雙鑲嵌工藝形成銅相關(guān)的多層內(nèi)連線結(jié)構(gòu)。
綜上所述，本發(fā)明的實(shí)施例提供一柵極置換工藝，此柵極置換工藝實(shí)施一雙偽柵 極沉積工藝，其可以對付在傳統(tǒng)工藝中發(fā)現(xiàn)的問題，例如當(dāng)柵極長度變小時(shí)，可避免間隙填 充問題；以及提供單一的高介電常數(shù)介電層沉積工藝。其可提供第一偽柵極與第二偽柵極， 以制造半導(dǎo)體元件200，在一例子中，該方法包括移除第一偽柵極以形成第一溝槽；在第一 溝槽內(nèi)形成高介電常數(shù)介電層、覆蓋層以及/或第二偽柵極；在第一區(qū)移除第二偽柵極以 形成第二溝槽；在第二溝槽內(nèi)形成第一柵極；在第二區(qū)移除第二偽柵極以形成第三溝槽； 以及在第三溝槽內(nèi)形成第二柵極，所形成的半導(dǎo)體元件可包括多個(gè)NMOS與PMOS元件。低熱預(yù)算娃覆蓋層法(low thermal budget silicon capping layer method)圖3顯示在后柵極工藝中，半導(dǎo)體元件400的制造方法300的一實(shí)施例的流程 圖。圖4A-圖4G顯示依據(jù)一實(shí)施例，在方法300的各制造階段中，部分或全部的半導(dǎo)體元 件400的剖面示意圖。傳統(tǒng)的柵極置換工藝致力于降低集成電路元件中的等效氧化層厚度 (equivalent oxide thickness，簡稱EOT)，在這些集成電路元件，特別是對高介電常數(shù)/金 屬柵極元件而言，其最終制造的元件中，界面層的厚度占等效氧化層厚度的大部分，因此， 降低界面層的厚度可改善EOT尺寸。界面層的最初厚度可使用預(yù)清潔工藝輕易地降低，例如使用稀釋的HF(DHF)浸泡 工藝。然而，界面層最終的厚度取決于熱預(yù)算，其最初的厚度并非必要的因素。例如，在高 熱預(yù)算工藝期間(如源/漏極的退火工藝)，從基底產(chǎn)生的氧轉(zhuǎn)移會造成界面層的再生長， 這對于最終元件的EOT會造成不利的影響。方法400在高介電常數(shù)介電層/界面層上導(dǎo)入 蝕刻停止層與低熱預(yù)算硅的覆蓋層，蝕刻停止層可在后續(xù)高熱預(yù)算工藝中，使得界面層從 基底吸收的氧含量最小化，且蝕刻停止層實(shí)質(zhì)上從界面層吸收氧，以促進(jìn)EOT的降低，低熱 預(yù)算硅的覆蓋層則有助于控制蝕刻停止層中的氧含量。蝕刻停止層與低熱預(yù)算硅的覆蓋層 的實(shí)施幾乎不會影響目前的柵極置換工藝的流程，且可以明顯地降低EOT?？梢岳斫獾氖?， 不同的實(shí)施例可具有不同的優(yōu)點(diǎn)，并且任何一個(gè)實(shí)施例沒有特別需求的特定優(yōu)點(diǎn)。請參閱圖1及圖4A，方法300由流程區(qū)塊302開始，首先提供基底410，其包含第 一區(qū)411A及第二區(qū)411B，在此實(shí)施例中，基底410為包括硅的半導(dǎo)體基底，此外，基底410 還可包括元素半導(dǎo)體，其包含硅以及/或結(jié)晶的鍺；化合物半導(dǎo)體，其包含碳化硅、砷化鎵、 磷化鎵、磷化銦、砷化銦以及/或銻化銦；合金半導(dǎo)體，其包含SiGe、GaASP、AlInAS、AlGaAS、 GaInAs, GaInP以及/或GaInAsP ；或者前述的組合。合金半導(dǎo)體基底可具有組成線性漸變 (gradient)的SiGe特征，其中Si與Ge的組成在一個(gè)位置到另一位置，由一個(gè)比例變成另 一比例，合金SiGe可以在硅基底之上形成，SiGe基底可以形變(strained)。另外，半導(dǎo)體 基底可以是在絕緣層上的半導(dǎo)體(SOI)。在某些例子中，半導(dǎo)體基底可包含摻雜的外延層； 在其他例子中，硅基底可包含多層化合物半導(dǎo)體結(jié)構(gòu)。一示范的隔絕區(qū)412在基底410上形成，以隔絕基底410的各種區(qū)域，例如第一 和第二區(qū)411A、411B，并且在此實(shí)施例中，隔絕區(qū)412隔絕NMOS與PMOS元件區(qū)域。隔絕區(qū) 412使用的隔絕技術(shù)例如為區(qū)域硅氧化法(L0C0S)或淺溝槽隔絕區(qū)(STI)，以定義并電性隔 絕各第一和第二區(qū)411A、411B。在此實(shí)施例中，隔絕區(qū)412包含淺溝槽隔絕區(qū)(STI)，隔絕 區(qū)412包括氧化硅、氮化硅、氮氧化硅、其他合適的材料或前述的組合。隔絕區(qū)412可由任 何合適的工藝形成，在一例子中，形成淺溝槽隔絕區(qū)(STI)的工藝包含光刻工藝、在基底內(nèi)蝕刻形成溝槽(例如使用干蝕刻以及/或濕蝕刻)，以及用一種或一種以上的介電材料填充 溝槽(例如使用化學(xué)氣相沉積工藝)。在一些例子中，填充的溝槽可具有多層結(jié)構(gòu)，例如以 氮化硅或氧化硅填充熱氧化襯層?；?10可包含各種摻雜的區(qū)域，例如ρ型阱或η型阱，其取決于設(shè)計(jì)需求。摻雜 的區(qū)域可用P型摻雜物以及/或η型摻雜物摻雜，ρ型摻雜物例如為硼或BF2，η型摻雜物 例如為磷或砷。摻雜的區(qū)域可以直接在基底410上形成，形成P型阱結(jié)構(gòu)、N型阱結(jié)構(gòu)、雙 阱結(jié)構(gòu)或突起的結(jié)構(gòu)。半導(dǎo)體基底410還可包含各種有源區(qū)，例如N型金屬氧化物半導(dǎo)體 晶體管(NMOS)元件區(qū)，以及P型金屬氧化物半導(dǎo)體晶體管(PMOS)元件區(qū)。在此實(shí)施例中， 基底410包含用于NMOS元件的第一區(qū)41IA以及用于PMOS元件的第二區(qū)411Β。特別的是， 第一區(qū)411Α包含P型阱區(qū)414Α，且第二區(qū)411Β包含N型阱區(qū)414Β?？梢岳斫獾氖?，半導(dǎo) 體元件400可由CMOS的制造技術(shù)形成，因此某些工藝在此并未詳述。在區(qū)塊304，于基底410之上形成材料層，此材料層包含一種或一種以上的材料 層，包括任何合適的材料與厚度。例如，材料層包含界面層416與高介電常數(shù)介電層418， 材料層可由任何合適的工藝形 成，包含化學(xué)氣相沉積法(CVD)、物理氣相沉積法(PVD)、原 子層沉積法(ALD)、高密度等離子體化學(xué)氣相沉積法(HDPCVD)、金屬有機(jī)化學(xué)氣相沉積法 (MOCVD)、遙控等離子體CVD(RPCVD)、等離子體增強(qiáng)型化學(xué)氣相沉積法(PECVD)、電鍍法、其 他合適的方法，以及/或前述的組合。材料層包含界面層416與高介電常數(shù)介電層418，可由任何適合的工藝在基底410 之上形成任何適當(dāng)?shù)暮穸龋?，界面?16可包含生長的氧化硅層(grown silicon oxide layer)，例如熱氧化層(thermal oxide)或化學(xué)氧化層(chemical oxide)，此外，界面層 416可包括氮氧化硅(SiON)。在一例子中，在基底410上生成界面層416之前，可進(jìn)行終站 柵極氧化前清洗(last pre-gateclean)，例如使用HF溶液及UV工藝。高介電常數(shù)介電層 418包括高介電常數(shù)介電材料，例如Hf02、HfSi0、HfSi0N、HfTa0、HfTi0、Hf7r0、其他合適的 高介電常數(shù)介電材料，以及/或前述的組合。在區(qū)塊306，于基底410之上形成蝕刻停止層420，蝕刻停止層420也在界面層416 與高介電常數(shù)介電層418之上形成。蝕刻停止層420包括鈦、氮化鈦、鉭、氮化鉭、其他合適 的材料，以及/或前述的組合。在此實(shí)施例中，蝕刻停止層420包括氮化鈦(TiN)。如上所 述，蝕刻停止層420在后續(xù)高熱預(yù)算工藝中，使得界面層416從基底吸收的氧含量最小化， 且蝕刻停止層420從界面層416吸收氧，以促進(jìn)EOT的降低。此外，如上所述，蝕刻停止層420具有控制氧含量的優(yōu)點(diǎn)。因此，在此實(shí)施例中，于 區(qū)塊308，在基底410之上形成覆蓋層422，覆蓋層422也在蝕刻停止層420與包含界面層 416與高介電常數(shù)介電層418的材料層之上形成。覆蓋層422包括低熱預(yù)算硅層，例如以 物理氣相沉積(PVD)工藝沉積的硅層，含有低熱預(yù)算硅層的覆蓋層422可控制蝕刻停止層 420的氧含量，其還可預(yù)防界面層416在后續(xù)工藝中生長，且還可降低等效氧化層厚度。在區(qū)塊310，于基底410之上形成偽柵極層424，偽柵極層424還可在覆蓋層422、 蝕刻停止層420以及包含界面層416與高介電常數(shù)介電層418的材料層之上形成?？捎萌?何適合的工藝形成任何適當(dāng)厚度的偽柵極層424，偽柵極層424包括任何合適的材料，在此 實(shí)施例中，偽柵極層424包括由低壓化學(xué)氣相沉積(CVD)工藝形成的硅層，且偽柵極層424 可包括多種材料層。
參閱圖3及圖4B-圖4C，在區(qū)塊312，在基底410之上形成第一柵極結(jié)構(gòu)與第二柵 極結(jié)構(gòu)，在基底的第一區(qū)411A之上形成至少一柵極結(jié)構(gòu)，且在基底的第二區(qū)411B之上形成 至少一柵極結(jié)構(gòu)。在此實(shí)施例中，第一柵極結(jié)構(gòu)在第一/NMOS區(qū)411A內(nèi)形成，且第二柵極 結(jié)構(gòu)在第二 /PMOS區(qū)411B內(nèi)形成。上述柵極結(jié)構(gòu)可用任何適合的工藝形成，例如，形成柵 極結(jié)構(gòu)的程序包含沉積、光刻圖案化以及蝕刻工藝。沉積工藝包含化學(xué)氣相沉積法(CVD)、 物理氣相沉積法(PVD)、原子層沉積法(ALD)、高密度等離子體化學(xué)氣相沉積法(HDPCVD)、 金屬有機(jī)CVD(MOCVD)、遙控等離子體化學(xué)氣相沉積法(RPCVD)、等離子體增強(qiáng)型化學(xué)氣相 沉積法(PECVD)、電鍍法、其他合適的方法，以及/或前述的組合。光刻圖案化工藝包含光致 抗蝕劑涂布(例如旋轉(zhuǎn)涂布)、軟烤、光罩對準(zhǔn)、曝光、曝后烤、光致抗蝕劑顯影、沖洗、干燥 (例如硬烤)、其他合適的方法，以及/或前述的組合。另外，上述光刻曝光工藝可用其他適 當(dāng)?shù)姆椒▽?shí)施或置換，例如無光罩光刻技術(shù)、電子束寫入(electron-beam writing)及離子 束寫入法。蝕刻工藝包含干蝕刻、濕蝕刻、以及/或其他蝕刻方式(例如反應(yīng)性離子蝕刻)。 蝕刻工藝也可以是純化學(xué)(濕蝕刻)、純物理(離子銑削法)、以及/或前述的組合。可以 理解的是，可使用相同的工藝步驟與工藝材料同時(shí)地形成柵極結(jié)構(gòu)，使用不同的工藝步驟 與工藝材料各自獨(dú)立地形成柵極結(jié)構(gòu)，或者使用同步與獨(dú)立的工藝步驟與工藝材料的組合 形成柵極結(jié)構(gòu)。在此實(shí)施例中，柵極堆疊包括以任何合適的工藝，包含在此所述的工藝，所形成的 界面層416、高介電常數(shù)介電層418、蝕刻停止層420、覆蓋層422以及偽柵極層424。例如， 在偽柵極層之上以合適的工藝?yán)缧D(zhuǎn)涂布法形成光致抗蝕劑層，并將光致抗蝕劑圖案化 形成圖案化的光致抗蝕劑特征。然后，可用干蝕刻法將光致抗蝕劑的圖案轉(zhuǎn)移至其下方層 (例如界面層416、高介電常數(shù)介電層418、蝕刻停止層420、覆蓋層422以及偽柵極層424)， 形成如圖4B所示的柵極堆疊。之后，可以將光致抗蝕劑層剝除。在另一例子中，于偽柵極層 之上形成硬掩模層，于硬掩模層上形成圖案化光致抗蝕劑層，將光致抗蝕劑層的圖案轉(zhuǎn)移 至硬掩模層，然后再轉(zhuǎn)移至偽柵極層424與其下方層(界面層416、高介電常數(shù)介電層418、 蝕刻停止層420與覆蓋 層422)，形成柵極結(jié)構(gòu)的柵極堆疊。可以理解的是，上述例子并非用 以限定形成柵極堆疊可使用的工藝步驟，進(jìn)一步可理解的是，柵極結(jié)構(gòu)的柵極堆疊可包括 額外的其他層。例如，柵極結(jié)構(gòu)可包括界面層、覆蓋層、擴(kuò)散阻障層、導(dǎo)電層、其他合適的層， 以及/或前述的組合。再者，半導(dǎo)體元件400可包含一層或一層以上的抗反射涂層(例如 頂部抗反射涂層以及/或底部抗反射涂層)。后續(xù)可在柵極結(jié)構(gòu)形成如圖4C所示的額外特征，例如，可在柵極堆疊的側(cè)壁上進(jìn) 一步形成間隙壁，在此實(shí)施例中形成間隙壁襯層426與柵極間隙壁428?？捎萌魏芜m合的工 藝形成任何適當(dāng)厚度的間隙壁襯層426與柵極間隙壁428，間隙壁襯層426可包括氧化物 材料(例如氧化硅)，且柵極間隙壁428設(shè)置于柵極堆疊的每一側(cè)，可包括氮化物材料(例 如氮化硅)。在各種例子中，柵極間隙壁428可包括介電材料，例如氮化硅、碳化硅、氮氧化 硅、其他適合的材料，以及/或前述的組合。柵極間隙壁428可用來調(diào)整補(bǔ)償(offset)后 續(xù)形成的摻雜區(qū)，例如重?fù)诫s的源/漏極區(qū)。柵極結(jié)構(gòu)還可包含密封層以及任何其他合適 的特征?？稍诨?10內(nèi)形成各種摻雜區(qū)，在此實(shí)施例中，各種摻雜區(qū)包括輕摻雜的源/漏 極區(qū)(LDD) 430、431，以及源/漏極區(qū)(S/D) 432、433 (也稱為重?fù)诫s的源/漏極區(qū))。LDD區(qū)430,431與S/D區(qū)432、433可由一種或一種以上的離子注入工藝、光刻、擴(kuò)散以及/或其他 合適的工藝形成。摻雜的物種可取決于所制造的元件種類，如NMOS或PMOS元件。例如，在 第一 /NMOS區(qū)411A的LDD區(qū)430與S/D區(qū)432可用η型摻雜物，例如磷或砷摻雜；且在第 二 /PMOS區(qū)41IB的LDD區(qū)431與S/D區(qū)433可用ρ型摻雜物，例如硼或BF2摻雜，LDD區(qū) 430,431與S/D區(qū)432、433可包括各種摻雜輪廓?？梢岳斫獾氖牵稍谛纬蓶艠O間隙壁428 之前形成LDD區(qū)。另外，可進(jìn)行一個(gè)或一個(gè)以上的退火工藝活化LDD區(qū)430、431以及/或 S/D區(qū)432、433，退火工藝包括快速加熱退火(RTA)以及/或激光退火工藝。在一個(gè)或一個(gè) 以上的注入工藝后，S/D區(qū)432、433可對準(zhǔn)柵極間隙壁428的外側(cè)邊緣。 雜區(qū)可直接在半導(dǎo)體基底內(nèi)形成，形成P型阱結(jié)構(gòu)、N型阱結(jié)構(gòu)、雙阱結(jié)構(gòu)或突 起(raised)的結(jié)構(gòu)。S/D區(qū)432、433可包含突起的S/D區(qū)，其可由一個(gè)或一個(gè)以上的外 延工藝形成，使得SiGe特征在基底410內(nèi)以結(jié)晶狀態(tài)形成。例如，在此實(shí)施例中，在第二 區(qū)411B，S/D區(qū)433還包含突起的S/D區(qū)434。外延工藝包含化學(xué)氣相沉積(CVD)工藝，例 如氣相外延(VPE)以及/或超高真空化學(xué)氣相沉積(UHV-CVD)、分子束外延、以及/或其他 合適的工藝。外延工藝可使用氣態(tài)以及/或液態(tài)前驅(qū)物，其與基底410的組成(例如硅) 反應(yīng)，因此，取決于元件形態(tài)，可以在第一或第二區(qū)411A、411B達(dá)到形變的通道(strained channel)，以增加載子移動率并提升元件效能。如上所述，界面層416最終的厚度取決于后續(xù)的熱預(yù)算工藝，通常，高熱預(yù)算工藝 例如S/D的退火工藝會造成界面層416的再生長，其會導(dǎo)致較厚的界面層416，并增加EOT。 在此實(shí)施例中，在這些工藝(以及如下所述后續(xù)的柵極置換工藝)期間，低熱預(yù)算硅的覆蓋 層422可控制蝕刻停止層420的氧含量，且蝕刻停止層420會從界面層416吸收氧，最終會 降低界面層416的厚度及EOT的規(guī)格。此外，也可形成一個(gè)或一個(gè)以上的接點(diǎn)特征436、437，例如硅化物區(qū)，接點(diǎn)特征 436,437耦接至S/D區(qū)432、433。接點(diǎn)特征436、437包括硅化物材料，例如硅化鎳(NiSi)、 硅化鎳鉬(NiPtSi)、硅化鎳鉬鍺(NiPtGeSi)、硅化鎳鍺(NiGeSi)、硅化鐿(YbSi)、硅化鉬 (PtSi)、硅化銥(IrSi)、硅化鉺(ErSi)、硅化鈷(CoSi)、其他適合的材料，以及/或前述的 組合。接點(diǎn)特征436、437可由任何合適的工藝形成，包括在此所述的工藝，例如，接點(diǎn)特征 436、437可由硅化(自我對準(zhǔn)硅化)工藝形成。在基底之上，包含在基底(例如硅區(qū)域)以 及/或摻雜區(qū)之上沉積金屬材料，于沉積工藝之后，沉積的金屬材料與硅區(qū)域之間可持續(xù) 進(jìn)行硅化工藝的反應(yīng)，此反應(yīng)在高溫下進(jìn)行，此高溫的選擇基于特定的金屬材料或其他材 料而定，此步驟亦稱為退火，其可以是快速加熱退火步驟(RTP)。之后，未反應(yīng)的金屬材料被 移除，反應(yīng)的硅化物則可能需要額外的加熱工藝，以降低硅化物的電阻值。在基底410之上沉積介電層440，例如層間介電層(ILD)，介電層440包括任何 適合的介電材料，包含四乙氧基硅烷(TEOS)氧化物、氧化硅、氮化硅、氮氧化硅、氧化鉿、 氧化鋯、氧化鈦、氧化鋁、二氧化鉿-氧化鋁(HfO2-Al2O3)合金、磷硅玻璃(PSG)、硼磷硅玻 璃(BPSG)、其他適合的介電材料，以及/或前述的組合。另外，介電層440包括低介電常 數(shù)介電材料、例如摻氟硅玻璃(FSG)、摻碳氧化硅、黑鈷石(制造商為圣克拉拉(美國加 州)的應(yīng)用材料公司)、溶膠凝膠(xerogel)、氣膠體(aerogel)、非晶系氟化碳(amorphous fluorinatedcarbon)、聚對二甲苯(parylene)、二苯并環(huán)丁烯(BCB)、低介電常數(shù)介電材料 SiLK(制造商為美國密西根州中部的陶氏化學(xué)公司)、聚亞酰胺(polyimide)、其他適合的材料，以及/或前述的組合。介電層440還可包含多層結(jié)構(gòu)，其包括多種介電材料?？捎扇?何適合的工藝形成任何適當(dāng)厚度的介電層440，包含化學(xué)氣相沉積法(CVD)、高密度等離子 體化學(xué)氣相沉積法、旋轉(zhuǎn)涂布法、濺鍍法、以及/或其他適合的方法。在沉積介電層440之 后，可進(jìn)行一個(gè)或一個(gè)以上的化學(xué)機(jī)械研磨(CMP)工藝?？梢岳斫獾氖?，在介電層440上方 以及/或下方也可以形成額外的其他層。參閱圖4D至圖4G，在區(qū)塊314進(jìn)行柵極置換工藝，更特別的是，金屬柵極可置換柵 極結(jié)構(gòu)的偽多晶硅柵極，例如以柵極層置換偽柵極層424。第一金屬柵極在第一柵極結(jié)構(gòu)形 成，且第二金屬柵極在第二柵極結(jié)構(gòu)形成，第一與第二金屬柵極可用任何合適的工藝形成。 例如，如圖4D與圖4F所示，第一柵極結(jié)構(gòu)與第二柵極結(jié)構(gòu)的一部分被移除，由此在柵極結(jié) 構(gòu)形成開口(溝槽)。例如，以任何合適的工藝從柵極結(jié)構(gòu)移除偽柵極層424與覆蓋層422， 在一例子中，移除偽柵極層424與覆蓋層422的工藝包含一種或一種以上的蝕刻工藝，其包 含濕蝕刻、于蝕刻工藝或前述的組合。另一例子包含在半導(dǎo)體元件400之上形成光致抗蝕 劑層，用傳統(tǒng)的光刻工藝將光致抗蝕劑層圖案化，以及用光致抗蝕劑層的圖案蝕刻偽柵極 層424與覆蓋層422。接著，可將光致抗蝕劑層移除?？梢岳斫獾氖?，偽柵極層424與覆蓋 層422可以同時(shí)或獨(dú)立地被移除，還可以理解的是，柵極結(jié)構(gòu)的額外部分也可以被移除，例 如蝕刻停止層420以及/或高介電常數(shù)介電層418。第一金屬柵極與第二金屬柵極在開口(溝槽)內(nèi)形成，開口(溝槽)可通過移除 柵極結(jié)構(gòu)的一部分而形成，例如偽柵極層424與覆蓋層422。參閱圖4E與圖4G，第一與第 二金屬柵極包含第一與第二柵極層442、443以及第一與第二導(dǎo)電層444、445。第一柵極層 442可具有第一功函數(shù)，且第二柵極層443可具有第二功函數(shù)。第一與第二金屬柵極還可包 括襯層、功函數(shù)層、填充層、其他適合的層，以及/或前述的組合。可由任何合適的工藝形成第一與第二柵極層442、443，第一與第二柵極層442、 443部 分地填充在柵極結(jié)構(gòu)的開口(溝槽)內(nèi)。第一與第二柵極層442、443包括功函數(shù)層， 因此，在第一 /NMOS區(qū)411A，示范性的第一柵極層442包含用于NMOS元件的功函數(shù)層，例如 鉭、鈦鋁、氮化鈦鋁或前述的組合；在第二 /PMOS區(qū)411B，示范性的第二柵極層443包含氮 化鈦、氮化鉭或前述的組合。另外，第一與第二柵極層442、443包含任何適合的材料，例如 鋁、銅、鎢、鈦、鉭、氮化鈦、氮化鉭、硅化鎳、硅化鈷、銀、TaC、TaSiN、TaCN、TiAl、TiAlN、WN、金 屬合金、其他適合的材料、以及/或前述的組合。第一與第二導(dǎo)電層444、445可由任何合適的工藝形成于第一與第二柵極層442、 443之上，第一與第二導(dǎo)電層444、445大抵上填充柵極結(jié)構(gòu)的開口(溝槽)的剩余的部分。 第一與第二導(dǎo)電層444、445包含任何適合的材料，例如鋁、銅、鎢、鈦、鉭、氮化鈦、氮化鉭、 硅化鎳、硅化鈷、銀、TaC, TaSiN, TaCN, TiAl, TiAlN, WN、金屬合金、其他適合的材料、以及/ 或前述的組合。在此實(shí)施例中，第一與第二導(dǎo)電層444、445包括鋁，可由原子層沉積(ALD) 或物理氣相沉積(PVD)工藝沉積鋁。另外，第一導(dǎo)電層444可包括與第二導(dǎo)電層445不同的 材料。接著，可進(jìn)行一個(gè)或一個(gè)以上的化學(xué)機(jī)械研磨(CMP)工藝將第一與第二導(dǎo)電層444、 445平坦化。半導(dǎo)體元件400可接受CMOS或MOS制造技術(shù)以外的其他工藝，以形成習(xí)知的各種 特征，后續(xù)可在基底410上形成各種接點(diǎn)/導(dǎo)通孔/導(dǎo)線，以及多層內(nèi)連線特征，例如金屬 層與層間介電層，由此與半導(dǎo)體元件400的各種結(jié)構(gòu)或特征連接。額外的特征可提供與含有金屬柵極結(jié)構(gòu)的元件的電性內(nèi)連接，例如，多層內(nèi)連接包含垂直的內(nèi)連線，如傳統(tǒng)的導(dǎo)通 孔或接點(diǎn)，以及水平的內(nèi)連線，如金屬線?？墒褂酶鞣N導(dǎo)電材料實(shí)施各種內(nèi)連線特征，例如 銅、鎢以及/或硅化物。在一例子中，可使用鑲嵌或雙鑲嵌工藝形成銅相關(guān)的多層內(nèi)連線結(jié) 構(gòu)。
綜上所述，本發(fā)明的實(shí)施例提供一柵極置換工藝，此柵極置換工藝實(shí)施蝕刻停止 層與含有低熱預(yù)算硅的覆蓋層。此柵極置換工藝可形成具有一個(gè)或一個(gè)以上柵極結(jié)構(gòu)的集 成電路元件，在此所揭示的方法很容易與傳統(tǒng)的集成電路工藝整合在一起，特別是在高介 電常數(shù)/金屬柵極元件的制造上，并且可以降低等效氧化層厚度。在一例子中，此方法包括 在基底之上形成材料層，在材料層之上形成蝕刻停止層，在蝕刻停止層上形成包含低熱預(yù) 算硅的覆蓋層，在覆蓋層之上形成偽柵極，形成柵極結(jié)構(gòu)，以及在第一柵極結(jié)構(gòu)形成第一金 屬柵極。在第一柵極結(jié)構(gòu)形成第一金屬柵極可包含以具有功函數(shù)層的金屬柵極置換偽柵 極。
雖然本發(fā)明已公開較佳實(shí)施例如上，然而其并非用以限定本發(fā)明，本領(lǐng)域普通技 術(shù)人員當(dāng)可了解，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可做些許更動與潤飾。例如上述各種 阻擋結(jié)構(gòu)以及偽多晶硅結(jié)構(gòu)可在不同的實(shí)施例中實(shí)施，并且也可以互相結(jié)合使用。因此，本 發(fā)明的保護(hù)范圍當(dāng)視隨附的權(quán)利要求所界定的范圍為準(zhǔn)。
權(quán)利要求
1.一種集成電路元件的制造方法，包括 提供一基底；于該基底之上形成一柵極結(jié)構(gòu)，包含一第一偽柵極； 從該柵極結(jié)構(gòu)移除該第一偽柵極，形成一溝槽；形成一界面層、一高介電常數(shù)介電層與一覆蓋層，部分地填充在該溝槽內(nèi)； 形成一第二偽柵極于該覆蓋層之上，其中該第二偽柵極填充該溝槽；以及 以一金屬柵極置換該第二偽柵極。
2.如權(quán)利要求1所述的集成電路元件的制造方法，其中形成該第二偽柵極的步驟包括 在一低于形成該第一偽柵極的溫度下沉積該第二偽柵極。
3.如權(quán)利要求1所述的集成電路元件的制造方法，其中形成含有該第一偽柵極的該柵 極結(jié)構(gòu)的步驟包括沉積一第一多晶硅層，以形成該第一偽柵極。
4.如權(quán)利要求3所述的集成電路元件的制造方法，其中形成該第二偽柵極的步驟包括 在一低于形成該第一多晶硅層的溫度下沉積一第二多晶硅層，且還包括在沉積該第二多晶 硅層之后，進(jìn)行一化學(xué)機(jī)械研磨工藝。
5.如權(quán)利要求1所述的集成電路元件的制造方法，其中形成該覆蓋層的步驟包括 沉積一蝕刻停止層；以及在該蝕刻停止層之上沉積一低熱預(yù)算硅層。
6.如權(quán)利要求1所述的集成電路元件的制造方法，其中以一金屬柵極置換該第二偽柵 極的步驟包括在一第一區(qū)以一第一柵極置換一第一柵極結(jié)構(gòu)的該第二偽柵極；以及 在一第二區(qū)以一第二柵極置換一第二柵極結(jié)構(gòu)的該第二偽柵極， 其中以該第一柵極置換該第一柵極結(jié)構(gòu)的該第二偽柵極，以及以該第二柵極置換該第 二柵極結(jié)構(gòu)的該第二偽柵極的步驟包括形成具有一第一工作函數(shù)的該第一柵極，以及形成 具有一第二工作函數(shù)的該第二柵極。
7.如權(quán)利要求6所述的集成電路元件的制造方法，其中以該第一柵極置換該第一柵 極結(jié)構(gòu)的該第二偽柵極，以及以該第二柵極置換該第二柵極結(jié)構(gòu)的該第二偽柵極的步驟包 括從該第一柵極結(jié)構(gòu)移除該第二偽柵極，形成一第一溝槽； 形成一第一柵極層，部分地填充該第一溝槽； 在該第一柵極層之上形成一第一導(dǎo)電層，填充該第一溝槽； 從該第二柵極結(jié)構(gòu)移除該第二偽柵極，形成一第二溝槽； 形成一第二柵極層，部分地填充該第二溝槽；以及 在該第二柵極層之上形成一第二導(dǎo)電層，填充該第二溝槽。
8.一種集成電路元件的制造方法，包括 提供一基底；在該基底之上形成一界面層； 在該界面層之上形成一高介電常數(shù)介電層； 在該高介電常數(shù)介電層之上形成一蝕刻停止層； 在該蝕刻停止層之上形成一覆蓋層，包含一低熱預(yù)算硅層；在該覆蓋層之上形成一偽柵極層；形成一柵極結(jié)構(gòu)；以及進(jìn)行一柵極置換工藝。
9.如權(quán)利要求8所述的集成電路元件的制造方法，還包括進(jìn)行一高熱預(yù)算工藝，以在 該基底上形成一個(gè)或一個(gè)以上的特征，其中進(jìn)行該高熱預(yù)算工藝的步驟包括進(jìn)行一源/漏 極的退火工藝。
10.如權(quán)利要求8所述的集成電路元件的制造方法，其中在該高介電常數(shù)介電層之上 形成一蝕刻停止層的步驟包括沉積一氮化鈦層；其中形成該覆蓋層的步驟包括進(jìn)行一物理 氣相沉積工藝，以沉積一硅層；且其中形成該偽柵極層的步驟包括進(jìn)行一低壓化學(xué)氣相沉 積工藝，以沉積一硅層。
11.如權(quán)利要求8所述的集成電路元件的制造方法，其中形成該柵極結(jié)構(gòu)的步驟包括 進(jìn)行一圖案化工藝，以形成一柵極堆疊，包含該界面層、該高介電常數(shù)介電層、該低熱預(yù)算 硅層以及該偽柵極層。
12.如權(quán)利要求11所述的集成電路元件的制造方法，其中進(jìn)行該圖案化工藝，以形成 該柵極堆疊，包含該界面層、該高介電常數(shù)介電層、該低熱預(yù)算硅層以及該偽柵極層的步驟 包括形成一第一柵極堆疊與一第二柵極堆疊；在該第一柵極堆疊，以一第一金屬柵極置換至少該低熱預(yù)算硅層與該偽柵極層；以及在該第二柵極堆疊，以一第二金屬柵極置換至少該低熱預(yù)算硅層與該偽柵極層。
13.如權(quán)利要求8所述的集成電路元件的制造方法，其中進(jìn)行該柵極置換工藝的步驟 包括以一金屬柵極置換該低熱預(yù)算硅層與該偽柵極層。
14.如權(quán)利要求13所述的集成電路元件的制造方法，其中以該金屬柵極置換該低熱預(yù) 算硅層與該偽柵極層的步驟包括對于一 NMOS元件形成一金屬柵極；以及對于一 PMOS元件形成一金屬柵極。
全文摘要
本發(fā)明提供集成電路元件的制造方法，在一實(shí)施例中，此方法包括提供基底，于基底之上形成包含第一偽柵極的柵極結(jié)構(gòu)，從柵極結(jié)構(gòu)移除第一偽柵極形成溝槽，形成界面層、高介電常數(shù)介電層與覆蓋層，部分地填充溝槽，于覆蓋層之上形成第二偽柵極，其中第二偽柵極填充溝槽，以及以金屬柵極置換第二偽柵極。在一實(shí)施例中，此方法包括提供基底，在基底之上形成界面層，在界面層之上形成高介電常數(shù)介電層，在高介電常數(shù)介電層之上形成蝕刻停止層，在蝕刻停止層之上形成包含低熱預(yù)算硅層的覆蓋層，在覆蓋層之上形成偽柵極層，形成柵極結(jié)構(gòu)，以及進(jìn)行柵極置換工藝。
文檔編號H01L21/8238GK102034758SQ20101000377
公開日2011年4月27日 申請日期2010年1月18日 優(yōu)先權(quán)日2009年10月7日
發(fā)明者于雄飛, 葉明熙, 李達(dá)元, 歐陽暉, 許光源, 陶宏遠(yuǎn) 申請人:臺灣積體電路制造股份有限公司