專利名稱：半導(dǎo)體集成電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及具有存儲(chǔ)電路部分和非存儲(chǔ)電路部分的集成電路。
背景技術(shù)：
伴隨著LSI(大規(guī)模集成電路)的小型化，LSI的功能已經(jīng)更加先進(jìn)了，LSI的集成 規(guī)模增加了，且LSI的功率消耗減少了。但是，尤其是由于較低的電源電壓引起的較小量的 信號電荷，LSI所展現(xiàn)的靈敏度(作為對輻射光的靈敏度)提高了。然而，令人擔(dān)心的是， 由輻射光引起的軟差錯(cuò)(soft-error)產(chǎn)生的概率也急劇增加。 通常，由輻射光引起的軟差錯(cuò)的產(chǎn)生會(huì)導(dǎo)致這樣一個(gè)問題，這就是在輻射光照射 到存儲(chǔ)器件上時(shí)，存儲(chǔ)在如像DRAM(動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器)或SRAM(靜態(tài)隨機(jī)存取存儲(chǔ)器) 之類的存儲(chǔ)器件中的數(shù)據(jù)會(huì)從存儲(chǔ)器件中不需要地丟失。從存儲(chǔ)器件上丟失的存儲(chǔ)數(shù)據(jù)是 被稱為SEC(單事件失常(upset))的偶然故障。 在這種類型的故障事件中，并沒有損壞存儲(chǔ)器件本身。然而，損壞和丟失了存儲(chǔ)在 存儲(chǔ)器件中的數(shù)據(jù)。為了將這樣的軟差錯(cuò)和硬差錯(cuò)(它起因于出現(xiàn)在器件中的故障)區(qū)分 開來，特意使用了 "軟差錯(cuò)"這個(gè)術(shù)語。 目前，在器件的可靠性很重要的情況之下，將在電路級上的差錯(cuò)避免技術(shù)用作為 防止SEU的應(yīng)對措施。其可靠性很重要的器件的例子是LSI和半導(dǎo)體電路。差錯(cuò)避免技術(shù) 的典型例子是ECC(差錯(cuò)檢查和校正)技術(shù)，該技術(shù)使用如像奇偶檢驗(yàn)位之類的檢錯(cuò)碼。
隨著存儲(chǔ)器件小型化的進(jìn)展，存儲(chǔ)器件的工作電壓也變得更低，產(chǎn)生軟差錯(cuò)的概 率也隨之增加。這樣，在未來，防止產(chǎn)生軟差錯(cuò)的應(yīng)對措施就成為必不可少的了。
但是，如果增添了用于編碼和解碼如像奇偶檢驗(yàn)位這樣的檢錯(cuò)碼的ECC電路，LSI 的面積就增加了，且由于需要常常進(jìn)行比較，因此不可避免地會(huì)犧牲存取速度。此外，不能 再忽略SET(單事件瞬變)的產(chǎn)生。SET是在邏輯電路器件中產(chǎn)生的軟差錯(cuò)，而此邏輯電路 器件并不是上述的存儲(chǔ)器件。 此外，與存儲(chǔ)器件不同，為了防止在邏輯電路器件中出現(xiàn)SET，就不可能基于利用
奇偶檢驗(yàn)位等的ECC電路來讓所設(shè)計(jì)的邏輯電路器件采用差錯(cuò)避免技術(shù)。 這樣，為了防止在邏輯電路中出現(xiàn)SET，除了使邏輯電路成為冗余的(redundant)
之外，并無其它選擇。在此情況下，必須常常比較由構(gòu)成邏輯電路所需的附加電路輸出的邏
輯值和由原始的邏輯電路輸出的邏輯值。 為了使邏輯電路成為冗余的并經(jīng)常比較由構(gòu)成邏輯電路所需的附加電路輸出的 邏輯值和由原始的邏輯電路輸出的邏輯值，必須創(chuàng)建兩到三個(gè)原始的主邏輯電路。此外，還 必須分別由兩到三個(gè)原始的主邏輯電路來準(zhǔn)備供比較用的電路。 這樣，就不可避免地增加邏輯電路期間的芯片面積，而且制造芯片的費(fèi)用也會(huì)不 需要地突然上升。結(jié)果，功耗也會(huì)不需要地增加，經(jīng)常的比較也會(huì)不可避免地?fù)p害邏輯電路 器件的性能。 由于上述的原因，如果向需要展現(xiàn)高穩(wěn)定性特性的LSI提供這樣一種技術(shù)，能使邏輯電路成為冗余的，并能經(jīng)常比較由構(gòu)成邏輯電路所需要的附加電路輸出的邏輯值和由 原始的邏輯電路輸出的邏輯值，則增加了的LSI芯片的面積不需要地抵消了上述的通過小 型化得到的優(yōu)點(diǎn)。 此外，在不太需要LSI展現(xiàn)這種高可靠性特征的情況下，完全可能的是，隨著小型 化的進(jìn)展，在這樣的LSI的應(yīng)用中，不再能容忍因小型化的進(jìn)一步進(jìn)展而引起的未解決的 問題。在這樣的情況下，由于LSI的小型化而產(chǎn)生的較高的性能和較低的制造成本就會(huì)受 到瓶頸的限制，這個(gè)瓶頸是由防止輻射光引起軟差錯(cuò)的應(yīng)對措施而生成的。
如上所述，將限制加到避免電路級上的軟差錯(cuò)的方法上。這樣，為了進(jìn)一步減少由 于小型化而產(chǎn)生的制造成本和功耗，必須采取應(yīng)對措施來避免產(chǎn)生器件級上的軟差錯(cuò)。
在如像日本專利特開No. 2007-073709這樣的文件中，公開了通過改變晶體管的 模式來建立SET應(yīng)對措施的技術(shù)。

發(fā)明內(nèi)容
在某些情況下，通過改變晶體管模式而得到的效果也是有限的。所以，必須在器件 級上采取有效的應(yīng)對措施。 本發(fā)明的發(fā)明者采用特別能夠有效避免SET的應(yīng)對措施革新了半導(dǎo)體集成電路。
根據(jù)本發(fā)明的實(shí)施例的半導(dǎo)體集成電路使用了存儲(chǔ)電路部分和非存儲(chǔ)電路部分， 前者用于存儲(chǔ)數(shù)據(jù)的，后者被設(shè)置以用作除了存儲(chǔ)電路部分之外的部分，并且不用來存儲(chǔ) 數(shù)據(jù)。 在半導(dǎo)體集成電路中，第二傳導(dǎo)型半導(dǎo)體區(qū)(其包含為在非存儲(chǔ)電路部分中采用 的第一傳導(dǎo)型晶體管創(chuàng)建的溝道)的第二傳導(dǎo)型雜質(zhì)濃度低于第二傳導(dǎo)型半導(dǎo)體區(qū)(其包 含為在存儲(chǔ)電路部分中采用的第一傳導(dǎo)型晶體管創(chuàng)建的溝道)的第二傳導(dǎo)型雜質(zhì)濃度。
在根據(jù)另一個(gè)實(shí)施例的非存儲(chǔ)電路部分的配置中，非存儲(chǔ)電路部分包括組合邏輯 電路和順序邏輯電路。在這樣的結(jié)構(gòu)中，將組合邏輯電路的第二傳導(dǎo)型半導(dǎo)體區(qū)的第二傳 導(dǎo)型雜質(zhì)濃度降低到低于存儲(chǔ)電路部分和順序邏輯電路的第二傳導(dǎo)型雜質(zhì)濃度的水平。
在根據(jù)另一個(gè)實(shí)施例的非存儲(chǔ)電路部分的另一配置中，非存儲(chǔ)電路部分包括觸發(fā) 器電路和配置來用于向觸發(fā)電路提供時(shí)鐘信號的時(shí)鐘產(chǎn)生電路。在這樣的配置中，將時(shí)鐘 產(chǎn)生電路的第二傳導(dǎo)型半導(dǎo)體區(qū)的第二傳導(dǎo)型雜質(zhì)濃度降低到低于存儲(chǔ)電路部分和觸發(fā) 電路的第二傳導(dǎo)型雜質(zhì)濃度的水平。 在根據(jù)又一個(gè)實(shí)施例的非存儲(chǔ)電路部分的另一配置中，非存儲(chǔ)電路部分包括觸發(fā) 電路、時(shí)鐘產(chǎn)生電路和配置來向觸發(fā)電路提供清除信號和預(yù)置信號的至少其中之一的控制 信號產(chǎn)生電路。在這樣的配置中，將控制信號產(chǎn)生電路的第二傳導(dǎo)型半導(dǎo)體區(qū)的第二傳導(dǎo) 型雜質(zhì)濃度和時(shí)鐘產(chǎn)生電路的第二傳導(dǎo)型半導(dǎo)體區(qū)的第二傳導(dǎo)型雜質(zhì)濃度降低到低于存 儲(chǔ)電路部分和觸發(fā)電路的第二傳導(dǎo)型雜質(zhì)濃度的水平。 時(shí)鐘產(chǎn)生電路包括緩沖電路，配置來形成由時(shí)鐘產(chǎn)生電路產(chǎn)生的時(shí)鐘信號的波 形。根據(jù)相同的方式(token)，控制信號產(chǎn)生電路包括緩沖電路，配置來形成由控制信號產(chǎn) 生電路產(chǎn)生的清除信號和/或預(yù)置信號的波形。在此情況下，最好將第二傳導(dǎo)型半導(dǎo)體區(qū) (其包括為至少在緩沖電路中采用的第一傳導(dǎo)型晶體管創(chuàng)建的溝道)的第二傳導(dǎo)型雜質(zhì)濃 度降低到低于存儲(chǔ)電路部分和觸發(fā)電路的第二傳導(dǎo)型雜質(zhì)濃度的水平。
在上述的配置中，在輻射光照射到半導(dǎo)體集成電路上時(shí)，就產(chǎn)生了大量的電子和大量的空穴。例如，讓第一傳導(dǎo)型晶體管為N-溝道型晶體管并讓第二傳導(dǎo)型是P型。
在此情況下，具體地說，在具有高電位的漏極側(cè)上，所產(chǎn)生的電子會(huì)降低漏極的電位。然而，在N-溝道型晶體管中存在的寄生雙極晶體管的基極上出現(xiàn)的電位會(huì)由于輻射光的入射而產(chǎn)生的空穴的積累而升高。應(yīng)當(dāng)注意的是，寄生雙極晶體管的基區(qū)是第二傳導(dǎo)型半導(dǎo)體區(qū)(其包括為晶體管創(chuàng)建的溝道)的第二傳導(dǎo)型雜質(zhì)區(qū)，然而，在上述實(shí)施例的情況下，第二傳導(dǎo)型是P型。由于此時(shí)在P-型雜質(zhì)區(qū)中的雜質(zhì)濃度相對較低，寄生雙極晶體管就能輕易地進(jìn)入到導(dǎo)通狀態(tài)。這樣，在漏極收集由于輻射光的入射而產(chǎn)生的大量電子并降低漏極電位之前，進(jìn)入到導(dǎo)通狀態(tài)的寄生雙極晶體管就將電子立即排擠到源極側(cè)。
因此，可能采用特別能夠有效避免SET的應(yīng)對措施來提供半導(dǎo)體集成電路。


通過下面參照附圖給出的優(yōu)選實(shí)施例的描述，本發(fā)明上述的和其他的創(chuàng)新及特點(diǎn)將會(huì)變得更加清楚，其中 圖1是簡略的框圖，該圖示出了根據(jù)第一實(shí)施例的半導(dǎo)體集成電路； 圖2A到圖2C是多個(gè)說明性的電路圖，每個(gè)圖都示出了進(jìn)行操作的SRAM單元的典
型配置，在所進(jìn)行的操作中，由于輻射光的入射而產(chǎn)生了差錯(cuò)。 圖3是簡略的說明性的截面圖，該圖示出了進(jìn)行受輻射光入射影響的操作的晶體管。 圖4A和圖4B是多個(gè)說明性的電路圖，每個(gè)圖都示出了用作緩沖電路的基本配置的反向器(inverter)的串行連接。 圖5A和圖5B是多個(gè)說明性的圖例，該圖示出了在兩個(gè)級(stage)配備的反向器
的串行連接以及表示模擬比較反向器的輸出的結(jié)果的曲線圖。 圖6是橫截面圖，該圖示出了其中創(chuàng)建了寄生雙極晶體管的MIS晶體管。 圖7A和圖7B是多個(gè)能帶圖，該圖示出了由于所采取的應(yīng)對措施而得到的差異。 圖8A和圖8B是表示模擬結(jié)果的多個(gè)圖例，該模擬結(jié)果指示由于所采取的應(yīng)對措
施而得到的基區(qū)寬度的差異。 圖9是曲線圖，該圖對在應(yīng)對措施之前的(常規(guī)的)狀態(tài)和在應(yīng)對措施之后的狀態(tài)中的SET的產(chǎn)生率作了比較。 圖10是簡略的框圖，該圖示出了根據(jù)第二實(shí)施例的半導(dǎo)體集成電路。 圖11示出了在第二實(shí)施例中將組合邏輯電路連接到觸發(fā)電路上的典型連接。 圖12是簡略的框圖，該圖示出了根據(jù)第三實(shí)施例的半導(dǎo)體集成電路。
具體實(shí)施例方式
下面將參照上述的附圖并按照如下安排的段落來說明本發(fā)明的優(yōu)選的實(shí)施例
1.第一實(shí)施例 本節(jié)說明采用用作存儲(chǔ)電路部分的SRAM塊和用作為非存儲(chǔ)電路部分的邏輯電路
塊的半導(dǎo)體集成電路。
2.第二實(shí)施例
本節(jié)說明通過將非存儲(chǔ)電路部分劃分為是順序(sequential)邏輯電路和組合(combinational)邏輯電路，并通過只將組合邏輯電路用作具有較低的溝道區(qū)濃度的電路部分，來從第一實(shí)施例得到的第二實(shí)施例，
3.第三實(shí)施例 本節(jié)說明通過將組合邏輯電路劃分為邏輯處理部分和信號產(chǎn)生部分，并通過只將
信號產(chǎn)生部分用作具有較低的溝道區(qū)濃度的電路部分，來從第二實(shí)施例得到的第三實(shí)施
例。在此，信號產(chǎn)生部分是這樣的一個(gè)部分，它為用在時(shí)序邏輯電路中的觸發(fā)電路提供與存
儲(chǔ)與在觸發(fā)電路中存儲(chǔ)的數(shù)據(jù)異步的時(shí)鐘信號和各種控制信號。 4.改型 〈1.第一實(shí)施例> 軟差錯(cuò)是由入射到組成LSI的半導(dǎo)體器件上的輻射光引起的差錯(cuò)。輻射光使得大的噪聲電流瞬時(shí)流動(dòng)，并使LSI電路中的邏輯反向。結(jié)果，軟差錯(cuò)不可避免地引起錯(cuò)誤輸出的產(chǎn)生或不需要地引起進(jìn)行不想要的操作。 下面的說明將以下兩種軟差錯(cuò)區(qū)別開來，一種軟差錯(cuò)是在用作用于存儲(chǔ)數(shù)據(jù)的半導(dǎo)體器件部分的存儲(chǔ)電路部分中產(chǎn)生的，另一種軟差錯(cuò)是在用作不用于存儲(chǔ)數(shù)據(jù)但用于傳送數(shù)據(jù)的半導(dǎo)體器件部分的非存儲(chǔ)電路部分中產(chǎn)生的。在下面的說明中，將在存儲(chǔ)電路部分中產(chǎn)生的軟差錯(cuò)稱作為SEU(單事件失常)。另一方面，將在非存儲(chǔ)電路部分中產(chǎn)生的軟差錯(cuò)稱作為SET(單事件瞬變(transient))。 圖1是簡略的框圖，該圖示出了根據(jù)第一實(shí)施例的半導(dǎo)體集成電路200A。
在圖1的框圖中所示的半導(dǎo)體集成電路200A具有S0C(硅上系統(tǒng))芯片配置。如像在圖1的框圖中所示，SOC芯片通常包括用作存儲(chǔ)電路部分的SRAM塊201以及用作非存儲(chǔ)電路部分的邏輯電路塊202。 SRAM塊201包括存儲(chǔ)單元陣列，其是由大量的布置以形成矩陣的SRAM單元組成的，還包括用與控制存儲(chǔ)單元陣列的操作的外圍電路。然而，在任何圖例中，并未具體示出SRAM塊201的配置。在SRAM塊201的內(nèi)部，具體地說，在存儲(chǔ)單元陣列中產(chǎn)生SEU。因此，令人擔(dān)心的是，所產(chǎn)生的SEU會(huì)損壞存儲(chǔ)在SRAM塊201中的數(shù)據(jù)。 圖2A到圖2C是多個(gè)說明性的電路圖，每個(gè)圖都示出了進(jìn)行操作的SRAM單元100的典型配置，在所進(jìn)行的操作中，由于輻射光的入射產(chǎn)生了差錯(cuò)。 在圖2A到圖2C的電路圖中所示的SRAM單元100是具有包含6個(gè)晶體管的配置的SRAM單元，其中的兩個(gè)晶體管每個(gè)都是用作負(fù)載的P溝道型MOS晶體管。在下面的說明中，將兩個(gè)P溝道型MOS晶體管中的每一個(gè)都簡稱為PMOS晶體管。 如圖2A中的電路圖所示，SRAM單元100采用兩個(gè)負(fù)載晶體管Pl和P2，兩個(gè)驅(qū)動(dòng)晶體管Nl和N2，以及兩個(gè)轉(zhuǎn)移晶體管N3和N4。兩個(gè)負(fù)載晶體管Pl和P2的每一個(gè)都是PMOS晶體管，而兩個(gè)驅(qū)動(dòng)晶體管Nl和N2以及兩個(gè)轉(zhuǎn)移晶體管N3和N4中的每一個(gè)都是N溝道型的MOS晶體管。在下面的說明中，將每個(gè)N溝道型的MOS晶體管都簡稱為NMOS晶體管。 VDD1線是設(shè)置在電源電壓Vdd的電源線，而VSS線是設(shè)置在基準(zhǔn)電壓(例如，地電壓)的另一個(gè)電源線。將負(fù)載晶體管P1和驅(qū)動(dòng)晶體管N1彼此線路連接(wire)，以便在VDD1線和VSS線之間形成級聯(lián)(cascade)連接。利用相同的方式，將負(fù)載晶體管P2和驅(qū)動(dòng)晶體管N2彼此線路連接，以便在VDD2線和VSS線之間形成級聯(lián)連接。
將負(fù)載晶體管P2的柵極和驅(qū)動(dòng)晶體管N2柵極與存儲(chǔ)節(jié)點(diǎn)ND1連接起來，在此，存儲(chǔ)節(jié)點(diǎn)ND1用作將負(fù)載晶體管P1連接到驅(qū)動(dòng)晶體管N1的連接點(diǎn)。用相同的方式，將負(fù)載晶體管Pl的柵極和驅(qū)動(dòng)晶體管Nl柵極與存儲(chǔ)節(jié)點(diǎn)ND2連接起來，在此，存儲(chǔ)節(jié)點(diǎn)ND2用作將負(fù)載晶體管P2連接到驅(qū)動(dòng)晶體管N2的連接點(diǎn)。 將轉(zhuǎn)移晶體管N3的源極和漏極之一連接到存儲(chǔ)節(jié)點(diǎn)ND1，并將另一個(gè)電極連接到位線BL。將轉(zhuǎn)移晶體管N3的柵極連接到字線WL。用相同的方式，將轉(zhuǎn)移晶體管N4的源極和漏極之一連接到存儲(chǔ)節(jié)點(diǎn)ND2，并將另一個(gè)電極連接到互補(bǔ)位線/BL。將轉(zhuǎn)移晶體管N4的柵極也連接到字線WL。 圖3是簡略的說明性的橫截面圖，該圖示出了進(jìn)行受到輻射光入射影響的操作的晶體管。在橫截面圖中所示的晶體管能夠是在SRAM塊201中包括的SRAM單元100中采用的第一傳導(dǎo)型晶體管或者是在邏輯電路塊202中采用的第一傳導(dǎo)型晶體管。例如，在下面的說明中，假設(shè)第一傳導(dǎo)型是N型。參照圖A和圖3中的圖例，將SEU的產(chǎn)生說明如下。
如圖2A中的電路圖所示，假設(shè)在輻射光入射之前，SRAM單元IOO用于存儲(chǔ)在存儲(chǔ)節(jié)點(diǎn)ND1的高電平位數(shù)據(jù)1以及在存儲(chǔ)節(jié)點(diǎn)ND2的反向(低電平)位數(shù)據(jù)0。
如上所述，當(dāng)輻射光射到存儲(chǔ)位數(shù)據(jù)片段的SRAM單元100時(shí)，驅(qū)動(dòng)晶體管N1和驅(qū)動(dòng)晶體管N2將特別受到光入射的很多影響。 更具體地說，下面的描述說明了在此實(shí)施例的情況下，輻射光的入射對驅(qū)動(dòng)晶體
管Nl進(jìn)行的操作的影響，該驅(qū)動(dòng)晶體管Nl具有作為N型的第一傳導(dǎo)類型。 上述的位數(shù)據(jù)是在輻射光入射前出現(xiàn)在位線BL上的數(shù)據(jù)。下面的描述說明了對
于1的位數(shù)據(jù)，輻射光對在SRAM單元100中采用的驅(qū)動(dòng)晶體管Nl進(jìn)行的操作的影響。然
而，如果用詞組"驅(qū)動(dòng)晶體管N2"來替換在描述中所用的詞組"驅(qū)動(dòng)晶體管N1"，對于0的位
數(shù)據(jù)而言，下面的描述也是成立的，反之，如果用詞組"驅(qū)動(dòng)晶體管N1"來替換在描述中所用
的詞組"驅(qū)動(dòng)晶體管N2"，也是如此。 令在圖3的橫截面圖中所示的晶體管為驅(qū)動(dòng)晶體管Nl。如在圖3的橫截面圖中所示，驅(qū)動(dòng)晶體管Nl具有源極區(qū)S、漏極區(qū)D和柵極區(qū)G。 源極區(qū)S和漏極區(qū)D的每一個(gè)都是第一傳導(dǎo)型(或N型)半導(dǎo)體區(qū)，其中摻雜了相對高的濃度的N-型雜質(zhì)。在相反傳導(dǎo)型(以下稱為第二傳導(dǎo)型或P型)的半導(dǎo)體區(qū)101中，創(chuàng)建每個(gè)源極區(qū)S和漏極區(qū)D。 P型半導(dǎo)體區(qū)101是P型半導(dǎo)體襯底的一部分，或者是在半導(dǎo)體襯底中創(chuàng)建的P-型阱(恥ll)(以下也簡稱為P阱)。此外，半導(dǎo)體區(qū)101也能是P-型的SOI(絕緣體上硅)層。 將源極區(qū)S的電位固定在基準(zhǔn)電壓VSS上，而將漏極區(qū)D與存儲(chǔ)節(jié)點(diǎn)ND1相連，并加以正偏壓。(對于更多信息，請閱讀者參考圖2A的電路圖)。 柵電極G通過柵絕緣膜102暴露于位于源極區(qū)S和漏極區(qū)D之間的第二傳導(dǎo)型半導(dǎo)體區(qū)101中。 柵電極G與存儲(chǔ)節(jié)點(diǎn)ND2相連接。如圖2A的電路圖所示，在輻射光射到SRAM單元100上時(shí)，柵電極G通過已處于導(dǎo)通狀態(tài)下的驅(qū)動(dòng)晶體管N2固定到與基準(zhǔn)電壓VSS相等的電位。 如在圖3的橫截面圖中所示，在加有正偏壓的漏極側(cè)上的耗盡層103D已擴(kuò)展到在
9源側(cè)上大于耗盡層103S的區(qū)域中。如果輻射光通過在漏極側(cè)上的耗盡層103D，那么，沿著輻射光的入射路徑就產(chǎn)生了每個(gè)由一個(gè)空穴和一個(gè)電子組成的空穴-電子對，進(jìn)而，也沿著入射路徑擴(kuò)展耗盡層103D。即使某些電子與空穴復(fù)合，也生成了大量的、每個(gè)由沒有彼此復(fù)合的空穴和電子組成的空穴-電子對。有些沒有與電子復(fù)合的空穴被分散到第二傳導(dǎo)型半導(dǎo)體區(qū)101中，而有些沒有與空穴復(fù)合的電子則被吸引到漏極電場中并被移動(dòng)到漏極區(qū)D。被漏極電場吸引的電子漂移到漏極區(qū)D。某些移動(dòng)到漏極區(qū)D的電子擴(kuò)散開來。這樣，在漏極區(qū)D顯現(xiàn)的電位就下降了。漏極電位的降低將由以下事實(shí)來補(bǔ)償，這就是，負(fù)載PMOS晶體管Pl的自偏壓加強(qiáng)了在圖2A的電路圖中所示的負(fù)載PMOS晶體管Pl的導(dǎo)通狀態(tài)。由于輻射光的入射產(chǎn)生了大量的、每一由沒有彼此復(fù)合的空穴和電子組成的空穴_電子對，但是，在某些情況下，不能補(bǔ)償漏極電位的降低。 在這樣的情況下，如圖2B中的電路圖所示，存儲(chǔ)在存儲(chǔ)節(jié)點(diǎn)ND1中的數(shù)據(jù)進(jìn)行從1到0的轉(zhuǎn)換。這樣，驅(qū)動(dòng)晶體管N2就進(jìn)行從導(dǎo)通狀態(tài)到關(guān)斷狀態(tài)的轉(zhuǎn)換，然而，負(fù)載晶體管P2進(jìn)行從關(guān)斷狀態(tài)到導(dǎo)通狀態(tài)的轉(zhuǎn)換。結(jié)果，就產(chǎn)生了作為SEU的邏輯反向誤差，該反向誤差使最初存儲(chǔ)在存儲(chǔ)節(jié)點(diǎn)ND1中的數(shù)據(jù)反向。詳細(xì)地說，如圖2C中的電路圖所示，所產(chǎn)生的SEU使數(shù)據(jù)0相反地存儲(chǔ)在存儲(chǔ)節(jié)點(diǎn)ND1中，并使數(shù)據(jù)1相反地存儲(chǔ)在存儲(chǔ)節(jié)點(diǎn)ND2中。 作為這樣的防止SEU的應(yīng)對措施，希望將ECC電路添加到SRAM塊201。 ECC電路使用如奇偶檢驗(yàn)位之類的檢錯(cuò)碼。然而，由ECC電路提供的、作為防止SEU軟差錯(cuò)的應(yīng)對措施的應(yīng)對措施對于SET而言并非很有效。因此，在產(chǎn)生作為主要軟差錯(cuò)的SET的邏輯電路塊202上，由ECC電路提供的、作為防止SEU軟差錯(cuò)的應(yīng)對措施的應(yīng)對措施只有很小的作用。
由于上述的原因，在此實(shí)施例中，對于在圖1的框圖中所示的邏輯電路塊202而言，需要采取下述的SET應(yīng)對措施。 如上所述，對于在圖2A到圖2C的電路圖中所示的具有SRAM單元100的情況而言，在稱為交叉耦合配置的基本配置中，在用作存儲(chǔ)電路部分201的SRAM塊201中采用的SRAM單元采用彼此連接的兩個(gè)反向器。在基本的交叉耦合配置中，指定的反向器之一的輸入與另外的轉(zhuǎn)換器的輸出相連接，而指定的反向器的輸出與另外的轉(zhuǎn)換器的輸入相連接。在如像鎖定電路(latchcircuit)之類的其它電路中，也采用了這樣的基本的交叉耦合配置。
下面，將要說明用作非存儲(chǔ)電路部分的邏輯電路塊202。通常，用作非存儲(chǔ)電路部分的邏輯電路塊202包括組合邏輯電路和時(shí)序邏輯電路。組合邏輯電路是具有輸出邏輯值的電路，該輸出邏輯值是由電路的輸入邏輯值的組合確定的。另一方面，時(shí)序邏輯電路是具有輸出邏輯值的電路，該輸出邏輯值是由電路的輸入邏輯值顯現(xiàn)的、作為沿時(shí)間軸的變化的變化來確定的。下面將說明在組合邏輯電路中的SET的產(chǎn)生。 圖4A和圖4B是多個(gè)電路圖，每個(gè)都示出由反向器INV1和INV2的串聯(lián)連接所組成的配置。在圖4的每個(gè)電路圖中所示的配置已知為組合邏輯電路的基本配置。如果在該基本配置中包含的反向器的數(shù)目是偶數(shù)，該基本結(jié)構(gòu)就用作緩沖器。另一方面，如果在該基本配置中包含的反向器的數(shù)目是奇數(shù)，該基本配置就用作也被稱為邏輯反向電路的反向器。除了有邏輯控制的作用之外，緩沖器和反向器在所發(fā)送的信號的波形的信息中也起作用。 在下面的說明中，如果不必彼此區(qū)分反向器INV1和INV2的話，在圖4A和圖4B的每個(gè)電路圖中所示的緩沖電路中采用的反向器INV1和INV2就用附圖標(biāo)記INV來表示。在 每一個(gè)反向器INV中，NMOS晶體管MN和PMOS晶體管MP彼此串聯(lián)連接。將NMOS晶體管MN 的柵極和PMOS晶體管MP的柵極相連接，以形成反向器INV的輸入節(jié)點(diǎn)。將PMOS晶體管MP 連接到NMOS晶體管麗的連接點(diǎn)用作反向器INV的輸出節(jié)點(diǎn)。 如圖4A的電路圖中所示，在輻射光射到放在前級(front stage)的反向器INV1 時(shí)，輻射光的入射對畫OS晶體管麗有特別大的影響，它降低了在NMOS晶體管麗的漏極顯 現(xiàn)的電位。此時(shí)，在PMOS晶體管MP的源極顯現(xiàn)的電位也會(huì)下降。由于在PMOS晶體管MP 的源極顯現(xiàn)的電位固定在電源電壓Vdd，但是，在PMOS晶體管MP的源極顯現(xiàn)的電位幾乎保 持恒定。 更詳細(xì)地說，入射在反向器INV1上的輻射光使得在NMOS晶體管MN的漏極顯現(xiàn)的
電位下降，這正如前面已參考圖3的橫截面圖所說明的那樣。因此，如圖4B的電路圖所示，
反向器INV1的輸出偏移到負(fù)電平。當(dāng)反向器INV1的輸出偏移到負(fù)電平時(shí)，在PMOS晶體
管MP的源極和漏極之間顯現(xiàn)的電壓上升了，從而強(qiáng)化了 PMOS晶體管MP的導(dǎo)通狀態(tài)。由于
PMOS晶體管MP的強(qiáng)化了的導(dǎo)通狀態(tài)補(bǔ)償了由設(shè)置在電源電壓Vdd的電源線提供的減少了
的電荷量，因此，在很多情況下，反向器INV1的輸出就從負(fù)電平上恢復(fù)。 圖5B是曲線圖，該圖示出了對分別在兩個(gè)反向器INV1和INV2的輸出節(jié)點(diǎn)1和2
顯現(xiàn)的信號的波形進(jìn)行模擬比較的結(jié)果。圖5A是與圖4B的電路圖相同的電路圖。 如在圖5B的圖中所示，由于上述的原因，在反向器INV1的輸出節(jié)點(diǎn)1顯現(xiàn)的信號
的虛線波形表明電位瞬時(shí)下降到負(fù)電平，隨后，在反向器INV1的輸出節(jié)點(diǎn)1顯現(xiàn)的信號就
從瞬時(shí)下降到的負(fù)電平逐漸恢復(fù)。 在向在下一級提供的反向器INV2提供由在節(jié)點(diǎn)1顯現(xiàn)的信號波形示出的電位向 負(fù)電平的下降時(shí)，如在反向器INV2的輸出節(jié)點(diǎn)2顯現(xiàn)的信號的實(shí)線波形指示的，不僅在輸 出節(jié)點(diǎn)2顯現(xiàn)的信號被簡單地反向，而且也創(chuàng)建了在輸出節(jié)點(diǎn)2顯現(xiàn)的信號的新波形。這 樣，反向器INV2就產(chǎn)生了輸出信號，以便像所發(fā)送的、實(shí)際上是偽脈沖的正脈沖那樣來起 作用。在其后的級上，將該偽脈沖改造(reform)成具有近乎完整矩形波形的脈沖，以便在 某些情況下，讓隨后產(chǎn)生的信號邏輯值能夠不希望地不正確。 由于在其它的反向器也產(chǎn)生這樣的偽脈沖，這就產(chǎn)生了無數(shù)的偽脈沖，并按照彼 此間移位很少位的定時(shí)來順序發(fā)送。 在具有用作基本配置的這樣的兩個(gè)反向器的組合邏輯電路中，所發(fā)送的邏輯值隨 時(shí)間而改變，因此，不能預(yù)測在某節(jié)點(diǎn)的邏輯。這樣，就難于將基于ECC電路的糾錯(cuò)技術(shù)應(yīng) 用到組合邏輯電路。 用于防止在上述的非存儲(chǔ)電路(或者，尤其是其中邏輯值隨時(shí)間而改變的組合邏 輯電路這樣的電路)中產(chǎn)生的軟差錯(cuò)(或尤其是SET)的技術(shù)對于今后進(jìn)一步小型化LSI 的能力是至關(guān)重要的。 微現(xiàn)象(microphenomenon)是在第一傳導(dǎo)型區(qū)(在此實(shí)施例的情況下為N_型的 漏極區(qū)D)顯現(xiàn)的電位下降的現(xiàn)象。應(yīng)當(dāng)注意的是，微現(xiàn)象是作為SEU和SET共有的現(xiàn)象出 現(xiàn)的。然而，在SEU的情況下，存在有用于在存儲(chǔ)器中保持?jǐn)?shù)據(jù)的反饋回路，使得只要不是 故意地從存儲(chǔ)器輸出數(shù)據(jù)，由輻射光的入射引起的電位下降決不會(huì)向在下一級上提供的電 路自然傳遞。然而，由于半導(dǎo)體存儲(chǔ)單元的小型化正在取得令人注目的進(jìn)步，因此，存儲(chǔ)電路部分能夠在對輻射光的入射較高的靈敏度產(chǎn)生SEU。這就是說，可以比SET造成的電荷量 更小的電荷量來產(chǎn)生SEU。 該實(shí)施例與防止如像SET這樣的軟差錯(cuò)的應(yīng)對措施相關(guān)，只靠在電路級提供差錯(cuò) 避免裝置是特別難以消除這類軟差錯(cuò)。即使可在電路級上提供差錯(cuò)避免裝置作為防止SET 的應(yīng)對措施，但是，因此辦法而遇到的冗余度會(huì)超出可容許的范圍。 更具體地說，使P-型半導(dǎo)體區(qū)101(其包括為在邏輯電路塊202中采用的N-溝道 型晶體管創(chuàng)建的溝道)的P-型雜質(zhì)濃度低于P-型半導(dǎo)體區(qū)(其包括為在SRAM塊201中 采用的N-溝道型晶體管創(chuàng)建的溝道)的P-型雜質(zhì)濃度。
可以將上面的論述概括如下"使第二傳導(dǎo)型半導(dǎo)體區(qū)(其包括為在非存儲(chǔ)電路部分中采用的第一傳導(dǎo)型晶體 管創(chuàng)建的溝道)的第二傳導(dǎo)型雜質(zhì)濃度低于第二傳導(dǎo)型半導(dǎo)體區(qū)(其包括為在存儲(chǔ)電路部 分中采用的第一傳導(dǎo)型晶體管創(chuàng)建的溝道)的第二傳導(dǎo)型雜質(zhì)濃度"。 可提供這樣的配置，其中，通過將第二傳導(dǎo)型半導(dǎo)體區(qū)101自已的濃度設(shè)置為小 于標(biāo)準(zhǔn)濃度的值，來獲得上述的相對低的第二傳導(dǎo)型雜質(zhì)濃度。 另外的辦法是，可能提供這樣的配置，其中，在創(chuàng)建第二傳導(dǎo)型半導(dǎo)體區(qū)101的處 理之后，立即將第二傳導(dǎo)型半導(dǎo)體區(qū)101的第二傳導(dǎo)型雜質(zhì)濃度設(shè)置為等于標(biāo)準(zhǔn)濃度的 值。隨后，通過進(jìn)行反摻雜(counter doping)處理向第二傳導(dǎo)型半導(dǎo)體區(qū)101中注入少 許相反類型的雜質(zhì)。從先前給出的說明中顯而易見，在本實(shí)施例的情況下，第二傳導(dǎo)型是P 型，而相反的類型是N型。 上述的標(biāo)準(zhǔn)濃度是根據(jù)所進(jìn)行的處理的情況規(guī)定的濃度，從而為用作非存儲(chǔ)電路 部分的邏輯電路塊202之外的電路中的仝部晶體管獲得一致的閾值電壓。邏輯電路塊202 之外的電路包括用作存儲(chǔ)電路部分的SRAM塊201 。 然而，應(yīng)當(dāng)注意的是，如果將第二傳導(dǎo)型(P-型)半導(dǎo)體區(qū)101的P-型雜質(zhì)濃度
簡單地設(shè)置為相對小的值，晶體管的閾值電壓也會(huì)變低。另一方面，由于小型化的進(jìn)展，令
人擔(dān)心的是，晶體管的低閾值電壓會(huì)伴隨有在晶體管中流動(dòng)的較大的漏電流。 為了解決在晶體管中流動(dòng)的較大的漏電流問題，采用了阻止運(yùn)行控制技術(shù)。稱為
電門(power-gate)技術(shù)，用這個(gè)技術(shù)來減少在晶體管中流動(dòng)的漏電流的大小。另外的辦法
是，改變晶體管的器件參數(shù)以提高晶體管的閾值電壓。例如，將用于制造晶體管柵電極的材
料改變?yōu)榱硪环N材料，并將在晶體管中采用的源極的雜質(zhì)區(qū)的尺寸最佳化，這樣，即使在將
第二傳導(dǎo)型半導(dǎo)體區(qū)101的第二傳導(dǎo)型雜質(zhì)濃度設(shè)置為相對小的數(shù)值時(shí)，也能創(chuàng)建其閾值
電壓沒有下降到如此低的水平的晶體管。 所希望的是，將第二傳導(dǎo)型半導(dǎo)體區(qū)101的第二傳導(dǎo)型(P-型)雜質(zhì)濃度降低到 一數(shù)量級的小的值，該數(shù)量級能容易地將MIS(金屬絕緣體半導(dǎo)體)晶體管中的寄生雙極晶 體管置于導(dǎo)通狀態(tài)。 參照圖6到圖9中的圖例，下面的描述將說明上述的寄生雙極晶體管以及在寄生 雙極晶體管上的基極濃度減少效應(yīng)?；鶚O濃度減少效應(yīng)是本發(fā)明提供的效應(yīng)。
圖6是橫截面圖，該圖示出了上述的、其中創(chuàng)建寄生雙極晶體管的MIS晶體管。如 圖6的橫截面圖所示，在某些情況下，在MIS晶體管的襯底上(或阱中)生成寄生雙極晶體 管。在圖6的橫截面圖中所示的N-溝道型MIS晶體管包括源極區(qū)S和漏極區(qū)D(它們每個(gè)
12都是N-型的半導(dǎo)體區(qū))以及是P-型的第二傳導(dǎo)型半導(dǎo)體區(qū)101。在這樣的MIS晶體管中，
可以創(chuàng)建NPN型的寄生雙極晶體管。在此情況下，NPN型的雙極晶體管包括用作集電極區(qū)
的源極區(qū)S，用作發(fā)射極區(qū)的漏極區(qū)D和用作基極區(qū)的第二傳導(dǎo)型半導(dǎo)體區(qū)101。 在輻射光入射時(shí)，如果寄生雙極晶體管處于導(dǎo)通狀態(tài)下，那么，如圖6的橫截面圖
所示，在入射時(shí)處于導(dǎo)通狀態(tài)下的寄生雙極晶體管就能將會(huì)使在漏極區(qū)D顯現(xiàn)的電位下降
的電子驅(qū)動(dòng)到源極區(qū)S。 然而，當(dāng)在第二傳導(dǎo)型半導(dǎo)體區(qū)101上顯現(xiàn)的電位上升的時(shí)候，普通的晶體管采 用閂鎖(latch-up)應(yīng)對措施來防止將寄生雙極晶體管置于導(dǎo)通狀態(tài)。
本發(fā)明的發(fā)明者發(fā)現(xiàn)了這樣一個(gè)事實(shí)，這就是通過將第二傳導(dǎo)型半導(dǎo)體區(qū)101的 P-型濃度稍許降低到不影響閂鎖應(yīng)對措施的原始目的的數(shù)量級，或者降低到不減小閾值電 壓的數(shù)量級，就能對避免SET的產(chǎn)生起到大的作用。 圖7A和圖7B是多個(gè)能帶圖，該圖示出通過采用減少P-型濃度的應(yīng)對措施而展現(xiàn) 的避免SET的效果。圖8A和圖8B是表示模擬結(jié)果的多個(gè)圖，這些模擬結(jié)果指示由于采用應(yīng) 對措施而得到的基極寬度差，圖9是曲線圖，該圖示出了在應(yīng)對措施前的狀態(tài)(常規(guī)狀態(tài)) 和應(yīng)對措施后的狀態(tài)中的SET的產(chǎn)生率。 通過減少第二傳導(dǎo)型半導(dǎo)體區(qū)101的P-型濃度，如同圖8A和8B的圖例中示出的 模擬結(jié)果所指示的那樣，能夠顯著地減少基極寬度。在當(dāng)代的、已充分小型化的集成規(guī)模的 極小(infinitesimal)的M0S晶體管中，通過稍許降低第二傳導(dǎo)型半導(dǎo)體區(qū)101的P_型濃 度，耗盡層就會(huì)從源極和漏極顯著地?cái)U(kuò)展到第二傳導(dǎo)型半導(dǎo)體區(qū)101中。通過僅稍許降低 第二傳導(dǎo)型半導(dǎo)體區(qū)101的P-型濃度，就能將基極寬度降低到幾分之一。
圖7A是能帶圖，該圖示出了應(yīng)對措施前的狀態(tài)(常規(guī)狀態(tài))，圖7B也是能帶圖，該 圖示出了應(yīng)對措施后的狀態(tài)。如像在圖7A和圖7B的能帶圖中所示的那樣，在P-阱區(qū)(或 基極區(qū))中的電位壘下降了，在此，該P(yáng)-阱區(qū)在應(yīng)對措施前的狀態(tài)中正好在發(fā)射極和集電 極之間的柵極之下。 由于這兩個(gè)原因，這就是說，由于以下兩個(gè)事實(shí)，即，使基極寬度減少到原來的幾 分之一，并且只通過稍許降低第二傳導(dǎo)型半導(dǎo)體區(qū)101的P-型濃度來降低電位壘，就能將 寄生雙極晶體管置于導(dǎo)通狀態(tài)。如圖7B的能帶圖所示，利用置于導(dǎo)通狀態(tài)的寄生雙極晶體 管，可以將由輻射光的入射而產(chǎn)生的電子從用作寄生雙極晶體管的發(fā)射極的漏極區(qū)D，通過 在晶體管中創(chuàng)建的溝道的方式，排擠到用作寄生雙極晶體管的集電極的源極區(qū)S。另一方 面，如圖7B的能帶圖所示，空穴通過在襯底深側(cè)(de印side)上的路徑，通過用作基極的第 二傳導(dǎo)型半導(dǎo)體區(qū)101的方式，從用作集電極的源極區(qū)S流到用作發(fā)射極的漏極區(qū)D。
如上所述，圖9是曲線圖，該圖比較了在應(yīng)對措施前的狀態(tài)(常規(guī)狀態(tài))和應(yīng)對措 施后的狀態(tài)中關(guān)于電源電壓的SET的產(chǎn)生率。 從上述的曲線圖可知，通過稍許降低第二傳導(dǎo)型半導(dǎo)體區(qū)101的P-型濃度，能夠 將SET的產(chǎn)生率降低兩到三個(gè)數(shù)位。 根據(jù)上述的實(shí)施例，導(dǎo)通寄生雙極晶體管。寄生雙極晶體管的基極是第二傳導(dǎo)型 半導(dǎo)體區(qū)IOI，它正好在第一傳導(dǎo)型晶體管的柵極下，在此實(shí)施例的情況下，第一傳導(dǎo)型晶 體管是NMOS晶體管。利用導(dǎo)通的寄生雙極晶體管，將流到NMOS晶體管的漏極中的電子排 擠到NMOS晶體管的源極。
將第二傳導(dǎo)型半導(dǎo)體區(qū)101的P-型濃度預(yù)先設(shè)置在輻射光入射時(shí)易于導(dǎo)通寄生 雙極晶體管的這樣一個(gè)低水平。 更具體地說，為了提高寄生雙極晶體管的性能，最好調(diào)整第二傳導(dǎo)型半導(dǎo)體區(qū)101
的溝道摻雜處理。另外的辦法是，能夠在第二傳導(dǎo)型半導(dǎo)體區(qū)IOI上進(jìn)行反摻雜處理。 在創(chuàng)建NMOS晶體管的處理中，通常將受主摻雜到第二傳導(dǎo)型半導(dǎo)體區(qū)101的表面
部分(或溝道創(chuàng)建區(qū))中。在許多情況下，為了將溝道放置在比具有許多缺陷的襯底表面
更深一點(diǎn)的位置上，或者是為了調(diào)整晶體管的閾值電壓，摻雜受主的處理是正常進(jìn)行的已
知處理。在本實(shí)施例的情況下，為了提高寄生雙極晶體管的性能，通過將摻雜濃度設(shè)置在略
微低于標(biāo)準(zhǔn)值的數(shù)值，來進(jìn)行現(xiàn)有的受主摻雜處理。 這樣，既沒有面積和性能的損失，也不用增加處理的數(shù)量和制造成本，就能有效地 抑制尤其是像SET這樣的軟差錯(cuò)的產(chǎn)生。 實(shí)際試驗(yàn)的結(jié)果指示，能夠?qū)④洸铄e(cuò)產(chǎn)生率減少兩到三個(gè)數(shù)位。 應(yīng)當(dāng)注意的是，已經(jīng)檢驗(yàn)了避免SET的效果，此外，通過調(diào)整溝道摻雜分布，也能
實(shí)現(xiàn)避免SEU的效果。 在此實(shí)施例中，將第二傳導(dǎo)型半導(dǎo)體區(qū)(其包括為第一傳導(dǎo)型晶體管創(chuàng)建的溝 道)的第二傳導(dǎo)型雜質(zhì)濃度設(shè)置在相對低的水平的應(yīng)對措施只應(yīng)用于圖1的框圖中所示的 非存儲(chǔ)電路部分中，或者，具體地說，只應(yīng)用于邏輯電路塊202。這是因?yàn)椋瑥钠骷w上來 看，不能指望能對SRAM起到濃度減少的作用。因此，就將該應(yīng)對措施應(yīng)用于對其該應(yīng)對措 施更為有效的電路部分。因此，本實(shí)施例的優(yōu)點(diǎn)在于，能夠最小化電路性能的變化的影響的 能力，而不在于提供允許將本發(fā)明的該實(shí)施例應(yīng)用于整個(gè)半導(dǎo)體集成電路200A的特點(diǎn)。
〈2.第二實(shí)施例> 第二實(shí)施例(以及下面將說明的第三實(shí)施例)為一種特定的情況提出了典型的 半導(dǎo)體集成電路，在此情況下，希望進(jìn)而限制應(yīng)對措施的范圍，以便將第二傳導(dǎo)型半導(dǎo)體區(qū) (其包括為第一傳導(dǎo)型晶體管創(chuàng)建的溝道)的第二傳導(dǎo)型雜質(zhì)濃度設(shè)置在比常規(guī)水平略低 的水平。第二傳導(dǎo)型半導(dǎo)體區(qū)用作為溝道創(chuàng)建區(qū)，該溝道創(chuàng)建區(qū)又用作在第一傳導(dǎo)型晶體 管中創(chuàng)建的寄生雙極晶體管的基極區(qū)。 圖10是簡略的框圖，該圖示出了根據(jù)第二實(shí)施例的半導(dǎo)體集成電路200B。
圖10的框圖中所示的半導(dǎo)體集成電路200B包括在S0C芯片配置中的、用作存儲(chǔ) 電路部分的SRAM塊201和用作非存儲(chǔ)電路部分的邏輯電路塊202，該SOC芯片自身的配置 與在圖1的框圖中所示的配置相同。 在第二實(shí)施例的情況下，在圖10的框圖中所示的半導(dǎo)體集成電路200B中采用的 邏輯電路塊202進(jìn)一步包括典型地具有FF(觸發(fā))電路用作主配置部件的順序邏輯電路 202A以及典型地具有反向器INV用作主配置部件的組合邏輯電路202B。如在圖4和圖5B 的電路圖中所示，將反向器INV彼此串聯(lián)連接。 然而，在第二實(shí)施例的情況下，只有組合邏輯電路202B采用應(yīng)對措施來將第二傳 導(dǎo)型半導(dǎo)體區(qū)(其包括為第一傳導(dǎo)型晶體管創(chuàng)建的溝道)的第二傳導(dǎo)型雜質(zhì)濃度設(shè)置在比 常規(guī)水平略低的水平。 這是因?yàn)?，在邏輯電路塊202中，順序邏輯電路202A具有如像觸發(fā)電路FF這樣的 數(shù)據(jù)保持電路，并且數(shù)據(jù)保持電路的基本配置是多個(gè)反向邏輯門電路的組合，這就如像在
14圖2A到圖2C的電路圖中所示的SRAM單元100的情況那樣。在數(shù)據(jù)保持電路的基本配置 中采用的反向邏輯門電路是各種邏輯轉(zhuǎn)換式門電路，這類電路除了反向器以夕卜，還有NAND 門電路、N0R門電路和E0R門電路。因此，產(chǎn)生的是SEU而不是SET。由于上述的原因，對于 順序邏輯電路202A而言，使用應(yīng)對手段來將第二傳導(dǎo)型雜質(zhì)濃度設(shè)置在比常規(guī)水平略低 的水平的效果小。相應(yīng)地，希望將本發(fā)明的第二實(shí)施例僅應(yīng)用于邏輯電路塊202中采用的 組合邏輯電路202B，以用作幾乎不采用數(shù)據(jù)保持電路的電路。 圖11示出了在第二實(shí)施例中將組合邏輯電路202B連接到順序邏輯電路202A的 觸發(fā)電路FF的典型連接。 在圖11的圖中所示的典型例子中，組合邏輯電路202B是用于進(jìn)行某些想要的邏 輯處理的電路。對于在這樣的邏輯處理電路中的每個(gè)功能電路塊而言，在功能電路塊的輸 入、輸出和/或級間(inter-stage)部分上配置了許多觸發(fā)電路FF。 向每個(gè)觸發(fā)電路FF的時(shí)鐘輸入終端提供時(shí)鐘信號。在圖11中的圖中，用符號"> CK."來表示每個(gè)觸發(fā)電路FF的時(shí)鐘輸入終端。 此外，也向每個(gè)觸發(fā)電路FF提供各種控制信號。根據(jù)觸發(fā)電路FF的類型，這些控 制信號包括清除信號和預(yù)置信號，控制信號也可以包括啟動(dòng)信號。 向觸發(fā)電路FF提供的清除信號是用于復(fù)位觸發(fā)電路FF的輸出的信號。觸發(fā)電路 FF的輸出是向在觸發(fā)電路FF后面的級提供的組合邏輯電路202B的輸入。提供給觸發(fā)電路 FF的預(yù)置信號是在想要向觸發(fā)電路FF后面的下一級提供某個(gè)邏輯時(shí)使用的。預(yù)置信號也 能用來分解邏輯輸入和邏輯輸出。啟動(dòng)信號是用來控制向其提供啟動(dòng)信號的觸發(fā)電路FF 的操作的信號。 由于這樣的配置，就可以在邏輯塊之間發(fā)送的邏輯值的陣列中建立同步，并可在 發(fā)送的過程中改變邏輯值。因此，為了進(jìn)行正確的邏輯處理，通常采用這樣的配置。
如果將防止SET的應(yīng)對措施應(yīng)用于順序邏輯電路202A中采用的觸發(fā)電路FF，那 么，預(yù)計(jì)會(huì)有由于不必要的改變而引起的大的缺點(diǎn)。 由于上述的原因，只將防止SET的應(yīng)對措施應(yīng)用于組合邏輯電路202B，對于這樣 的組合邏輯電路，應(yīng)對措施的作用是大的。 在此，SET抑制本身與第一實(shí)施例中的類似。因此，防止SET的應(yīng)對措施的效果也 與第一實(shí)施例中的一樣。 應(yīng)當(dāng)注意的是，由于涉及明細(xì)邏輯電路202A是用于暫時(shí)存儲(chǔ)數(shù)據(jù)的電路這個(gè)事 實(shí)，因此，順序邏輯電路202A(且具體地說，在邏輯電路202A中采用的觸發(fā)電路FF)可被包 含于存儲(chǔ)電路部分的范圍中。于是，第二實(shí)施例就成為使用與第一實(shí)施例相同的方式，將在 非存儲(chǔ)電路部分中的第二傳導(dǎo)型雜質(zhì)濃度設(shè)置在相對小的值的應(yīng)對措施的典型例子。
〈3.第三實(shí)施例> 圖12是簡略的框圖，該圖示出了根據(jù)第三實(shí)施例的半導(dǎo)體集成電路200C。
在圖12的框圖中所示的半導(dǎo)體集成電路200C包括在S0C芯片配置中的、用作存 儲(chǔ)電路部分的SRAM塊201和用作為非存儲(chǔ)電路部分的邏輯電路塊202，在此，該SOC芯片配 置本身與圖1和圖10的框圖中所示的配置相同。 在圖12的框圖中所示的半導(dǎo)體集成電路200B中采用的邏輯電路塊202也包括典 型地具有FF(觸發(fā))電路以用作主配置部件的順序邏輯電路202A，還包括典型地具有反向
15器INV用作主配置部件的組合邏輯電路202B，這就如像具有圖10的框圖中所示的配置的情況那樣。 然而，在圖12的框圖所示的第三實(shí)施例的情況下，組合邏輯電路202B包括邏輯處理部分202B1和信號產(chǎn)生部分202B2。在圖11的圖例中，邏輯處理部分202B1是作為組合邏輯電路202B示出的，而信號產(chǎn)生部分202B2是用于向包含于順序邏輯電路202A中的觸發(fā)電路FF提供信號的電路部分。信號產(chǎn)生部分202B2是時(shí)鐘產(chǎn)生電路或控制信號產(chǎn)生電路的典型例子。 在第三實(shí)施例的情況下，只有包含于組合邏輯電路202B中的信號產(chǎn)生部分202B2采用應(yīng)對措施來將第二傳導(dǎo)型半導(dǎo)體區(qū)(其包括為第一傳導(dǎo)型晶體管創(chuàng)建的溝道)的第二傳導(dǎo)型雜質(zhì)濃度設(shè)置在比常規(guī)水平略低的水平。 這是因?yàn)?，用于暫時(shí)存儲(chǔ)數(shù)據(jù)的電路并非總是被排除在組合邏輯電路202B中采用的邏輯處理部分202B1之外，此外，在某些情況下，在組合邏輯電路202B中采用的邏輯處理部分202B1可以包括數(shù)據(jù)存儲(chǔ)電路，該數(shù)據(jù)存儲(chǔ)電路是通過組合許多邏輯處理門而創(chuàng)建的。另一方面，在許多情況下，如果具有減少或調(diào)整信號傳遞延遲的功能，信號產(chǎn)生部分202B2就主要是一組緩沖電路。這樣，如果只將本發(fā)明應(yīng)用于包含于組合邏輯電路202B中的信號產(chǎn)生部分202B2，本發(fā)明將顯示最大的效果。 如上所述，包含于組合邏輯電路202B中的信號產(chǎn)生部分202B2采用應(yīng)對措施來將第二傳導(dǎo)型半導(dǎo)體區(qū)(其包括為第一傳導(dǎo)型晶體管創(chuàng)建的溝道)的第二傳導(dǎo)型雜質(zhì)濃度設(shè)置在比常規(guī)水平略低的水平。在應(yīng)對措施本身不影響其它晶體管和其它電路的特性的范圍內(nèi)，要求設(shè)置相對低的濃度水平，在此水平上第二傳導(dǎo)型雜質(zhì)的濃度減少了 。但是，如果沒有將在其上第二傳導(dǎo)型雜質(zhì)濃度減少了的相對低水平提高到某個(gè)程度，在某些情況下，該防止SET的應(yīng)對措施就可能是不足的。在這樣的情況下，在第三實(shí)施例中，用作防止SET的應(yīng)對措施的對象的每個(gè)電路部分就只限于應(yīng)對措施能顯示最大效果的電路部分。照此方式，就可能在以下兩種努力之間建立平衡，一種努力是要想顯示防止SET的應(yīng)對措施的最大效果，另一種努力是要想避免應(yīng)對措施對其它晶體管和其它電路的影響。
信號產(chǎn)生部分202B2典型地是緩沖器，用于將時(shí)鐘信號傳播到在順序邏輯電路202A中采用的觸發(fā)電路FF，并且/或者用于將如清除信號和預(yù)置信號之類的異步信號傳遞到觸發(fā)電路FF。這樣的緩沖器是易于產(chǎn)生SET的。因此，根據(jù)第三實(shí)施例，通過將SET應(yīng)對措施應(yīng)用到緩沖器，就能使整個(gè)電路有效地容忍軟差錯(cuò)。 在此，SET抑制本身與第一實(shí)施例中的類似。因此，可能像第一實(shí)施例中的那樣，顯示出相同的SET應(yīng)對措施的效果。 此外，可能改變將第二傳導(dǎo)型雜質(zhì)濃度減低到相對低的值的程度。這就是說，信號產(chǎn)生部分202B2的雜質(zhì)濃度減少最多，然后，將邏輯處理部分202B1的雜質(zhì)濃度減少到這樣的一數(shù)值，該數(shù)值大于已將信號產(chǎn)生部分202B2的雜質(zhì)濃度降低到的數(shù)值。
〈4.改型> 由于本發(fā)明可應(yīng)用于作為邏輯電路的最小單元的MIS晶體管，因此，可將本發(fā)明應(yīng)用于幾乎所有的每個(gè)都利用組合邏輯電路的邏輯電路。 此外，在上述的第一到第三實(shí)施例中，用NMOS晶體管來作為例子，以便易于進(jìn)行和易于了解說明。然而，按照由NMOS晶體管引起SET的產(chǎn)生的完全相同的方式，本發(fā)明對于由PM0S晶體管引起的SET也是有效的。這就是說，本發(fā)明也能用來避免或抑制由PMOS晶體管引起的SET的產(chǎn)生。器件技術(shù)決定了是否要應(yīng)用本發(fā)明來避免和抑制在NMOS晶體管或在PMOS晶體管中SET的產(chǎn)生。此外，器件技術(shù)也決定了是否要應(yīng)用本發(fā)明來避免和抑制在NMOS晶體管和PMOS晶體管兩者之中SET的產(chǎn)生。 此外，本發(fā)明將SRAM用作為存儲(chǔ)電路部分的例子。然而，具有另一數(shù)據(jù)保持類型的存儲(chǔ)器也能用來作為存儲(chǔ)電路部分的例子。 根據(jù)上述的第一到第三具體實(shí)施例以及上述的改型，尤其是在組合邏輯電路的情況下，極大地改進(jìn)了軟差錯(cuò)的容限。 作為另一可供選擇的應(yīng)用，也能將本發(fā)明用作在產(chǎn)品中采用的應(yīng)對手段的替代手段，以便得產(chǎn)品的電路器件更簡單。因此，可以顯著地減少產(chǎn)品采用的應(yīng)對措施的成本，以用作防止軟差錯(cuò)的應(yīng)對措施。 具體地說，在用于中繼如時(shí)鐘信號和清除信號之類的信號的緩沖電路的情況下，所產(chǎn)生的SET立即引起差錯(cuò)。因此，對于這樣的緩沖電路而言，本發(fā)明的應(yīng)用有著重要的意義。 本申請包含與日本優(yōu)先權(quán)專利申請JP 2009-012949所公開的內(nèi)容相關(guān)的主題內(nèi)容，該專利申請是在2009年1月23日在日本專利局中提交的，現(xiàn)將其全部內(nèi)容通過引用歸并于此。 那些本領(lǐng)域技術(shù)人員應(yīng)當(dāng)了解的是，只要在所附的權(quán)利要求或其等效條款所規(guī)定的范圍內(nèi)，就可以根據(jù)設(shè)計(jì)要求和其它的因素進(jìn)行各種修改、組合、部分組合和替換。
1權(quán)利要求
一種半導(dǎo)體集成電路，包括用于存儲(chǔ)數(shù)據(jù)的存儲(chǔ)電路部分；和非存儲(chǔ)電路部分，提供來用作所述存儲(chǔ)電路部分以外的部分，且不用于存儲(chǔ)數(shù)據(jù)，其中，包括為在所述非存儲(chǔ)電路部分中采用的第一傳導(dǎo)型晶體管創(chuàng)建的溝道的第二傳導(dǎo)型半導(dǎo)體區(qū)的第二傳導(dǎo)型雜質(zhì)濃度低于包括為在所述存儲(chǔ)電路部分中采用的第一傳導(dǎo)型晶體管創(chuàng)建的溝道的第二傳導(dǎo)型半導(dǎo)體區(qū)的第二傳導(dǎo)型雜質(zhì)濃度。
2. 根據(jù)權(quán)利要求1的半導(dǎo)體集成電路，其中 所述非存儲(chǔ)電路部分包括組合邏輯電路，具有由所述組合邏輯電路的輸入邏輯值的組合確定的輸出邏輯值； 順序邏輯電路，具有作為沿時(shí)間軸的變化的、由所述順序邏輯電路的輸入邏輯值展現(xiàn) 的變化而確定的輸出邏輯值，禾口包括為在所述組合邏輯電路中采用的第一傳導(dǎo)型晶體管創(chuàng)建的溝道的第二傳導(dǎo)型半 導(dǎo)體區(qū)的第二傳導(dǎo)型雜質(zhì)濃度低于所述包括為在所述存儲(chǔ)電路部分中采用的第一傳導(dǎo)型 晶體管創(chuàng)建的溝道的第二傳導(dǎo)型半導(dǎo)體區(qū)的第二傳導(dǎo)型雜質(zhì)濃度，且低于包括為在所述順 序邏輯電路中采用的第一傳導(dǎo)型晶體管創(chuàng)建的溝道的第二傳導(dǎo)型半導(dǎo)體區(qū)的第二傳導(dǎo)型 雜質(zhì)濃度。
3. 根據(jù)權(quán)利要求1的半導(dǎo)體集成電路，其中 所述非存儲(chǔ)電路部分包括觸發(fā)電路，具有作為沿時(shí)間軸的變化的、由所述觸發(fā)電路的輸入邏輯值展現(xiàn)的變化而 確定的輸出邏輯值；時(shí)鐘產(chǎn)生電路，配置來向所述觸發(fā)電路提供時(shí)鐘信號；包括為在所述時(shí)鐘產(chǎn)生電路中采用的第一傳導(dǎo)型晶體管創(chuàng)建的溝道的第二傳導(dǎo)型半 導(dǎo)體區(qū)的第二傳導(dǎo)型雜質(zhì)濃度低于所述包括為在所述存儲(chǔ)電路部分中采用的第一傳導(dǎo)型 晶體管創(chuàng)建的溝道的第二傳導(dǎo)型半導(dǎo)體區(qū)的第二傳導(dǎo)型雜質(zhì)濃度，且低于包括為在所述觸 發(fā)電路中采用的第一傳導(dǎo)型晶體管創(chuàng)建的溝道的第二傳導(dǎo)型半導(dǎo)體區(qū)的第二傳導(dǎo)型雜質(zhì) 濃度。
4. 根據(jù)權(quán)利要求3的半導(dǎo)體集成電路，其中所述時(shí)鐘產(chǎn)生電路具有緩沖電路，配置來形成所述時(shí)鐘脈沖的波形；禾口 包括為在包含于所述時(shí)鐘產(chǎn)生電路之內(nèi)的電路中至少所述緩沖電路中采用的第一傳 導(dǎo)型晶體管創(chuàng)建的溝道的第二傳導(dǎo)型半導(dǎo)體區(qū)的第二傳導(dǎo)型雜質(zhì)濃度低于所述包括為在 所述存儲(chǔ)電路部分中采用的第一傳導(dǎo)型晶體管創(chuàng)建的溝道的第二傳導(dǎo)型半導(dǎo)體區(qū)的第二 傳導(dǎo)型雜質(zhì)濃度，且低于包括為在所述觸發(fā)電路中采用的第一傳導(dǎo)型晶體管創(chuàng)建的溝道的 第二傳導(dǎo)型半導(dǎo)體區(qū)的第二傳導(dǎo)型雜質(zhì)濃度。
5. 根據(jù)權(quán)利要求3的半導(dǎo)體集成電路，其中所述非存儲(chǔ)電路進(jìn)一步具有控制信號產(chǎn)生電路，配置來至少將清除信號和預(yù)置信號之 一提供給所述觸發(fā)電路；禾口包括為在所述時(shí)鐘產(chǎn)生電路中采用的第一傳導(dǎo)型晶體管創(chuàng)建的溝道的第二傳導(dǎo)型半 導(dǎo)體區(qū)的第二傳導(dǎo)型雜質(zhì)濃度以及包括為在所述控制信號產(chǎn)生電路中采用的第一傳導(dǎo)型 晶體管創(chuàng)建的溝道的第二傳導(dǎo)型半導(dǎo)體區(qū)的第二傳導(dǎo)型雜質(zhì)濃度都低于包括為在所述存儲(chǔ)電路部分中采用的第一傳導(dǎo)型晶體管創(chuàng)建的溝道的第二傳導(dǎo)型半導(dǎo)體區(qū)的第二傳導(dǎo)型 雜質(zhì)濃度，且低于包括為在所述觸發(fā)電路中采用的第一傳導(dǎo)型晶體管創(chuàng)建的溝道的第二傳 導(dǎo)型半導(dǎo)體區(qū)的第二傳導(dǎo)型雜質(zhì)濃度。
6. 根據(jù)權(quán)利要求5的半導(dǎo)體集成電路，其中所述控制信號產(chǎn)生電路具有緩沖電路，配置來形成所述清除信號的波形和所述預(yù)置信 號的波形；禾口包括為在包含于所述控制信號產(chǎn)生電路之內(nèi)的電路中至少所述緩沖電路中采用的第 一傳導(dǎo)型晶體管創(chuàng)建的溝道的第二傳導(dǎo)型半導(dǎo)體區(qū)的第二傳導(dǎo)型雜質(zhì)濃度低于所述包括 為在所述存儲(chǔ)電路部分中采用的第一傳導(dǎo)型晶體管創(chuàng)建的溝道的第二傳導(dǎo)型半導(dǎo)體區(qū)的 第二傳導(dǎo)型雜質(zhì)濃度，且低于包括為在所述觸發(fā)電路中采用的第一傳導(dǎo)型晶體管創(chuàng)建的溝 道的第二傳導(dǎo)型半導(dǎo)體區(qū)的第二傳導(dǎo)型雜質(zhì)濃度。
7. 根據(jù)權(quán)利要求1的半導(dǎo)體集成電路，其中 所述非存儲(chǔ)電路部分包括觸發(fā)電路，具有作為沿時(shí)間軸的變化的、由所述觸發(fā)電路的輸入邏輯值展現(xiàn)的變化而 確定的輸出邏輯值；控制信號產(chǎn)生電路，配置來向所述觸發(fā)電路提供清除信號和預(yù)置信號的至少其中之 一 ；禾口包括為在所述控制信號產(chǎn)生電路中采用的第一傳導(dǎo)型晶體管創(chuàng)建的溝道的第二傳導(dǎo) 型半導(dǎo)體區(qū)的第二傳導(dǎo)型雜質(zhì)濃度低于所述包括為在所述存儲(chǔ)電路部分中采用的第一傳 導(dǎo)型晶體管創(chuàng)建的溝道的第二傳導(dǎo)型半導(dǎo)體區(qū)的第二傳導(dǎo)型雜質(zhì)濃度，且低于包括為在所 述觸發(fā)電路中采用的第一傳導(dǎo)型晶體管創(chuàng)建的溝道的第二傳導(dǎo)型半導(dǎo)體區(qū)的第二傳導(dǎo)型 雜質(zhì)濃度。
8. 根據(jù)權(quán)利要求7的半導(dǎo)體集成電路，其中所述控制信號產(chǎn)生電路具有緩沖電路，配置來形成所述清除信號的波形和所述預(yù)置信 號的波形；禾口包括為在包含于所述控制信號產(chǎn)生電路之內(nèi)的電路中至少所述緩沖電路中采用的第 一傳導(dǎo)型晶體管創(chuàng)建的溝道的第二傳導(dǎo)型半導(dǎo)體區(qū)的第二傳導(dǎo)型雜質(zhì)濃度低于所述包括 為在所述存儲(chǔ)電路部分中采用的第一傳導(dǎo)型晶體管創(chuàng)建的溝道的第二傳導(dǎo)型半導(dǎo)體區(qū)的 第二傳導(dǎo)型雜質(zhì)濃度，且低于包括為在所述觸發(fā)電路中采用的第一傳導(dǎo)型晶體管創(chuàng)建的溝 道的第二傳導(dǎo)型半導(dǎo)體區(qū)的第二傳導(dǎo)型雜質(zhì)濃度。
9. 根據(jù)權(quán)利要求1的半導(dǎo)體集成電路，其中包括為在所述存儲(chǔ)電路部分中采用的第一傳導(dǎo)型晶體管創(chuàng)建的溝道的所述第二傳導(dǎo) 型半導(dǎo)體區(qū)是第一阱；包括為用在所述非存儲(chǔ)電路部分中采用的第一傳導(dǎo)型晶體管創(chuàng)建的溝道的所述第二 傳導(dǎo)型半導(dǎo)體區(qū)是第二阱；所述第二阱的第二傳導(dǎo)型雜質(zhì)濃度低于所述第一阱的第二傳導(dǎo)型雜質(zhì)濃度。
10. 根據(jù)權(quán)利要求1的半導(dǎo)體集成電路，其中包括為在所述存儲(chǔ)電路部分中采用的第一傳導(dǎo)型晶體管創(chuàng)建的溝道的所述第二傳導(dǎo) 型半導(dǎo)體區(qū)和包括為在所述非存儲(chǔ)電路部分中采用的第一傳導(dǎo)型晶體管創(chuàng)建的溝道的所述第二傳導(dǎo)型半導(dǎo)體區(qū)的每一個(gè)都是第二傳導(dǎo)型阱；在所述第二傳導(dǎo)型阱中用作所述溝道的部分是以第一傳導(dǎo)型雜質(zhì)反摻雜的，在此，所 述第二傳導(dǎo)型阱用作包括為在所述非存儲(chǔ)電路部分中采用的第一傳導(dǎo)型晶體管創(chuàng)建的溝 道的所述第二傳導(dǎo)型半導(dǎo)體區(qū)；禾口用作包括為在所述存儲(chǔ)電路部分中采用的第一傳導(dǎo)型晶體管創(chuàng)建的溝道的所述第二 傳導(dǎo)型半導(dǎo)體區(qū)的所述第二傳導(dǎo)型阱是沒有反摻雜的。
全文摘要
在此公開了一種半導(dǎo)體集成電路，包括用于存儲(chǔ)數(shù)據(jù)的存儲(chǔ)電路部分；和配置來用作存儲(chǔ)電路部分以外的部分并不用于存儲(chǔ)數(shù)據(jù)的非存儲(chǔ)電路部分，其中，第二傳導(dǎo)型半導(dǎo)體區(qū)(其包括為在所述非存儲(chǔ)電路部分中采用的第一傳導(dǎo)型晶體管創(chuàng)建的溝道)的第二傳導(dǎo)型雜質(zhì)濃度低于第二傳導(dǎo)型半導(dǎo)體區(qū)(其包括為在所述存儲(chǔ)電路部分中采用的第一傳導(dǎo)型晶體管創(chuàng)建的溝道)的第二傳導(dǎo)型雜質(zhì)濃度。
文檔編號H01L27/04GK101794773SQ201010003768
公開日2010年8月4日 申請日期2010年1月18日 優(yōu)先權(quán)日2009年1月23日
發(fā)明者三上信和, 中內(nèi)拓也, 臼井弘樹 申請人:索尼公司