專利名稱：半導(dǎo)體器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體器件及其制造方法。
背景技術(shù)：
半導(dǎo)體集成電路，尤其是使用MOS (Metal Oxide Semiconductor ；金屬氧化物半導(dǎo) 體)晶體管的集成電路，有不斷高集成化的趨勢。隨此高集成化，其中所用的MOS晶體管 的微細(xì)化已進(jìn)化到納米(nano)領(lǐng)域。MOS晶體管的微細(xì)化愈加進(jìn)化，漏泄電流的抑制愈加 困難，為確保所需電流量，而有難于縮小電路占有面積的問題。為解決此問題，遂有對于襯 底將源極、柵極、漏極配置于垂直方向，由柵極包圍柱狀半導(dǎo)體層的構(gòu)造的環(huán)繞柵極晶體管 (Surrounding Gate Transistor, SGT)的提案。(例如專利文獻(xiàn) 1、2、3)。專利文獻(xiàn)1 日本特開平2-71556號公報(bào)專利文獻(xiàn)2 日本特開平2-188966號公報(bào)專利文獻(xiàn)3 日本特開平3-145761號公報(bào)

發(fā)明內(nèi)容
(發(fā)明所欲解決的問題)SGT因以包圍柱狀半導(dǎo)體的側(cè)面的形狀設(shè)置溝道區(qū)域(channel region)，故需將 大的柵極寬度實(shí)現(xiàn)在小的占有面積內(nèi)。即需在小占有面積內(nèi)流通大的導(dǎo)通電流。因?yàn)榱魍?大的導(dǎo)通電流，故當(dāng)源極、漏極、柵極的電阻較高時，則難對源極、漏極、柵極施加所希望的 電壓。為此，有需要包含能設(shè)計(jì)源極、漏極、柵極的低電阻化用的SGT的制造方法。再者，因 流通大的導(dǎo)通電流，接觸端子的低電阻化也有其必要。在現(xiàn)有技術(shù)的MOS晶體管，柵極通過沉積柵極材料，利用光刻法轉(zhuǎn)印柵極圖案在 襯底上的光刻膠后蝕刻柵極材料而形成。即，于現(xiàn)有技術(shù)的MOS晶體管，其柵極長度由柵極 圖案所設(shè)計(jì)。另一方面，于SGT，因柱狀半導(dǎo)體的側(cè)面為溝道區(qū)域，故電流對襯底垂直流通。 即于SGT中柵極長度并不由柵極圖案設(shè)計(jì)，而由制造方法所設(shè)計(jì)，因此由制造方法決定柵 極與柵極長度的變異。于SGT，為抑制隨著微細(xì)化所發(fā)生的漏泄電流增大，要求將柱狀半導(dǎo)體的直徑縮 小。再者，需要有能使源極、漏極的最適合化而能抑制短溝道(Short channel)效應(yīng)與抑制 漏泄電流的制造方法。SGT也如同現(xiàn)有技術(shù)的MOS晶體管需降低制造成本。為此需減少制造步驟數(shù)量。 為此本發(fā)明的目的在提供一種SGT制造方法，可獲得使源極、漏極、柵極低電阻化的構(gòu)造、 及獲得所希望的柵極長度、源極、漏極的形狀與柱狀半導(dǎo)體的直徑。(解決問題的手段)于本發(fā)明的一種實(shí)施方式為，提供一種半導(dǎo)體器件的制造方法，包含以下步驟 在形成于襯底上的氧化膜上，形成平面狀半導(dǎo)體層，并在平面狀半導(dǎo)體層上形成柱狀第1 導(dǎo)電型半導(dǎo)體層的步驟；在柱狀第1導(dǎo)電型半導(dǎo)體層下部的平面狀半導(dǎo)體層，形成第2導(dǎo)電型半導(dǎo)體層的步驟；在柱狀第1導(dǎo)電型半導(dǎo)體層周圍，形成柵極絕緣膜及柵極電極的步 驟；在柵極的上部且在柱狀第1導(dǎo)電型半導(dǎo)體層的上部的側(cè)壁，將絕緣膜形成為側(cè)壁狀 (sidewall)的步驟；在柵極側(cè)壁將絕緣膜形成為側(cè)壁狀的步驟；在柱狀第1導(dǎo)電型半導(dǎo)體 層上部形成第2導(dǎo)電型半導(dǎo)體層的步驟；在形成于柱狀第1導(dǎo)電型半導(dǎo)體層下部的平面狀 半導(dǎo)體層的第2導(dǎo)電型半導(dǎo)體層，形成金屬與半導(dǎo)體的化合物的步驟；在形成于柱狀第1導(dǎo) 電型半導(dǎo)體層上部的第2導(dǎo)電型半導(dǎo)體層，形成金屬與半導(dǎo)體的化合物的步驟；在柵極形 成金屬與半導(dǎo)體的化合物的步驟；在形成于柱狀第1導(dǎo)電型半導(dǎo)體層下部的平面狀半導(dǎo)體 層的第2導(dǎo)電型半導(dǎo)體層上形成接觸部(contact)的步驟；及在形成于柱狀第1導(dǎo)電型半 導(dǎo)體層上部的第2導(dǎo)電型半導(dǎo)體層上形成接觸部的步驟。再者，本發(fā)明的優(yōu)選實(shí)施方式為如所述的半導(dǎo)體器件的制造方法，其中，自柱狀 第1導(dǎo)電型半導(dǎo)體層中心至平面狀半導(dǎo)體層端部的長度，較大于以下的總和自柱狀第1導(dǎo) 電型半導(dǎo)體層中心至側(cè)壁的長度、柵極絕緣膜的厚度、柵極電極的厚度、與在柵極側(cè)壁形成 為側(cè)壁狀絕緣膜的厚度。本發(fā)明的優(yōu)選實(shí)施方式為如所述的半導(dǎo)體器件的制造方法，其中，柵極電極的厚 度為較大于在柵極上部且在柱狀第1導(dǎo)電型半導(dǎo)體層的上部的側(cè)壁將絕緣膜形成為側(cè)壁 狀的厚度。本發(fā)明的優(yōu)選實(shí)施方式為如所述的半導(dǎo)體器件的制造方法，其中，平面狀半導(dǎo)體 層為平面狀硅層，而第ι導(dǎo)電型半導(dǎo)體層為第1導(dǎo)電型硅層，而第2導(dǎo)電型半導(dǎo)體層為第2 導(dǎo)電型硅層。本發(fā)明的優(yōu)選實(shí)施方式為如所述的半導(dǎo)體器件的制造方法，其中，平面狀半導(dǎo)體 層為平面狀硅層，而第ι導(dǎo)電型半導(dǎo)體層為P型硅層或不摻雜的硅層，第2導(dǎo)電型半導(dǎo)體層 為η型硅層。本發(fā)明的優(yōu)選實(shí)施方式為如所述的半導(dǎo)體器件的制造方法，其中，平面狀半導(dǎo)體 層為平面狀硅層，第ι導(dǎo)電型半導(dǎo)體層為η型硅層或不摻雜的硅層，第2導(dǎo)電型半導(dǎo)體層為 P型硅層。本發(fā)明的優(yōu)選實(shí)施方式為如所述的半導(dǎo)體器件的制造方法，其中包含以下步驟 在形成于襯底上的氧化膜上，形成有形成柱狀第1導(dǎo)電型硅層與平面狀硅層的硅層，在形 成柱狀第1導(dǎo)電型硅層與平面狀硅層的硅層上，成膜墊氧化(pad oxide)膜的步驟；越過墊 氧化膜，對形成柱狀第1導(dǎo)電型硅層與平面狀硅層的硅層植入調(diào)整閾值用的雜質(zhì)，進(jìn)行退 火使雜質(zhì)活性化及擴(kuò)散，從而使形成柱狀第1導(dǎo)電型硅層與平面狀硅層的硅層的雜質(zhì)分布 均勻化的步驟；及在形成柱狀第1導(dǎo)電型硅層時，成膜作為掩模(mask)的硅氮化膜的步驟。本發(fā)明的優(yōu)選實(shí)施方式為如所述的半導(dǎo)體器件的制造方法，包含以下步驟在 形成于襯底上的氧化膜上，形成有形成柱狀第1導(dǎo)電型硅層與平面狀硅層的硅層，而在形 成柱狀第1導(dǎo)電型硅層與平面狀硅層的硅層上成膜墊氧化膜的步驟；在形成柱狀第1導(dǎo)電 型硅層時，成膜作為掩模的硅氮化膜的步驟；在硅氮化膜上形成硅氧化膜的步驟；涂布光 刻膠，使用光刻法(lithography)以光刻膠形成將柱狀第1導(dǎo)電型硅層轉(zhuǎn)印的圖案，在柱狀 第1導(dǎo)電型硅層的形成處，形成貫穿硅氧化膜的孔的步驟；將非晶硅或多晶硅，以填埋的方 式成膜在形成于硅氧化膜的孔的步驟；以化學(xué)機(jī)械研磨，將硅氧化膜的非晶硅或多晶硅研 磨而去除的步驟；以蝕刻去除硅氧化膜，借此形成第2硬質(zhì)掩模的非晶硅或多晶硅掩模的步驟；將非晶硅或多晶硅掩模犧牲氧化，縮小非晶硅或多晶硅掩模的尺寸的步驟；及以蝕 刻去除非晶硅或多晶硅掩模表面的硅氧化膜的步驟。本發(fā)明的優(yōu)選實(shí)施方式為如所述的半導(dǎo)體器件的制造方法，包含以下步驟在 形成于襯底上的氧化膜上，形成有形成柱狀第1導(dǎo)電型硅層與平面狀硅層的硅層，而在形 成柱狀第1導(dǎo)電型硅層與平面狀硅層的硅層上成膜墊氧化膜的步驟；在形成柱狀第1導(dǎo)電 型硅層時，成膜作為掩模的硅氮化膜的步驟；在硅氮化膜上形成硅氧化膜的步驟；涂布光 刻膠，以光刻法利用光刻膠形成將柱狀第1導(dǎo)電型硅層轉(zhuǎn)印的圖案，在柱狀第1導(dǎo)電型硅層 的形成處，形成貫穿硅氧化膜的孔的步驟；及沉積氧化膜，進(jìn)行回蝕(Etch back)，使貫穿所 述硅氧化膜的孔徑縮小的步驟。本發(fā)明的優(yōu)選實(shí)施方式為如所述的半導(dǎo)體器件的制造方法，包含以下步驟以 第2硬質(zhì)掩模的非晶硅或多晶硅掩模作為掩模，以干蝕刻蝕刻硅氮化膜及墊氧化膜，形成 第1硬質(zhì)掩模的硅氮化膜掩模的步驟；及以第1硬質(zhì)掩模與第2硬質(zhì)掩模作為掩模，以干蝕 刻形成柱狀第1導(dǎo)電型硅層的步驟；其中，第2硬質(zhì)掩模的非晶硅或多晶硅掩模全被蝕刻， 于干蝕刻器件可檢測的等離子發(fā)光強(qiáng)度改變，通過檢測此等離子發(fā)光強(qiáng)度的變化，檢測干 蝕刻的終點(diǎn)，而控制柱狀第1導(dǎo)電型硅層的高度。本發(fā)明的優(yōu)選實(shí)施方式為如所述的半導(dǎo)體器件的制造方法，其中，第2硬質(zhì)掩模 的非晶硅或多晶硅掩模的厚度為，較柱狀第1導(dǎo)電型硅層的高度為小。本發(fā)明的優(yōu)選實(shí)施方式為如所述的半導(dǎo)體器件的制造方法，包含以下步驟為 緩和作為溝道部的柱狀第1導(dǎo)電型硅層側(cè)壁的凹凸、或去除在干蝕刻中打進(jìn)有碳等的硅表 面、及為保護(hù)柱狀第1導(dǎo)電型硅層免于受到在次一步驟的干蝕刻時所產(chǎn)生的副生成物等的 污染，而對所形成的柱狀第1導(dǎo)電型硅層進(jìn)行犧牲氧化的步驟；涂布光刻膠，使用光刻法利 用光刻膠形成在柱狀第1導(dǎo)電型硅層的下部的平面狀硅層所形成的第2導(dǎo)電型硅層的圖案 的步驟；及干蝕刻平面狀硅層，形成柱狀第1導(dǎo)電型硅層下部的平面狀硅層而去除光刻膠 的步驟。本發(fā)明的優(yōu)選實(shí)施方式為如所述的半導(dǎo)體器件的制造方法為將在第1導(dǎo)電型 硅層的犧牲氧化時所形成的犧牲氧化膜作為貫穿氧化膜，通過植入雜質(zhì)等于平面狀硅層表 面導(dǎo)入第2導(dǎo)電型的雜質(zhì)，以形成于柱狀第1導(dǎo)電型硅層下部的平面狀硅層所形成的第2 導(dǎo)電型硅層。本發(fā)明的優(yōu)選實(shí)施方式為如所述的半導(dǎo)體器件的制造方法為柱狀第1導(dǎo)電型 硅層的柱徑，較第1硬質(zhì)掩模的硅氮化膜掩模的柱徑為小。本發(fā)明的優(yōu)選實(shí)施方式為如所述的半導(dǎo)體器件的制造方法為用以形成于柱狀 第1導(dǎo)電型硅層下部的平面狀硅層所形成的第2導(dǎo)電型硅層的植入雜質(zhì)的植入角度為0度 至6度。本發(fā)明的優(yōu)選實(shí)施方式為如所述的半導(dǎo)體器件的制造方法為在柱狀第1導(dǎo)電 型硅層的上部不植入雜質(zhì)，而形成在柱狀第1導(dǎo)電型硅層下部的平面狀硅層所形成的第2 導(dǎo)電型硅層。本發(fā)明的優(yōu)選實(shí)施方式為如所述的半導(dǎo)體器件的制造方法，包含以下步驟用 蝕刻去除犧牲氧化膜，形成硅氧化膜或硅氮化膜的柵極絕緣膜，而以填埋柱狀第1導(dǎo)電型 硅層的方式將非晶硅或多晶硅成膜作為柵極電極；及以化學(xué)機(jī)械研磨將非晶硅或多晶硅研磨，使柵極電極上表面平坦化的步驟；并且，于化學(xué)機(jī)械研磨中，將第1硬質(zhì)掩模的硅氮化 膜作為化學(xué)機(jī)械研磨的阻擋膜(stopper)，借此再現(xiàn)性佳地抑制化學(xué)機(jī)械研磨的研磨量。本發(fā)明的優(yōu)選實(shí)施方式為如所述的半導(dǎo)體器件的制造方法，包含以下步驟將 作為柵極電極的非晶硅或多晶回蝕，借此形成希望的柵極長度的柵極電極的步驟；及將作 為柵極電極的非晶硅或多晶硅表面氧化，在非晶硅或多晶硅的表面形成硅氧化膜的步驟； 并且，由于借此硅氧化膜，在后續(xù)步驟中所進(jìn)行濕式處理或干式處理時可保護(hù)柵極上表面， 因此抑制柵極長度的變動，即抑制柵極長度的變異與抑制自柵極上表面對柵極絕緣膜的傷 害。本發(fā)明的優(yōu)選實(shí)施方式為如所述的半導(dǎo)體器件的制造方法，包含以下步驟膜 厚較希望的柵極電極的膜厚為厚的硅氮化膜成膜步驟；及回蝕硅氮化膜，蝕刻硅氧化膜借 此形成硅氮化膜側(cè)壁的步驟；為了使硅氮化膜側(cè)壁的膜厚成為柵極電極的膜厚，通過調(diào)整 成膜硅氮化膜的膜厚及回蝕的條件即可形成希望的膜厚的柵極電極，而且包含以下步驟 涂布防止反射膜層(BARC層)及光刻膠，利用光刻法通過光刻膠形成柵極布線圖案，并以光 刻膠作為掩模，蝕刻防止反射膜層(BARC層)及作為柵極電極的非晶硅或多晶硅，形成柵極 電極與柵極布線圖案的步驟；將柱狀第1導(dǎo)電型硅層上部的硅氮化膜及硅氮化膜側(cè)壁，以 干蝕刻或濕蝕刻去除的步驟；成膜硅氮化膜，將硅氮化膜回蝕，使形成于柱狀第1導(dǎo)電型硅 層下部的平面狀硅層的第2導(dǎo)電型硅層及柱狀第1導(dǎo)電型硅層的上部露出，在柵極電極上 部且在柱狀第1導(dǎo)電型硅層上部的側(cè)壁，隔著柵極絕緣膜形成硅氮化膜側(cè)壁，在柵極電極 側(cè)壁形成硅氮化膜側(cè)壁，即形成絕緣膜側(cè)壁的步驟；通過植入雜質(zhì)等，在柱狀第1導(dǎo)電型硅 層上部導(dǎo)入第2導(dǎo)電型雜質(zhì)，在柱狀第1導(dǎo)電型硅層上部形成第2導(dǎo)電型硅層的步驟；及濺 鍍鎳(Ni)或鈷(Co)等金屬膜，經(jīng)過熱處理使形成在柱狀第1導(dǎo)電型硅層下部的平面狀硅 層的第2導(dǎo)電型硅層、及形成在柱狀第1導(dǎo)電型硅層上部的第2導(dǎo)電型硅層表面成為金屬 與半導(dǎo)體的化合物，再去除未反應(yīng)的金屬膜，借此于形成在柱狀第1導(dǎo)電型硅層下部的平 面狀硅層的第2導(dǎo)電型硅層、與形成在柱狀第1導(dǎo)電型硅層上部的第2導(dǎo)電型硅層上，形成 金屬與半導(dǎo)體的化合物的步驟；因?yàn)槔霉璧?cè)壁，將形成于柵極電極與柱狀第1導(dǎo) 電型硅層下部的平面狀硅層的第2導(dǎo)電型硅層、及形成于柱狀第1導(dǎo)電型硅層上部的第2 導(dǎo)電型硅層予以分離，故得以防止因金屬與半導(dǎo)體的化合物導(dǎo)致形成于柵極電極與柱狀第 1導(dǎo)電型硅層下部的平面狀硅層的第2導(dǎo)電型硅層、與形成在柱狀第1導(dǎo)電型硅層上部的 第2導(dǎo)電型硅層間的短路；并且，以硅氮化膜覆蓋柱狀第1導(dǎo)電型硅層上部的側(cè)壁，借此控 制來自柱狀第1導(dǎo)電型硅層側(cè)壁的金屬與半導(dǎo)體的化合物化。本發(fā)明的優(yōu)選實(shí)施方式為如所述的半導(dǎo)體器件的制造方法，包含以下步驟成 膜硅氮化膜等作為接觸阻擋膜(contact stopper)的步驟；成膜硅氧化膜作為層間膜后， 以化學(xué)機(jī)械研磨予以平坦化的步驟；在形成于柱狀第1導(dǎo)電型硅層下部的平面狀硅層的第 2導(dǎo)電型硅層上、柵極電極上、及在形成于柱狀第1導(dǎo)電型硅層上部的第2導(dǎo)電型硅層上，利 用蝕刻形成接觸孔的步驟；在接觸孔以鉭(Ta)、氮化鉭(TaN)、鈦(Ti)或氮化鈦(TiN)等位 障金屬(barrier metal)成膜后，將鎢(W)或銅(Cu)及含銅的合金等金屬利用濺鍍或鍍覆 而成膜，經(jīng)過化學(xué)機(jī)械研磨形成接觸塞子(contact plug)的步驟；成膜碳化硅(SiC)等第 1層布線的蝕刻阻擋膜，接著成膜屬于第1布線層的層間膜的低介電率膜的步驟；及圖案化 第1層布線，形成第1布線層的槽溝圖案，以鉭(Ta)、氮化鉭(TaN)、鈦(Ti)或氮化鈦(TiN)等位障金屬成膜后，再將鎢(W)或銅(Cu)及含銅的合金等金屬利用濺鍍或鍍覆而成膜，經(jīng) 過化學(xué)機(jī)械研磨形成第1層布線的步驟。本發(fā)明的優(yōu)選實(shí)施方式為如所述的半導(dǎo)體器件的制造方法，在柱狀硅層上部的 接觸孔與柵極布線上的接觸孔的層間膜蝕刻步驟后，再進(jìn)行柱狀硅層下部的平面狀硅層上 的接觸孔的層間膜蝕刻步驟，之后，將柱狀硅層上部的接觸孔與柵極布線上的接觸孔、及柱 狀硅層下部的平面狀硅層的接觸孔的接觸阻擋膜進(jìn)行蝕刻。本發(fā)明的優(yōu)選實(shí)施方式為如所述的半導(dǎo)體器件的制造方法，在柱狀硅層下部的 平面狀硅層上的接觸孔的層間膜蝕刻步驟后，再進(jìn)行柱狀硅層上部的接觸孔與柵極布線上 的接觸孔的層間膜蝕刻步驟，之后，將柱狀硅層上部的接觸孔與柵極布線上的接觸孔、及柱 狀硅層下部的平面狀硅層的接觸孔的接觸阻擋膜進(jìn)行蝕刻。本發(fā)明的優(yōu)選實(shí)施方式為如所述的半導(dǎo)體器件的制造方法，進(jìn)行柱狀硅層上部 的接觸孔的層間膜蝕刻步驟后，再進(jìn)行柵極布線上的接觸孔與柱狀硅層下部的平面狀硅層 上的接觸孔的層間膜蝕刻步驟，之后，將柱狀硅層上部的接觸孔、及柵極布線上的接觸孔與 柱狀硅層下部的平面狀硅層上的接觸孔的接觸阻擋膜進(jìn)行蝕刻。本發(fā)明的優(yōu)選實(shí)施方式為如所述的半導(dǎo)體器件的制造方法，在柵極布線上的接 觸孔與柱狀硅層下部的平面狀硅層上的接觸孔的層間膜蝕刻步驟后，進(jìn)行柱狀硅層上部的 接觸孔的層間膜蝕刻步驟，之后，將柱狀硅層上部的接觸孔、及柵極布線上的接觸孔與柱狀 硅層下部的平面狀硅層上的接觸孔的接觸阻擋膜進(jìn)行蝕刻。本發(fā)明的優(yōu)選實(shí)施方式為一種半導(dǎo)體器件，具備平面狀半導(dǎo)體層，形成于襯底 上，且為形成有第2導(dǎo)電型半導(dǎo)體層的平面狀半導(dǎo)體層，并在該第2導(dǎo)電型半導(dǎo)體層，形成 有金屬與半導(dǎo)體的化合物；第1導(dǎo)電型半導(dǎo)體層，形成于該平面狀半導(dǎo)體層上，且為在上部 形成有第2導(dǎo)電型半導(dǎo)體層的柱狀第1導(dǎo)電型半導(dǎo)體層，并在該第2導(dǎo)電型半導(dǎo)體層，形成 有金屬與半導(dǎo)體的化合物；柵極絕緣膜，形成于該柱狀第1導(dǎo)電型半導(dǎo)體層的周圍；柵極電 極，圍繞該柵極絕緣膜的柵極電極，且形成有金屬與半導(dǎo)體的化合物；絕緣膜，位于該柵極 電極的上部，且在所述柱狀第1導(dǎo)電型半導(dǎo)體層的上部的側(cè)壁，形成為側(cè)壁狀，并且于所述 柵極電極的側(cè)壁形成為側(cè)壁狀。本發(fā)明的優(yōu)選實(shí)施方式為如所述的半導(dǎo)體器件，自所述柱狀第1導(dǎo)電型半導(dǎo)體 層的中心至所述平面狀半導(dǎo)體層端部為止的長度為較大于下述的總和自所述柱狀第1導(dǎo) 電型半導(dǎo)體層的中心至側(cè)壁的長度、所述柵極絕緣膜的厚度、所述柵極電極的厚度、與于所 述柵極電極側(cè)壁形成為側(cè)壁狀的所述絕緣膜的厚度。于本發(fā)明的優(yōu)選實(shí)施方式為如所述的半導(dǎo)體器件，所述柵極電極的厚度較大于 位在該柵極電極上部且于所述柱狀第1導(dǎo)電型半導(dǎo)體層的上部的側(cè)壁形成為側(cè)壁狀的所 述絕緣膜的厚度。(發(fā)明效果)本發(fā)明為提供一種半導(dǎo)體器件的制造方法，包含以下步驟在形成于襯底上的氧 化膜上，形成平面狀半導(dǎo)體層，并在平面狀半導(dǎo)體層上形成柱狀第1導(dǎo)電型半導(dǎo)體層的步 驟；在柱狀第1導(dǎo)電型半導(dǎo)體層下部的平面狀半導(dǎo)體層，形成第2導(dǎo)電型半導(dǎo)體層的步驟； 在柱狀第1導(dǎo)電型半導(dǎo)體層周圍形成柵極絕緣膜及柵極電極的步驟；在柵極的上部且在柱 狀第1導(dǎo)電型半導(dǎo)體層的上部的側(cè)壁，將絕緣膜形成為側(cè)壁狀的步驟；在柵極側(cè)壁將絕緣膜形成為側(cè)壁狀的步驟；在柱狀第1導(dǎo)電型半導(dǎo)體層上部形成第2導(dǎo)電型半導(dǎo)體層的步驟； 在形成于柱狀第1導(dǎo)電型半導(dǎo)體層下部的平面狀半導(dǎo)體層的第2導(dǎo)電型半導(dǎo)體層，形成金 屬與半導(dǎo)體的化合物的步驟；在形成于柱狀第1導(dǎo)電型半導(dǎo)體層上部的第2導(dǎo)電型半導(dǎo)體 層，形成金屬與半導(dǎo)體的化合物的步驟；在柵極形成金屬與半導(dǎo)體的化合物的步驟；在形 成于柱狀第1導(dǎo)電型半導(dǎo)體層下部的平面狀半導(dǎo)體層的第2導(dǎo)電型半導(dǎo)體層上形成接觸部 的步驟；及在形成于柱狀第1導(dǎo)電型半導(dǎo)體層上部所形成的第2導(dǎo)電型半導(dǎo)體層上形成接 觸部的步驟。如此，可提供一種SGT的制造方法，可獲得源極、漏極、柵極的低電阻化用的構(gòu)造、 與所希望的柵極長度、源極、漏極的形狀與柱狀半導(dǎo)體的直徑。再者，于本發(fā)明，自柱狀第1導(dǎo)電型半導(dǎo)體層中心至平面狀半導(dǎo)體層端部的長度， 較大于以下的總和自柱狀第1導(dǎo)電型半導(dǎo)體層中心至側(cè)壁的長度、柵極絕緣膜的長度、柵 極電極的厚度、及在柵極側(cè)壁形成為側(cè)壁狀的絕緣膜的厚度。如此，可在形成于柱狀第1導(dǎo)電型半導(dǎo)體層下部的平面狀半導(dǎo)體層的第2導(dǎo)電型 半導(dǎo)體層，形成金屬與半導(dǎo)體的化合物，并可使形成在柱狀第1導(dǎo)電型半導(dǎo)體層下部的平 面狀半導(dǎo)體層的第2導(dǎo)電型半導(dǎo)體層低電阻化。再者，于本發(fā)明，柵極電極的厚度為較大于在柵極上部且在柱狀第1導(dǎo)電型半導(dǎo) 體層的上部的側(cè)壁將絕緣膜形成為側(cè)壁狀的厚度。如此可在柵極電極形成金屬與半導(dǎo)體的化合物，并使柵極電極低電阻化。于本發(fā)明包含以下步驟在形成于襯底上的氧化膜上，形成有形成柱狀第1導(dǎo)電 型硅層與平面狀硅層的硅層，在形成柱狀第1導(dǎo)電型硅層與平面狀硅層的硅層上，成膜墊 氧化膜的步驟；越過墊氧化膜，對形成柱狀第1導(dǎo)電型硅層與平面狀硅層的硅層植入調(diào)整 閾值用的雜質(zhì)，進(jìn)行退火使雜質(zhì)活性化及擴(kuò)散，從而使形成柱狀第1導(dǎo)電型硅層與平面狀 硅層的硅層的雜質(zhì)分布均勻化的步驟；及在形成柱狀第1導(dǎo)電型硅層時，成膜作為掩模的 硅氮化膜的步驟。如此，將為緩和于下一步驟要成膜的硅氮化膜與硅間的應(yīng)力而成膜的墊氧化膜也 作為植入雜質(zhì)時的貫穿氧化膜，借此得以減少生產(chǎn)步驟數(shù)，并減低生產(chǎn)成本。于本發(fā)明包含以下步驟在形成于襯底上的氧化膜上，形成有形成柱狀第1導(dǎo)電 型硅層與平面狀硅層的硅層，而在形成柱狀第1導(dǎo)電型硅層與平面狀硅層的硅層上成膜墊 氧化膜的步驟；在形成柱狀第1導(dǎo)電型硅層時，成膜作為掩模的硅氮化膜的步驟；在硅氮化 膜上形成硅氧化膜的步驟；涂布光刻膠，使用光刻法通過光刻膠形成將柱狀第1導(dǎo)電型硅 層轉(zhuǎn)印的圖案，在柱狀第1導(dǎo)電型硅層的形成處形成貫穿硅氧化膜的孔的步驟；將非晶硅 或多晶硅，以填埋的方式成膜在形成于硅氧化膜的孔的步驟；以化學(xué)機(jī)械研磨，將硅氧化膜 的非晶硅或多晶硅研磨而去除的步驟；以蝕刻去除硅氧化膜，借此形成第2硬質(zhì)掩模的非 晶硅或多晶硅掩模的步驟；將非晶硅或多晶硅掩模進(jìn)行犧牲氧化，縮小非晶硅或多晶硅掩 模的尺寸的步驟；及以蝕刻去除非晶硅或多晶硅掩模表面的硅氧化膜的步驟。如此，可將之后形成的柱狀第1導(dǎo)電型硅層的柱徑縮小，得以抑制晶體管的短溝 道效應(yīng)，減低漏泄電流。于本發(fā)明包含以下步驟在形成于襯底上的氧化膜上，形成有形成柱狀第1導(dǎo)電 型硅層與平面狀硅層的硅層，而在形成柱狀第1導(dǎo)電型硅層與平面狀硅層的硅層上成膜墊
12氧化膜的步驟；在形成柱狀第1導(dǎo)電型硅層時，成膜作為掩模的硅氮化膜的步驟；在硅氮化 膜上形成硅氧化膜的步驟；涂布光刻膠，使用光刻法通過光刻膠形成將柱狀第1導(dǎo)電型硅 層轉(zhuǎn)印的圖案，在柱狀第1導(dǎo)電型硅層的形成處形成貫穿硅氧化膜的孔的步驟；及沉積氧 化膜，進(jìn)行回蝕使貫穿所述硅氧化膜的孔徑作小的步驟。如此可將之后形成的柱狀第1導(dǎo)電型硅層的柱徑縮小，得以抑制晶體管的短溝道 效應(yīng)，減低漏泄電流。于本發(fā)明包含以下步驟將第2硬質(zhì)掩模的非晶硅或多晶硅掩模作為掩模，以干 蝕刻蝕刻硅氮化膜及墊氧化膜，形成第1硬質(zhì)掩模的硅氮化膜掩模的步驟；及以第1硬質(zhì)掩 模與第2硬質(zhì)掩模作為掩模，以干蝕刻形成柱狀第1導(dǎo)電型硅層的步驟；借此，第2硬質(zhì)掩 模的非晶硅或多晶硅掩模全被蝕刻，于干蝕刻器件可檢測的等離子發(fā)光強(qiáng)度改變，由檢測 此等離子發(fā)光強(qiáng)度的變化，可檢測干蝕刻的終點(diǎn)，而控制柱狀第1導(dǎo)電型硅層的高度。于本發(fā)明，第2硬質(zhì)掩模的非晶硅或多晶硅掩模的厚度，因較柱狀第1導(dǎo)電型硅層 的高度為小，如此可檢測干蝕刻的終點(diǎn)。本發(fā)明包含以下步驟為緩和作為溝道部的柱狀第1導(dǎo)電型硅層側(cè)壁的凹凸、或 去除在干蝕刻中打進(jìn)有碳等的硅表面、及為保護(hù)柱狀第1導(dǎo)電型硅層免于受到在次一步驟 的干蝕刻時所產(chǎn)生的副生成物等的污染，而對所形成的柱狀第1導(dǎo)電型硅層進(jìn)行犧牲氧化 的步驟；涂布光刻膠，使用光刻法通過光刻膠形成在柱狀第1導(dǎo)電型硅層的下部的平面狀 硅層所形成的第2導(dǎo)電型硅層的圖案的步驟；及干蝕刻平面狀硅層，形成柱狀第1導(dǎo)電型硅 層下部的平面狀硅層而去除光刻膠的步驟。如此，由犧牲氧化所形成的氧化膜，可使用為第1導(dǎo)電型硅層的保護(hù)膜，而可削減 制造步驟數(shù)，減低制造成本。于本發(fā)明，由于將在第1導(dǎo)電型硅層的犧牲氧化時所形成的犧牲氧化膜作為貫穿 氧化膜，通過植入雜質(zhì)等于平面狀硅層表面導(dǎo)入第2導(dǎo)電型的雜質(zhì)，以形成于柱狀第1導(dǎo)電 型硅層下部的平面狀硅層所形成的第2導(dǎo)電型硅層。如此，由犧牲氧化所形成的氧化膜，可使用為第1導(dǎo)電型硅層的保護(hù)膜，更可使用 為植入雜質(zhì)時的貫穿氧化膜，而可減少制造步驟數(shù)，并減低制造成本。再者，于本發(fā)明，柱狀第1導(dǎo)電型硅層的柱徑為，較第1硬質(zhì)掩模的硅氮化膜掩模 的柱經(jīng)為小。如此可防止在植入時第1導(dǎo)電型硅層的側(cè)壁被混入雜質(zhì)。再者，于本發(fā)明，用以形成于柱狀第1導(dǎo)電型硅層下部的平面狀硅層所形成的第2 導(dǎo)電型硅層的植入雜質(zhì)的植入角度為0度至6度。如此，可防止在植入時柱狀第1導(dǎo)電型硅層側(cè)壁被混入雜質(zhì)。再者，于本發(fā)明，在柱狀第1導(dǎo)電型硅層的上部不植入雜質(zhì)，而形成在柱狀第1導(dǎo) 電型硅層下部的平面狀硅層所形成的第2導(dǎo)電型硅層。如此，柱狀第1導(dǎo)電型硅層上部、與柱狀第1導(dǎo)電型硅層下部的平面狀硅層的植入 條件，可容易最適化，而可抑制短溝道效應(yīng)并可控制漏泄電流。再者，于本發(fā)明包含以下步驟用蝕刻去除犧牲氧化膜，形成硅氧化膜或硅氮化膜 的柵極絕緣膜，以填埋柱狀第1導(dǎo)電型硅層的方式將非晶硅或多晶硅成膜作為柵極電極的 步驟；及以化學(xué)機(jī)械研磨將非晶硅或多晶硅研磨，使柵極電極上表面平坦化的步驟。
借此，于化學(xué)機(jī)械研磨中，將第1硬質(zhì)掩模的硅氮化膜作為化學(xué)機(jī)械研磨的阻擋 膜使用，則可再現(xiàn)性佳地抑制化學(xué)機(jī)械研磨的研磨量。再者，于本發(fā)明由于包含以下步驟；將作為柵極電極的非晶硅或多晶回蝕，借此形 成希望的柵極長度的柵極電極的步驟；及將作為柵極電極的非晶硅或多晶硅表面氧化，在 非晶硅或多晶硅的表面形成硅氧化膜的步驟。借此，由于此硅氧化膜，在后續(xù)所進(jìn)行濕式處理或干式處理時可保護(hù)柵極上表面， 因此可抑制柵極長度的變動，即可抑制柵極長度的發(fā)生變異與抑制來自柵極上表面對柵極 絕緣膜的損傷。再者，于本發(fā)明包含以下步驟成膜膜厚為較柵極電極的希望的膜厚為厚的硅氮 化膜的步驟；及回蝕硅氮化膜，蝕刻硅氧化膜，得以形成硅氮化膜側(cè)壁的步驟。借此，由于使硅氮化膜側(cè)壁的膜厚成為柵極電極的膜厚，因此借調(diào)整硅氮化膜的 成膜的膜厚及回蝕的條件，即可形成希望的膜厚的柵極電極。而且包含以下步驟涂布防止反射膜層(BARC層)及光刻膠，利用光刻法通過光 刻膠形成柵極布線圖案，并以光刻膠作為掩模，蝕刻防止反射膜層(BARC層)及作為柵極電 極的非晶硅或多晶硅，形成柵極電極與柵極布線圖案的步驟；將柱狀第1導(dǎo)電型硅層上部 的硅氮化膜及硅氮化膜側(cè)壁，以干蝕刻或濕蝕刻去除的步驟；成膜硅氮化膜，將硅氮化膜回 蝕，使形成于柱狀第1導(dǎo)電型硅層下部的平面狀硅層的第2導(dǎo)電型硅層及柱狀第1導(dǎo)電型 硅層的上部露出，在柵極電極上部且在柱狀第1導(dǎo)電型硅層上部的側(cè)壁，隔著柵極絕緣膜 形成硅氮化膜側(cè)壁，在柵極電極側(cè)壁形成硅氮化膜側(cè)壁，即形成絕緣膜側(cè)壁的步驟；通過植 入雜質(zhì)等，在柱狀第1導(dǎo)電型硅層上部導(dǎo)入第2導(dǎo)電型雜質(zhì)，在柱狀第1導(dǎo)電型硅層上部形 成第2導(dǎo)電型硅層的步驟；及濺鍍鎳(Ni)或鈷(Co)等金屬膜，經(jīng)過熱處理使形成在柱狀 第1導(dǎo)電型硅層下部的平面狀硅層的第2導(dǎo)電型硅層、及形成在柱狀第1導(dǎo)電型硅層上部 的第2導(dǎo)電型硅層表面作成為金屬與半導(dǎo)體的化合物化，再去除未反應(yīng)的金屬膜，如此，在 柱狀第1導(dǎo)電型硅層下部的平面狀硅層的第2導(dǎo)電型硅層、與形成在柱狀第1導(dǎo)電型硅層 上部的第2導(dǎo)電型硅層上，形成金屬與半導(dǎo)體的化合物的步驟；因?yàn)槔霉璧?cè)壁，將 形成柵極電極與柱狀第1導(dǎo)電型硅層下部的平面狀硅層的第2導(dǎo)電型硅層、及形成于柱狀 第1導(dǎo)電型硅層上部的第2導(dǎo)電型硅層予以分離，故得以防止因金屬與半導(dǎo)體的化合物導(dǎo) 致形成于柵極電極與柱狀第1導(dǎo)電型硅層下部的平面狀硅層的第2導(dǎo)電型硅層、及形成在 柱狀第1導(dǎo)電型硅層上部的第2導(dǎo)電型硅層的短路，且以硅氮化膜覆蓋柱狀第1導(dǎo)電型硅 層上部的側(cè)壁，借此控制來自柱狀第1導(dǎo)電型硅層側(cè)壁的金屬與半導(dǎo)體的化合物化。再者，于本發(fā)明，包含以下步驟成膜硅氮化膜等作為接觸阻擋膜(contact stopper)的步驟；成膜硅氧化膜作為層間膜后，以化學(xué)機(jī)械研磨予以平坦化的步驟；在形 成于柱狀第1導(dǎo)電型硅層下部的平面狀硅層的第2導(dǎo)電型硅層上、柵極電極上、及在形成于 柱狀第1導(dǎo)電型硅層上部的第2導(dǎo)電型硅層上，利用蝕刻形成接觸孔的步驟；在接觸孔以 鉭(Ta)、氮化鉭(TaN)、鈦(Ti)或氮化鈦(TiN)等位障金屬(barrier metal)成膜后，將鎢 (W)或銅(Cu)及含銅的合金等金屬利用濺鍍或鍍覆而成膜，經(jīng)過化學(xué)機(jī)械研磨形成接觸塞 子(contact plug)的步驟；成膜碳化硅(SiC)等第1層布線的蝕刻阻擋膜，継而成膜屬于 第1布線層的層間膜的低介電率膜的步驟；及圖案化第1層布線，形成第1布線層的溝圖 案，以鉭(Ta)、氮化鉭(TaN)^i (Ti)或氮化鈦(TiN)等位障金屬成膜后，再將鎢(W)或銅(Cu)及含銅的合金等金屬利用濺鍍或鍍覆而成膜，經(jīng)過化學(xué)機(jī)械研磨形成第1層布線的步 驟，如此可使接觸低電阻化。再者，于本發(fā)明，在柱狀硅層上部的接觸孔與柵極布線上的接觸孔的層間膜蝕刻 步驟后，再進(jìn)行柱狀硅層下部的平面狀硅層上的接觸孔的層間膜蝕刻步驟，之后，將柱狀硅 層上部的接觸孔與柵極布線上的接觸孔、及柱狀硅層下部的平面狀硅層的接觸孔的接觸阻 擋膜進(jìn)行蝕刻，如此可使柱狀硅層上部的接觸孔與柵極布線上的接觸孔的蝕刻條件的最適 合化、與柱狀硅層下部的平面狀硅層上的接觸孔的蝕刻條件的最適合化。再者，于本發(fā)明，在柱狀硅層下部的平面狀硅層上的接觸孔的層間膜蝕刻步驟后， 再進(jìn)行柱狀硅層上部的接觸孔與柵極布線上的接觸孔的層間膜蝕刻步驟，之后，將柱狀硅 層上部的接觸孔與柵極布線上的接觸孔、及柱狀硅層下部的平面狀硅層的接觸孔的接觸阻 擋膜進(jìn)行蝕刻，如此可使柱狀硅層上部的接觸孔、與柵極配線上的接觸孔的蝕刻條件的最 適合化、及柱狀硅層下部的平面狀硅層上的接觸孔的蝕刻條件作最適合化。再者，于本發(fā)明，進(jìn)行柱狀硅層上部的接觸孔的層間膜蝕刻步驟后，再進(jìn)行柵極布 線上的接觸孔與柱狀硅層下部的平面狀硅層上的接觸孔的層間膜蝕刻步驟，之后，將柱狀 硅層上部的接觸孔、及柵極布線上的接觸孔與柱狀硅層下部的平面狀硅層上的接觸孔的接 觸阻擋膜進(jìn)行蝕刻，如此，可使柱狀硅層上部的接觸孔的蝕刻條件的最適化、及柵極布線上 的接觸孔與柱狀硅層下部的平面狀硅層上的接觸孔的蝕刻條件作最適合化。再者，于本發(fā)明為在柵極布線上的接觸孔與柱狀硅層下部的平面狀硅層上的接 觸孔的層間膜蝕刻步驟后，進(jìn)行柱狀硅層上部的接觸孔的層間膜蝕刻步驟，之后，將柱狀硅 層上部的接觸孔、及柵極布線上的接觸孔與柱狀硅層下部的平面狀硅層上的接觸孔的接觸 阻擋膜進(jìn)行蝕刻，如此，可使柱狀硅層上部的接觸孔的蝕刻條件的最適合化、及柵極布線上 的接觸孔與柱狀硅層下部的平面狀硅層上的接觸孔的蝕刻條件進(jìn)行最適合化。再者，本發(fā)明為，一種半導(dǎo)體器件，具備平面狀半導(dǎo)體層，形成于襯底上，且為形 成有第2導(dǎo)電型半導(dǎo)體層的平面狀半導(dǎo)體層，并在該第2導(dǎo)電型半導(dǎo)體層形成有金屬與半 導(dǎo)體的化合物；柱狀第1導(dǎo)電型半導(dǎo)體層，形成于該平面狀半導(dǎo)體層上，且為在上部形成有 第2導(dǎo)電型半導(dǎo)體層的柱狀第1導(dǎo)電型半導(dǎo)體層，并在該第2導(dǎo)電型半導(dǎo)體層形成有金屬 與半導(dǎo)體的化合物；柵極絕緣膜，形成于該柱狀第1導(dǎo)電型半導(dǎo)體層的周圍；柵極電極，為 圍繞該柵極絕緣膜的柵極電極，且形成有金屬與半導(dǎo)體的化合物；絕緣膜，位于該柵極電極 的上部，且在所述柱狀第1導(dǎo)電型半導(dǎo)體層的上部的側(cè)壁形成為側(cè)壁狀，并且于所述柵極 電極的側(cè)壁形成為側(cè)壁狀。如此，在形成于柱狀第1導(dǎo)電型半導(dǎo)體層下部的平面狀半導(dǎo)體層的第2半導(dǎo)體層、 柵極電極、形成于柱狀第1導(dǎo)電型半導(dǎo)體上部的第2導(dǎo)電型半導(dǎo)體層，可分別施加不同電 壓，可使形成于柱狀第1導(dǎo)電型半導(dǎo)體層下部的平面狀半導(dǎo)體層的第2導(dǎo)電型半導(dǎo)體層、柵 極電極、形成于柱狀第1導(dǎo)電型半導(dǎo)體上部的第2導(dǎo)電型半導(dǎo)體層低電阻化。再者，于本發(fā)明，自所述柱狀第1導(dǎo)電型半導(dǎo)體層的中心至所述平面狀半導(dǎo)體層 端部為止的長度為較大于以下的總和自所述柱狀第1導(dǎo)電型半導(dǎo)體層的中心至側(cè)壁的長 度、所述柵極絕緣膜的厚度、所述柵極電極的厚度、與于所述柵極電極側(cè)壁形成為側(cè)壁狀的 所述絕緣膜的厚度。如此，可在形成于柱狀第1導(dǎo)電型半導(dǎo)體層下部的平面狀半導(dǎo)體層的第2導(dǎo)電型
15半導(dǎo)體層，形成金屬與半導(dǎo)體的化合物，并使形成于柱狀第1導(dǎo)電型半導(dǎo)體層下部的平面 狀半導(dǎo)體層的第2導(dǎo)電型半導(dǎo)體層低電阻化。再者，于本發(fā)明為，一種半導(dǎo)體器件，所述柵極電極的厚度較大于位在該柵極電 極上部且于所述柱狀第1導(dǎo)電型半導(dǎo)體層的上部的側(cè)壁形成為側(cè)壁狀的所述絕緣膜的厚度。如此，可在柵極電極形成金屬與半導(dǎo)體的化合物，使柵極電極低電阻化。


圖1為本發(fā)明的半導(dǎo)體制造方法。圖2(a)為本發(fā)明的半導(dǎo)體器件的制造例的平面圖。圖2(b)為本發(fā)明的半導(dǎo)體器件的制造例的A-A’剖面步驟圖。圖3(a)為本發(fā)明的半導(dǎo)體器件的制造例的平面圖。圖3(b)為本發(fā)明的半導(dǎo)體器件的制造例的A-A’剖面步驟圖。圖4(a)為本發(fā)明的半導(dǎo)體器件的制造例的平面圖。圖4(b)為本發(fā)明的半導(dǎo)體器件的制造例的A-A’剖面步驟圖。圖5(a)為本發(fā)明的半導(dǎo)體器件的制造例的平面圖。圖5(b)為本發(fā)明的半導(dǎo)體器件的制造例的A-A’剖面步驟圖。圖6(a)為本發(fā)明的半導(dǎo)體器件的制造例的平面圖。圖6(b)為本發(fā)明的半導(dǎo)體器件的制造例的A-A’剖面步驟圖。圖7(a)為本發(fā)明的半導(dǎo)體器件的制造例的平面圖。圖7(b)為本發(fā)明的半導(dǎo)體器件的制造例的A-A’剖面步驟圖。圖8(a)為本發(fā)明的半導(dǎo)體器件的制造例的平面圖。圖8(b)為本發(fā)明的半導(dǎo)體器件的制造例的A-A’剖面步驟圖。圖9(a)為本發(fā)明的半導(dǎo)體器件的制造例的平面圖。圖9(b)為本發(fā)明的半導(dǎo)體器件的制造例的A-A’剖面步驟圖。圖10(a)為本發(fā)明的半導(dǎo)體器件的制造例的平面圖。圖10(b)為本發(fā)明的半導(dǎo)體器件的制造例的A-A’剖面步驟圖,圖11(a)為本發(fā)明的半導(dǎo)體器件的制造例的平面圖。圖11 (b)為本發(fā)明的半導(dǎo)體器件的制造例的A-A’剖面步驟圖,圖12(a)為本發(fā)明的半導(dǎo)體器件的制造例的平面圖。圖12(b)為本發(fā)明的半導(dǎo)體器件的制造例的A-A’剖面步驟圖,圖13(a)為本發(fā)明的半導(dǎo)體器件的制造例的平面圖。圖13(b)為本發(fā)明的半導(dǎo)體器件的制造例的A-A’剖面步驟圖,圖14(a)為本發(fā)明的半導(dǎo)體器件的制造例的平面圖。圖14(b)為本發(fā)明的半導(dǎo)體器件的制造例的A-A’剖面步驟圖,圖15(a)為本發(fā)明的半導(dǎo)體器件的制造例的平面圖。圖15(b)為本發(fā)明的半導(dǎo)體器件的制造例的A-A’剖面步驟圖,圖16(a)為本發(fā)明的半導(dǎo)體器件的制造例的平面圖。圖16(b)為本發(fā)明的半導(dǎo)體器件的制造例的A-A’剖面步驟圖,
圖17a)為本發(fā)明的半導(dǎo)體器件的制造例的平面圖。
圖17b)為本發(fā)明的半導(dǎo)體器件的制造例的A-A’剖面步驟圖。
圖18a)為本發(fā)明的半導(dǎo)體器件的制造例的平面圖。
圖18b)為本發(fā)明的半導(dǎo)體器件的制造例的A-A’剖面步驟圖。
圖19a)為本發(fā)明的半導(dǎo)體器件的制造例的平面圖。
圖19b)為本發(fā)明的半導(dǎo)體器件的制造例的A-A’剖面步驟圖。
圖20a)為本發(fā)明的半導(dǎo)體器件的制造例的平面圖。
圖20b)為本發(fā)明的半導(dǎo)體器件的制造例的A-A’剖面步驟圖。
圖21a)為本發(fā)明的半導(dǎo)體器件的制造例的平面圖。
圖21b)為本發(fā)明的半導(dǎo)體器件的制造例的A-A’剖面步驟圖。
圖22a)為本發(fā)明的半導(dǎo)體器件的制造例的平面圖。
圖22b)為本發(fā)明的半導(dǎo)體器件的制造例的A-A’剖面步驟圖。
圖23a)為本發(fā)明的半導(dǎo)體器件的制造例的平面圖。
圖23b)為本發(fā)明的半導(dǎo)體器件的制造例的A-A’剖面步驟圖。
圖24a)為本發(fā)明的半導(dǎo)體器件的制造例的平面圖。
圖24b)為本發(fā)明的半導(dǎo)體器件的制造例的A-A’剖面步驟圖。
圖25a)為本發(fā)明的半導(dǎo)體器件的制造例的平面圖。
圖25b)為本發(fā)明的半導(dǎo)體器件的制造例的A-A’剖面步驟圖。
圖26a)為本發(fā)明的半導(dǎo)體器件的制造例的平面圖。
圖26b)為本發(fā)明的半導(dǎo)體器件的制造例的A-A’剖面步驟圖。
圖27a)為本發(fā)明的半導(dǎo)體器件的制造例的平面圖。
圖27b)為本發(fā)明的半導(dǎo)體器件的制造例的A-A’剖面步驟圖。
圖28a)為本發(fā)明的半導(dǎo)體器件的制造例的平面圖。
圖28b)為本發(fā)明的半導(dǎo)體器件的制造例的A-A’剖面步驟圖。
圖29a)為本發(fā)明的半導(dǎo)體器件的制造例的平面圖。
圖29b)為本發(fā)明的半導(dǎo)體器件的制造例的A-A’剖面步驟圖。
圖30a)為本發(fā)明的半導(dǎo)體器件的制造例的平面圖。
圖30b)為本發(fā)明的半導(dǎo)體器件的制造例的A-A’剖面步驟圖。
圖31a)為本發(fā)明的半導(dǎo)體器件的制造例的平面圖。
圖31b)為本發(fā)明的半導(dǎo)體器件的制造例的A-A’剖面步驟圖。
圖32a)為本發(fā)明的半導(dǎo)體器件的制造例的平面圖。
圖32b)為本發(fā)明的半導(dǎo)體器件的制造例的A-A’剖面步驟圖。
圖33a)為本發(fā)明的半導(dǎo)體器件的制造例的平面圖。
圖33b)為本發(fā)明的半導(dǎo)體器件的制造例的A-A’剖面步驟圖。
圖34a)為本發(fā)明的半導(dǎo)體器件的制造例的平面圖。
圖34b)為本發(fā)明的半導(dǎo)體器件的制造例的A-A’剖面步驟圖。
圖35a)為本發(fā)明的半導(dǎo)體器件的制造例的平面圖。
圖35b)為本發(fā)明的半導(dǎo)體器件的制造例的A-A’剖面步驟圖。
圖36為圖35的剖面圖。0152]
0153]
0154]
0155]
0156]
0157]
0158]
0159]
0160] 0161] 0162]
0163]
0164]
0165]
0166]
0167]
0168]
0169]
0170]
0171]
0172]
0173]
0174]
0175]
0176]
0177]
0178]
0179]
0180] 0181]
圖37為圖35的剖面圖。
圖38(a)為本發(fā)明的半導(dǎo)體器件的制造例的平面圖。 圖38(b)為本發(fā)明的半導(dǎo)體器件的制造例的A-A’剖面步驟圖, 圖39(a)為本發(fā)明的半導(dǎo)體器件的制造例的平面圖。 圖39(b)為本發(fā)明的半導(dǎo)體器件的制造例的A-A’剖面步驟圖, 圖40(a)為本發(fā)明的半導(dǎo)體器件的制造例的平面圖。 圖40(b)為本發(fā)明的半導(dǎo)體器件的制造例的A-A’剖面步驟圖, 圖41 (a)為本發(fā)明的半導(dǎo)體器件的制造例的平面圖。 圖41(b)為本發(fā)明的半導(dǎo)體器件的制造例的A-A’剖面步驟圖, 圖42(a)為本發(fā)明的半導(dǎo)體器件的制造例的平面圖。 圖42(b)為本發(fā)明的半導(dǎo)體器件的制造例的A-A’剖面步驟圖, 圖43(a)為本發(fā)明的半導(dǎo)體器件的制造例的平面圖。 圖43(b)為本發(fā)明的半導(dǎo)體器件的制造例的A-A’剖面步驟圖, 主要元件符號說明
110 硅層 112 平板狀硅層 120 BOX 層
122、125、128、129 硅氧化膜 123 犧牲氧化膜 126 層間膜
130、131、132、133、134 硅氮化膜 135 接觸阻擋膜 141 非晶硅或多晶硅(柵極電極) 141a 柵極電極 150、160、162 光刻膠 161 BARC層 171、175位障金屬 177、178、179第1層布線 180 蝕刻阻擋膜 200 N+源極擴(kuò)散層
111 113 121
硅襯底 柱狀硅層
墊氧化膜
124 柵極絕緣膜
140 非晶硅或多晶硅
141b 151,152 170、176Cu 172、173、174 接觸部
柵極布線 硅化物層
190 201
第1布線層的層間膜 N+漏極擴(kuò)散層
具體實(shí)施例方式圖35(a)為采用本發(fā)明所形成的NMOS SGT的平面圖，圖35 (b)為圖35(a)的沿裁 切線A-A’的剖面圖(b)。以下參照圖35說明采用本發(fā)明所形成的NMOS SGT0在形成于Si襯底111上的BOX層120上，形成平面狀硅層12，在平面狀硅層12上 形成柱狀硅層113，在柱狀硅層113的周圍形成柵極絕緣膜124及柵極電極141。在柱狀硅 層113下部的平面硅層112形成N+源極擴(kuò)散層200。在柱狀硅層113上部形成N+漏極擴(kuò)散 層201。N+源極擴(kuò)散層200上形成有接觸部174，N+漏極擴(kuò)散層201上形成有接觸部173， 由柵極電極141a延伸的柵極布線141b上形成有接觸部172。
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圖36為沿圖35(a)的裁切線B_B’的剖面圖。為使源極區(qū)域低電阻化有必要在源 極區(qū)域形成硅化物(silicide) 153。為此，在平面硅層112要形成硅化物需要以下的條件。Wa > ffp+ffox+ffg+ffs…式(1)在此Wa為自硅柱113的中心至平面硅層112 的端部的長度，Wp為自硅柱113的中心至側(cè)壁的長度，Wox為柵極氧化膜124的厚度，Wg為 柵極電極141的寬度，Ws為氮化膜側(cè)壁133的寬度，即絕緣膜的寬度。圖37為沿圖35(a)的裁切線B_B’的剖面圖。為低電阻化柵極電極141，有必要在 柵極電極141形成硅化物151。為此，在柵極電極141要形成硅化物151需要以下的條件。Wg > Ws…式⑵在此，Wg為柵極電極141的寬度，Ws為氮化膜 側(cè)壁134的寬度，即絕緣膜的寬度。通過使用滿足所述條件，可減低源極、漏極、柵極的寄生 電阻，使導(dǎo)通電流加大。N+源極擴(kuò)散層連接于GND電位，N+漏極擴(kuò)散層連接于Vcc電位，加上O至Vcc電位 于柵極電極，可使所述SGT進(jìn)行晶體管動作。再者，也可為，形成于柱狀硅層上部的N+擴(kuò)散 層為N+源極擴(kuò)散層，形成于柱狀硅層下部的平面狀硅層的N+擴(kuò)散層為N+漏極擴(kuò)散層。以下參照圖1至圖35說明為形成本發(fā)明的SGT的制造方法例。再者，在此等圖面 中，對于同一構(gòu)成構(gòu)件附上同一符號。圖1為形成本發(fā)明的SGT的制造步驟，圖2至圖35 為顯示本發(fā)明的SGT的制造例。(a)為平面圖，(b)為A-A’的剖面圖。參照圖2，在硅襯底上111形成有BOX層120，在BOX層120上采用形成有硅層110 的SOI襯底，在SOI層110上成膜墊氧化膜121。在形成墊氧化膜前也有形成批號，形成激 光記號，進(jìn)行墊氧化膜洗凈。再者，在墊氧化膜氧化后，也可進(jìn)行墊氧化膜厚度測量(圖1 步驟 1、2、3、4、5)。參照圖2，越過墊氧化膜121對SOI層進(jìn)行閾值調(diào)整用的雜質(zhì)植入。繼而，進(jìn)行雜 質(zhì)的活性化與擴(kuò)散作退火處理，使SOI層的雜質(zhì)分布均勻化。為緩和下一步驟成膜的硅氮 化膜與硅間的應(yīng)力，將要成膜的墊氧化膜作為雜質(zhì)植入時的貫通(through)氧化膜使用， 則可削減制造步驟數(shù)而可減低制造成本(圖1步驟6、7)。參照圖3，成膜第1硬質(zhì)掩模的硅氮化膜130，接著成膜硅氧化膜122。形成硅氮化 膜后，也可進(jìn)行氮化膜厚度測量。再者，硅氧化膜形成后，也可進(jìn)行硅氧化膜厚度測量(圖 1 步驟 8、9、10、11)。參照圖4，涂布光刻膠，利用光刻法通過光刻膠形成將柱狀硅層反轉(zhuǎn)的圖案，在柱 狀硅層的形成處通過干蝕刻形成貫穿硅氧化膜122的孔。在進(jìn)行光刻法后，也可進(jìn)行尺寸 測量與檢查。再者，在蝕刻后也可進(jìn)行洗凈(圖1步驟12、13、14、15、16、17、18、19)。之后，參照圖38，沉積氧化膜129，參照圖39，進(jìn)行氧化膜的回蝕也可使貫穿硅氧 化膜122的孔徑縮小。參照圖5，將非晶硅或多晶硅140，以填埋方式成膜在形成于硅氧化膜122的孔。 在沉積非晶硅或多晶硅前，也可進(jìn)行洗凈。再者，在沉積后也可測量膜厚度(圖1步驟20、 21,22)。參照圖6，藉CMP(化學(xué)機(jī)械研磨)，將硅氧化膜122上的非晶硅或多晶硅140研磨 而去除。研磨后可進(jìn)行測量膜厚度(圖1步驟23、24)。參照圖7，利用氟酸等進(jìn)行濕蝕刻，或干蝕刻去除硅氧化膜122，得以在后續(xù)步驟 的柱狀硅層的干蝕刻時，形成作為第2硬質(zhì)掩模的非晶硅或多晶硅140(圖1步驟25)。
參照圖8，將非晶硅或多晶硅140進(jìn)行犧牲氧化，形成硅氧化膜128，縮小非晶硅或 多晶硅的尺寸。在犧牲氧化前，也可進(jìn)行犧牲氧化前洗凈。再者，在氧化后也可測量膜厚 (圖1的26、27、28)。如此犧牲氧化，可縮小在圖11處形成的柱狀硅層113的尺寸。通過 縮小該柱狀硅層的徑，可抑制短溝道效應(yīng)而減低漏泄電流。參照圖9，將非晶硅或多晶硅140表面的硅氧化膜128以由氟酸等進(jìn)行濕蝕刻，或 干蝕刻而去除(圖1步驟29)。參照圖10，以第2硬質(zhì)掩模的非晶硅或多晶硅140作為掩模，以干蝕刻對第1硬質(zhì) 掩模的硅氮化膜130及墊氧化膜121進(jìn)行蝕刻(圖1步驟30、31)。參照圖11，以第1硬質(zhì)掩模的硅氮化膜130、及第2硬質(zhì)掩模的非晶硅或多晶硅 140作為掩模，通過干蝕刻形成柱狀硅層113。在蝕刻后可作去除有機(jī)物，用SEM的檢查，確 認(rèn)段差(圖1，步驟32、33、34、35)。在干蝕刻時，第2硬質(zhì)掩模的非晶硅或多晶硅140也被 蝕刻，而非晶硅或多晶硅140全部被蝕刻時，于干蝕刻器件可被檢測的等離子發(fā)光強(qiáng)度會 改變，因而通過檢測此等離子發(fā)光強(qiáng)度的變化，可檢測蝕刻的終點(diǎn)，不必依靠蝕刻比率可穏 定控制柱狀硅層113的高度。為使用所述終點(diǎn)檢測方法，柱狀硅層在干蝕刻前的非晶硅或多晶硅140的膜厚 Tn(圖10)需形成為較柱狀硅層的高度Tp為小。再者，此時要在填埋氧化膜層120上形成平面狀硅層112。參照圖12，為緩和作為溝道部的柱狀硅層113側(cè)壁的凹凸、及去除在干蝕刻時打 進(jìn)有碳等的硅表面，在柱狀硅層113及平面狀硅層112表面進(jìn)行犧牲氧化，形成犧牲氧化膜 123。在犧牲氧化前也可進(jìn)行犧牲氧化前洗凈。再者，于犧牲氧化后，可測量犧牲氧化膜厚 度(圖 1，步驟 36、37、38)。參照圖13，涂布光刻膠150，利用光刻法通過光刻膠形成源極擴(kuò)散層的圖案。進(jìn)行 光刻法后可進(jìn)行重疊誤差檢測、尺寸測量、檢查等(圖1，步驟39、40、41、42、43)。此時，在 柱狀硅層113及平面硅層112上，有由所述犧牲氧化所形成的犧牲氧化膜123，在下一步驟 可保護(hù)硅表面受到來自干蝕刻時所產(chǎn)生的副生成物的污染。參照圖14，以干蝕刻加工平面狀硅層112，分離平面狀硅層112。(圖1，步驟44、 45)。參照圖15，去除光刻膠，之后進(jìn)行由SEM所作的檢查，確認(rèn)段差(圖1，步驟46、47、 48)。參照圖16，通過植入雜質(zhì)等而在平面狀硅層112表面引進(jìn)P或As等雜質(zhì)，形成N+ 源極擴(kuò)散層200 (圖1的步驟49、50)。此時，將在柱狀硅層113、平面狀硅層112的犧牲氧 化時所形成的犧牲氧化膜123作為貫通氧化膜使用，則可削減制造步驟數(shù)。再者，在植入時自柱狀硅層113的側(cè)壁如有雜質(zhì)打進(jìn)時，會成為晶體管特性變動 的要因。因此，柱狀硅柱的寬度Wpl、Wp2必須要較氮化膜130的寬度Wn為小。但是Wp1為 柱狀硅層下部的寬度，Wp2為柱狀硅層上部的寬度。再者，為防止在植入時自柱狀硅層113的側(cè)壁打進(jìn)雜質(zhì)，以小角度，即以0度至6 度植入雜質(zhì)較優(yōu)選。再者，由于本步驟在柱狀硅層113上所形成的硅氮化膜130，不再對柱狀硅層113 的上部進(jìn)行植入。對N+源極擴(kuò)散層200的植入為0°較優(yōu)選，但是之后對在柱狀硅層113上部所形成的漏極擴(kuò)散層的植入因柵極電極與自己整合所形成，因此有角度植入較優(yōu)選。如 所述分別對平面狀硅層所形成的源極擴(kuò)散層與柱狀硅層上部所形成的漏極擴(kuò)散層進(jìn)行植 入，則可使個別的植入條件最適合化，而可抑制短溝道效應(yīng)，并抑制漏泄電流。參照圖17，以氟酸等的濕蝕刻去除犧牲氧化膜123，形成硅氧化膜或硅氮化膜作 為柵極絕緣膜124。在形成柵極絕緣膜的前也可進(jìn)行柵極形成前洗凈。再者，在絕緣膜形成 后也可進(jìn)行膜厚度測量(圖1，步驟51、52、53、54)。參照圖18，作為柵極導(dǎo)電膜，將非晶硅或多晶硅141以填埋柱狀硅層113的方式予 以成膜。成膜后可測量膜厚度(圖1的步驟55、56)。參照圖19，以CMP(化學(xué)機(jī)械研磨)研磨非晶硅或多晶硅141，使柵極導(dǎo)電膜上面 平坦化。于CMP，將第1硬質(zhì)掩模的硅氮化膜130作為CMP的阻擋膜，則可以良好再現(xiàn)性控 制CMP研磨量(圖1的步驟57)。參照圖20，將柵極導(dǎo)電膜的非晶硅或多晶硅141回蝕用以決定柵極長度(圖1的 步驟58)。參照圖21，氧化柵極導(dǎo)電膜的非晶硅或多晶硅141的表面，在非晶硅或多晶硅141 表面形成氧化膜125。在氧化前可進(jìn)行洗凈(圖1的步驟59、60)。通過此硅氧化膜125，可 在后續(xù)步驟的濕式處理或干式處理時保護(hù)柵極上表面，因此可抑制柵極長度的變動，即抑 制柵極長度的變異或從柵極上表面對柵極絕緣膜124的損傷。參照圖22，成膜較希望的柵極電極的膜厚更厚的硅氮化膜131。成膜后可測量膜 厚(圖1的步驟61、62)。參照圖23，回蝕硅氮化膜131用以形成硅氮化膜131的側(cè)壁。此時硅氧化膜125 也被蝕刻。回蝕后，可去除有機(jī)物。也可進(jìn)行形狀測量(圖1的步驟63、64、65)。為使硅氮 化膜側(cè)壁131膜厚為柵極電極的膜厚，可調(diào)整硅氮化膜131的成膜厚度及回蝕條件，形成希 望的膜厚的柵極電極。參照圖24，涂布BARC層161及光刻膠(resist) 160，利用光刻法通過光刻膠160形 成柵極布線圖案。形成圖案后可測量重疊誤差、測量尺寸、檢查等(圖1的步驟66、67、68、 69,70)。參照圖25，以光刻膠160作為掩模，蝕刻BARC層161、及柵極導(dǎo)電膜的非晶硅或多 晶硅141，形成柵極電極141a及柵極布線141b、去除光刻膠與BARC層。蝕刻后可測量尺寸 (圖 1 的步驟71、72、73、74、75)。參照圖26，以干蝕刻或濕蝕刻去除柱狀硅113上部的硅氮化膜130及硅氮化膜側(cè) 壁131及硅氧化膜121、125，平面狀硅層上部的氧化膜124(圖1的步驟76)。以干蝕刻去 除硅氮化膜后，以濕蝕刻去除硅氧化膜，借此也可抑制對柵極絕緣膜的損傷。以濕蝕刻去除氮化膜時，在蝕刻前進(jìn)行氧化，使柵極電極表面形成氧化膜，然后作 氮化膜的濕蝕刻較優(yōu)選。參照圖27，成膜硅氮化膜132。在成膜前可進(jìn)行洗凈。再者，在成膜后也可測量膜 厚度(圖1的步驟77、78、79)。參照圖28，回蝕硅氮化膜132，使N+源極擴(kuò)散層200的上面及柱狀硅113上部的表 面露出，將柱狀硅層113的側(cè)壁及柵極141側(cè)壁由硅氮化膜133、134，即由絕緣膜側(cè)壁覆蓋。 在蝕刻后可去除有機(jī)物。也可測量形狀(圖1的步驟80、81、82)。如此氮化膜133、134可分離柵極電極141與源極擴(kuò)散層200、及柱狀硅層上部在其后形成的N+漏極擴(kuò)散層，因此可 防止因硅化物引起的柵極電極141與源極擴(kuò)散層200及漏極擴(kuò)散層的短路。再者，由氮化 膜134覆蓋柱狀硅113上部的側(cè)壁，可控制柱狀硅層113的自側(cè)壁的硅化物。此硅氮化膜133、134為硅氧化膜時，會因在洗凈、剝離步驟或硅化物前處理所用 氟酸而被蝕刻，因此需用如硅氮化膜等不被氟酸所溶解的膜較優(yōu)選。參照圖29，由植入雜質(zhì)等在柱狀硅層113上部引進(jìn)P或As等雜質(zhì)、形成N+漏極擴(kuò) 散層201(圖1的步驟83、84)。參照圖30，濺鍍Ni或Co等金屬膜，經(jīng)過熱處理將源極200的表面及漏極201的表 面，構(gòu)成金屬與半導(dǎo)體的化合物，即硅化物化，而去除未反應(yīng)的金屬膜，得以形成漏極擴(kuò)散 層201上的硅化物層152、及源極擴(kuò)散層200上的硅化物層153。在形成硅化物層前，可剝 離氧化膜(圖1的步驟85、86、87、88)。通過在圍繞柱狀硅層的柵極電極141上形成硅化物 層151，柵極電極141的寄生電阻減低。欲在柵極電極141上形成硅化物層151，只要在柵 極電極141的膜厚Wg與硅氮化膜134的膜厚Ws的膜厚關(guān)系為Wg > Ws,而使柵極電極141 的表面露出即可。參照圖31，成膜硅氮化膜等作為接觸阻擋膜135(圖1的步驟89)。參照圖32，成膜硅氧化膜作為層間膜126后，利用CMP進(jìn)行平坦化。成膜后可測量 硅氧化膜厚度。再者，在CMP后也可測量硅氧化膜厚、硅氮化膜厚(圖1的步驟90，91、92、 93,94)。參照圖33，在柱狀硅層113上部的漏極擴(kuò)散層201上，柵極布線141b上及源極擴(kuò) 散層200上蝕刻形成接觸孔。在蝕刻接觸孔之前先行接觸掩模曝光。也可測量尺寸、測量 重疊誤差與檢查。再者，在形成接觸孔后，剝離等離子光刻膠。之后，也可進(jìn)行洗凈、測量尺 寸、測量氧化膜厚、檢查、晶片容器交換(圖1的步驟95、96、97、98、99、100、101、102、103、 104、105、106、107)。參照圖40，由于柱狀硅層上部的接觸孔與柵極布線上的接觸孔的蝕刻深度、與柱 狀硅層下部的平面狀硅層上的接觸孔的蝕刻深度不相同，因此進(jìn)行柱狀硅層上部的接觸孔 與柵極布線上的接觸孔的層間膜的蝕刻，參照圖41，以光刻膠162為掩模進(jìn)行柱狀硅層下 部的平面狀硅層上的接觸孔層間膜的蝕刻，在層間膜的蝕刻后，也可蝕刻阻擋膜。再者，參 照圖42，進(jìn)行柱狀硅層上部的接觸孔的層間膜蝕刻，參照圖43，進(jìn)行柵極布線上的接觸孔 與柱狀硅層下部的平面狀硅層上的接觸孔的層間膜的蝕刻，在層間膜的蝕刻后，也可蝕刻 接觸阻擋膜。通過分別進(jìn)行柱狀硅層上部的接觸孔的層間膜的蝕刻、與柵極布線上的接觸 孔與柱狀硅層下部的平面狀硅層上的接觸孔的層間膜的蝕刻，可使柱狀硅層上部的接觸孔 的蝕刻條件最適化，并可進(jìn)行柵極布線上的接觸孔與柱狀硅層下部的平面狀硅層上的接觸 孔的蝕刻條件的最適化。參照圖34，在接觸孔成膜位障金屬171如鉭(Ta)或氮化鉭(TaN)等后，再用銅 (Cu) 170濺鍍或鍍覆成膜，經(jīng)CMP形成接觸部172，173，174。位障金屬也可用鈦(Ti)或氮化 鈦(TiN)。也可用鎢(W)。含銅的合金也可使用。成膜后可作背面處理、檢查、熱處理。再 者，在進(jìn)行CMP后也可進(jìn)行檢查(圖1的步驟108，109、110、111、112、113、114)。參照圖35，作為第1層布線的蝕刻阻擋膜，成膜SiC (碳化硅)180，接著成膜第1布 線層的層間膜的Low-k膜190。此時可測量膜厚，并進(jìn)行檢查(圖1的步驟115、116、117、
22118)。繼而圖案化第1層布線，形成第1布線層的槽溝圖案。圖案化后，可測量尺寸、測量 重疊誤差、進(jìn)行檢查等。形成槽溝圖案后，可進(jìn)行光刻膠剝離、檢查(圖1的步驟119、120、 121、122、123、124、125、126)。繼而，成膜位障金屬175的Ta或TaN后，濺鍍或鍍覆Cul76 成膜，經(jīng)CMP形成第1層布線177、178、179。位障金屬也可使用鈦(Ti)或氮化鈦。再者，也 可使用鎢(W)。在成膜后也可進(jìn)行背面處理、檢查、熱處理(圖1的步驟127、128、129、130、 131、132、133)。之后進(jìn)行沉積氮化膜、沉積層間絕緣膜、測量層間絕緣膜厚(圖1的步驟 134、135、136)。再者，可進(jìn)行墊通孔掩模(Pad via mask)曝光、測量尺寸、測量重疊誤差、檢查、 墊通孔蝕刻(Pad via etch)、光刻膠剝離、蝕刻后洗凈、測量尺寸、測量氧化膜厚、檢查、金 屬前洗凈、晶片容器交換、沉積鋁、背面處理、墊鋁曝光、測量重疊誤差、測量尺寸、檢查、墊 鋁蝕刻、等離子光刻膠剝離、金屬蝕刻后洗凈、光學(xué)檢查、SEM檢查、測量氧化膜厚度、沉積絕 緣膜、測量絕緣膜厚、絕緣膜曝光、光學(xué)檢查、絕緣膜蝕刻、剝離等離子光刻膠、絕緣膜洗凈、 檢查、熱處理等(圖 1 的步驟 137、138、139、140、141、142、143、144、145、146、147、148、149、 150、151、152、153、154、155、156、157、158、159、160、161、162、163、164、165、166、167、168、 169、170、171、172、173、174、175、176)。在形成墊通孔(Pad via)前也可進(jìn)行多層布線?！舶l(fā)明的效果〕如所述，本發(fā)明為提供一種半導(dǎo)體器件的制造方法，包含以下步驟在形成于襯底 上的氧化膜上，形成平面狀半導(dǎo)體層，并在平面狀半導(dǎo)體層上形成柱狀第1導(dǎo)電型半導(dǎo)體 層的步驟；在柱狀第1導(dǎo)電型半導(dǎo)體層下部的平面狀半導(dǎo)體層，形成第2導(dǎo)電型半導(dǎo)體層的 步驟；在柱狀第1導(dǎo)電型半導(dǎo)體層周圍形成柵極絕緣膜及柵極電極的步驟；在柵極的上部 且在柱狀第1導(dǎo)電型半導(dǎo)體層的上部的側(cè)壁，將絕緣膜形成為側(cè)壁狀的步驟；在柵極側(cè)壁 將絕緣膜形成為側(cè)壁狀的步驟；在柱狀第1導(dǎo)電型半導(dǎo)體層上部形成第2導(dǎo)電型半導(dǎo)體層 的步驟；在形成于柱狀第1導(dǎo)電型半導(dǎo)體層下部的平面狀半導(dǎo)體層的第2導(dǎo)電型半導(dǎo)體層， 形成金屬與半導(dǎo)體的化合物的步驟；在形成于柱狀第1導(dǎo)電型半導(dǎo)體層上部的第2導(dǎo)電型 半導(dǎo)體層，形成金屬與半導(dǎo)體的化合物的步驟；在柵極形成金屬與半導(dǎo)體的化合物的步驟； 在形成于柱狀第1導(dǎo)電型半導(dǎo)體層下部的平面狀半導(dǎo)體層的第2導(dǎo)電型半導(dǎo)體層上形成接 觸部的步驟；及在形成于柱狀第1導(dǎo)電型半導(dǎo)體層上部的第2導(dǎo)電型半導(dǎo)體層上形成接觸 部的步驟。如此，可提供一種SGT的制造方法，可獲得源極、漏極、柵極的低電阻化用的構(gòu)造， 與所希望的柵極長度、源極、漏極的形狀與柱狀半導(dǎo)體的直徑。再者，于本發(fā)明，自柱狀第1導(dǎo)電型半導(dǎo)體層中心至平面狀半導(dǎo)體層端部的長度， 較大于以下的總和自柱狀第1導(dǎo)電型半導(dǎo)體層中心至側(cè)壁的長度、柵極絕緣膜的長度、柵 極電極的厚度、及在柵極側(cè)壁形成為側(cè)壁狀的絕緣膜的厚度。如此，可在形成于柱狀第1導(dǎo)電型半導(dǎo)體層下部的平面狀半導(dǎo)體層的第2導(dǎo)電型 半導(dǎo)體層，形成金屬與半導(dǎo)體的化合物，并可使形成在柱狀第1導(dǎo)電型半導(dǎo)體層下部的平 面狀半導(dǎo)體層的第2導(dǎo)電型半導(dǎo)體層低電阻化。再者，于本發(fā)明，柵極電極的厚度為較大于在柵極上部且在柱狀第1導(dǎo)電型半導(dǎo) 體層的上部的側(cè)壁將絕緣膜形成為側(cè)壁狀的厚度。
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如此可在柵極電極形成金屬與半導(dǎo)體的化合物，并使柵極電極低電阻化。再者，于本發(fā)明包含以下步驟在形成于襯底上的氧化膜上，形成有形成柱狀第1 導(dǎo)電型硅層與平面狀硅層的硅層，在形成柱狀第1導(dǎo)電型硅層與平面狀硅層的硅層上，成 膜墊氧化膜的步驟；越過墊氧化膜，對形成柱狀第1導(dǎo)電型硅層與平面狀硅層的硅層植入 調(diào)整閾值用的雜質(zhì)，進(jìn)行退火使雜質(zhì)活性化及擴(kuò)散，從而使形成柱狀第1導(dǎo)電型硅層與平 面狀硅層的硅層的雜質(zhì)分布均勻化的步驟；及在形成柱狀第1導(dǎo)電型硅層時，成膜作為掩 模的硅氮化膜的步驟。如此，將為緩和于下一步驟要成膜的硅氮化膜與硅間的應(yīng)力而成膜的墊氧化膜也 作為植入雜質(zhì)時的貫穿氧化膜，借此得以減少生產(chǎn)步驟數(shù)，并減低生產(chǎn)成本。再者，于本發(fā)明包含以下步驟在形成于襯底上的氧化膜上，形成有形成柱狀第1 導(dǎo)電型硅層與平面型硅層的硅層，而在形成柱狀第1導(dǎo)電型硅層與平面狀硅層的硅層上成 膜墊氧化膜的步驟；在形成柱狀第1導(dǎo)電型硅層時，成膜作為掩模的硅氮化膜的步驟；在硅 氮化膜上形成硅氧化膜的步驟；涂布光刻膠，使用光刻法通過光刻膠形成將柱狀第1導(dǎo)電 型硅層轉(zhuǎn)印的圖案，在柱狀第1導(dǎo)電型硅層的形成處形成貫穿硅氧化膜的孔的步驟；將非 晶硅或多晶硅，以填埋的方式成膜在形成于硅氧化膜的孔的步驟；以化學(xué)機(jī)械研磨，將硅氧 化膜的非晶硅或多晶硅研磨而去除的步驟；以蝕刻去除硅氧化膜，借此形成第2硬質(zhì)掩模 的非晶硅或多晶硅的掩模的步驟；將非晶硅或多晶硅掩模進(jìn)行犧牲氧化，縮小非晶硅或多 晶硅掩模的尺寸的步驟；及以蝕刻去除非晶硅或多晶硅掩模表面的硅氧化膜的步驟。如此，可將之后形成的柱狀第1導(dǎo)電型硅層的柱徑縮小，得以抑制晶體管的短溝 道效應(yīng)，減低漏泄電流。再者，于本發(fā)明包含以下步驟在形成于襯底上的氧化膜上，形成有形成柱狀第1 導(dǎo)電型硅層與平面狀硅層的硅層，而在形成柱狀第1導(dǎo)電型硅層與平面狀硅層的硅層上成 膜墊氧化膜的步驟；在形成柱狀第1導(dǎo)電型硅層時，成膜作為掩模的硅氮化膜的步驟；在硅 氮化膜上形成硅氧化膜的步驟；涂布光刻膠，使用光刻法通過光刻膠形成將柱狀第1導(dǎo)電 型硅層轉(zhuǎn)印的圖案，在柱狀第1導(dǎo)電型硅層的形成處形成貫穿硅氧化膜的孔的步驟；及沉 積氧化膜，進(jìn)行回蝕使貫穿所述硅氧化膜的孔徑縮小的步驟。如此，可將之后形成的柱狀第1導(dǎo)電型硅層的柱徑縮小，得以抑制晶體管的短溝 道效應(yīng)，減低漏泄電流。再者，于本發(fā)明包含以下步驟將第2硬質(zhì)掩模的非晶硅或多晶硅掩模作為掩模， 以干蝕刻蝕刻硅氮化膜及墊氧化膜，形成第1硬質(zhì)掩模的硅氮化膜掩模的步驟；及以第1硬 質(zhì)掩模與第2硬質(zhì)掩模作為掩模，以干蝕刻形成柱狀第1導(dǎo)電型硅層的步驟。借此，第2硬質(zhì)掩模的非晶硅或多晶硅掩模全被蝕刻，于干蝕刻器件可檢測的等 離子發(fā)光強(qiáng)度改變，由檢測此等離子發(fā)光強(qiáng)度的變化，可檢測干蝕刻的終點(diǎn)，而控制柱狀第 1導(dǎo)電型硅層的高度。再者，于本發(fā)明，第2硬質(zhì)掩模的非晶硅或多晶硅掩模的厚度，因較柱狀第1導(dǎo)電 型硅層的高度為小，如此可檢測干蝕刻的終點(diǎn)。再者，本發(fā)明包含以下步驟為緩和作為溝道部的柱狀第1導(dǎo)電型硅層側(cè)壁的凹 凸、或去除在于蝕刻中打進(jìn)有碳等的硅表面、及為保護(hù)柱狀第1導(dǎo)電型硅層免于受到在次 一步驟的干蝕刻時所產(chǎn)生的副生成物等的污染，而對所形成的柱狀第1導(dǎo)電型硅層進(jìn)行犧牲氧化的步驟；涂布光刻膠，使用光刻法通過光刻膠形成形成于柱狀第1導(dǎo)電型硅層的下 部的平面狀硅層的第2導(dǎo)電型硅層的圖案的步驟；及干蝕刻平面狀硅層，形成柱狀第1導(dǎo)電 型硅層下部的平面狀硅層而去除光刻膠的步驟。如此，由犧牲氧化所形成的氧化膜，可使用為第1導(dǎo)電型硅層的保護(hù)膜，而可削減 制造步驟數(shù)，減低制造成本。再者，于本發(fā)明，將在第1導(dǎo)電型硅層的犧牲氧化時所形成的犧牲氧化膜作為貫 穿氧化膜，通過植入雜質(zhì)等于平面狀硅層表面導(dǎo)入第2導(dǎo)電型的雜質(zhì)，以形成于柱狀第1導(dǎo) 電型硅層下部的平面狀硅層所形成的第2導(dǎo)電型硅層。如此，由犧牲氧化所形成的氧化膜，可使用為第1導(dǎo)電型硅層的保護(hù)膜，更可使用 為植入雜質(zhì)時的貫穿氧化膜，而可減少制造步驟數(shù)，并減低制造成本。再者，于本發(fā)明，柱狀第1導(dǎo)電型硅層的柱徑為，較第1硬質(zhì)掩模的硅氮化膜掩模 的柱經(jīng)為小。如此可防止在植入時第1導(dǎo)電型硅層的側(cè)壁被打進(jìn)雜質(zhì)。再者，于本發(fā)明，用以形成于柱狀第1導(dǎo)電型硅層下部的平面狀硅層所形成的第2 導(dǎo)電型硅層的植入雜質(zhì)的植入角度為0度至6度。如此，可防止在植入時柱狀第1導(dǎo)電型硅層側(cè)壁被打進(jìn)雜質(zhì)。再者，于本發(fā)明，在柱狀第1導(dǎo)電型硅層的上部不植入雜質(zhì)，而形成在柱狀第1導(dǎo) 電型硅層下部的平面狀硅層所形成的第2導(dǎo)電型硅層。如此，柱狀第1導(dǎo)電型硅層上部、與柱狀第1導(dǎo)電型硅層下部的平面狀硅層的植入 條件，可容易最適化，而可抑制短溝道效應(yīng)并可控制漏泄電流。再者，于本發(fā)明包含以下步驟用蝕刻去除犧牲氧化膜，形成硅氧化膜或硅氮化膜 等的柵極絕緣膜，而以填埋柱狀第1導(dǎo)電型硅層的方式成膜非晶硅或多晶硅作為柵極電極 的步驟；及以化學(xué)機(jī)械研磨將非晶硅或多晶硅研磨，使柵極電極上表面平坦化的步驟。借此，于化學(xué)機(jī)械研磨中，將第1硬質(zhì)掩模的硅氮化膜作為化學(xué)機(jī)械研磨的阻擋 膜使用，則可再現(xiàn)性佳地抑制化學(xué)機(jī)械研磨的研磨量。再者，于本發(fā)明由于包含以下步驟；將作為柵極電極的非晶硅或多晶回蝕，借此形 成希望的柵極長度的柵極電極的步驟；及將作為柵極電極的非晶硅或多晶硅表面氧化，在 非晶硅或多晶硅的表面形成硅氧化膜的步驟。借此，由于此硅氧化膜，在后續(xù)所作加濕式處理或干式處理時可保護(hù)柵極上表面， 因此可抑制柵極長度的變動，即可抑制柵極長度的發(fā)生變異與抑制來自柵極上表面對柵極 絕緣膜的損傷。再者，于本發(fā)明包含以下步驟成膜膜厚為較柵極電極的希望的膜厚為厚的硅氮 化膜的步驟；及回蝕硅氮化膜，蝕刻硅氧化膜，得以形成硅氮化膜側(cè)壁的步驟。借此，由于使硅氮化膜側(cè)壁的膜厚成為柵極電極的膜厚，因此借調(diào)整硅氮化膜的 成膜的膜厚及回蝕的條件，即可形成希望的膜厚的柵極電極電極。而且包含以下步驟涂布防止反射膜層(BARC層)及光刻膠，利用光刻法通過光 刻膠形成柵極布線圖案，并以光刻膠作為掩模，蝕刻防止反射膜層(BARC層)及作為柵極電 極的非晶硅或多晶硅，形成柵極電極與柵極布線圖案的步驟；將柱狀第1導(dǎo)電型硅層上部 的硅氮化膜及硅氮化膜側(cè)壁，以干蝕刻或濕蝕刻去除的步驟；成膜硅氮化膜，將硅氮化膜回
25蝕，使形成于柱狀第1導(dǎo)電型硅層下部的平面狀硅層的第2導(dǎo)電型硅層及柱狀第1導(dǎo)電型 硅層的上部露出，在柵極電極上部且在柱狀第1導(dǎo)電型硅層上部的側(cè)壁，隔著柵極絕緣膜 形成硅氮化膜側(cè)壁，在柵極電極側(cè)壁形成硅氮化膜側(cè)壁，即形成絕緣膜側(cè)壁的步驟；通過植 入雜質(zhì)等，在柱狀第1導(dǎo)電型硅層上部導(dǎo)入第2導(dǎo)電型雜質(zhì)，在柱狀第1導(dǎo)電型硅層上部形 成第2導(dǎo)電型硅層的步驟；及濺鍍鎳(Ni)或鈷(Co)等金屬膜，經(jīng)過熱處理將形成在柱狀第 1導(dǎo)電型硅層下部的平面狀硅層的第2導(dǎo)電型硅層、及形成在柱狀第1導(dǎo)電型硅層上部的 第2導(dǎo)電型硅層表面作成為金屬與半導(dǎo)體的化合物化，再去除未反應(yīng)的金屬膜，如此，在柱 狀第1導(dǎo)電型硅層下部的平面狀硅層的第2導(dǎo)電型硅層、與形成在柱狀第1導(dǎo)電型硅層上 部的第2導(dǎo)電型硅層上，形成金屬與半導(dǎo)體的化合物的步驟。因?yàn)橐怨璧?cè)壁，將形成柵極電極與柱狀第1導(dǎo)電型硅層下部的平面狀硅層 的第2導(dǎo)電型硅層、及形成于柱狀第1導(dǎo)電型硅層上部的第2導(dǎo)電型硅層予以分離，故得以 防止因金屬與半導(dǎo)體的化合物導(dǎo)致形成于柵極電極與柱狀第1導(dǎo)電型硅層下部的平面狀 硅層的第2導(dǎo)電型硅層、及形成在柱狀第1導(dǎo)電型硅層上部的第2導(dǎo)電型硅層的短路，且以 硅氮化膜覆蓋柱狀第1導(dǎo)電型硅層上部的側(cè)壁，借此控制來自柱狀第1導(dǎo)電型硅層側(cè)壁的 金屬與半導(dǎo)體的化合物化。再者，于本發(fā)明，包含以下步驟成膜硅氮化膜等作為接觸阻擋膜的步驟；成膜硅 氧化膜作為層間膜后，以化學(xué)機(jī)械研磨予以平坦化的步驟；在形成于柱狀第1導(dǎo)電型硅層 下部的平面狀硅層的第2導(dǎo)電型硅層上、柵極電極上、及在形成于柱狀第1導(dǎo)電型硅層上 部的第2導(dǎo)電型硅層上，以蝕刻形成接觸孔的步驟；在接觸孔，將鉭(Ta)、氮化鉭(TaN)、 鈦(Ti)或氮化鈦(TiN)等位障金屬成膜后，將鎢(W)或銅(Cu)及含銅的合金等金屬利用 濺鍍或鍍覆而成膜，經(jīng)過化學(xué)機(jī)械研磨形成接觸塞子(contact plug)的步驟；成膜碳化硅 (SiC)等第1層布線的蝕刻阻擋膜，接著成膜屬于第1布線層的層間膜的低介電率膜的步 驟；及圖案化第1層布線，形成第1布線層的溝圖案，將鉭(Ta)、氮化鉭(TaN)、鈦(Ti)或氮 化鈦(TiN)等位障金屬成膜后，再將鎢(W)或銅(Cu)及含銅的合金等金屬利用濺鍍或鍍覆 而成膜，經(jīng)過化學(xué)機(jī)械研磨形成第1層布線的步驟，如此可使接觸低電阻化。再者，于本發(fā)明，在柱狀硅層上部的接觸孔與柵極布線上的接觸孔的層間膜蝕刻 步驟后，再進(jìn)行柱狀硅層下部的平面狀硅層上的接觸孔的層間膜蝕刻步驟，之后，將柱狀硅 層上部的接觸孔與柵極布線上的接觸孔、及柱狀硅層下部的平面狀硅層的接觸孔的接觸阻 擋膜進(jìn)行蝕刻。如此可使柱狀硅層上部的接觸孔與柵極布線上的接觸孔的蝕刻條件的最適合化、 與柱狀硅層下部的平面狀硅層上的接觸孔的蝕刻條件的最適合化。再者，于本發(fā)明，在柱狀硅層下部的平面狀硅層上的接觸孔的層間膜蝕刻步驟后， 再進(jìn)行柱狀硅層上部的接觸孔與柵極布線上的接觸孔的層間膜蝕刻步驟，之后，將柱狀硅 層上部的接觸孔與柵極布線上的接觸孔、與柱狀硅層下部的平面狀硅層的接觸孔的接觸阻 擋膜進(jìn)行蝕刻。如此可使柱狀硅層上部的接觸孔與柵極配線上的接觸孔的蝕刻條件的最適合化、 及柱狀硅層下部的平面狀硅層上的接觸孔的蝕刻條件作最適合化。再者，于本發(fā)明，進(jìn)行柱狀硅層上部的接觸孔的層間膜蝕刻步驟后，再進(jìn)行柵極布 線上的接觸孔與柱狀硅層下部的平面狀硅層上的接觸孔的層間膜蝕刻步驟，之后，將柱狀硅層上部的接觸孔、及柵極布線上的接觸孔與柱狀硅層下部的平面狀硅層上的接觸孔的接 觸阻擋膜進(jìn)行蝕刻。如此，可使柱狀硅層上部的接觸孔的蝕刻條件的最適化、及柵極布線上的接觸孔 與柱狀硅層下部的平面狀硅層上的接觸孔的蝕刻條件作最適合化。再者，于本發(fā)明為，在柵極布線上的接觸孔與柱狀硅層下部的平面狀硅層上的接 觸孔的層間膜蝕刻步驟后，進(jìn)行柱狀硅層上部的接觸孔的層間膜蝕刻步驟，之后，將柱狀硅 層上部的接觸孔、及柵極布線上的接觸孔與柱狀硅層下部的平面狀硅層上的接觸孔的接觸 阻擋膜進(jìn)行蝕刻。如此，可使柱狀硅層上部的接觸孔的蝕刻條件的最適合化、及柵極布線上的接觸 孔與柱狀硅層下部的平面狀硅層上的接觸孔的蝕刻條件進(jìn)行最適合化。再者，本發(fā)明為，一種半導(dǎo)體器件，具備平面狀半導(dǎo)體層，形成于襯底上，且為形 成有第2導(dǎo)電型半導(dǎo)體層的平面狀半導(dǎo)體層，并在該第2導(dǎo)電型半導(dǎo)體層形成有金屬與半 導(dǎo)體的化合物；柱狀第1導(dǎo)電型半導(dǎo)體層，形成于該平面狀半導(dǎo)體層上，且為在上部形成有 第2導(dǎo)電型半導(dǎo)體層的柱狀第1導(dǎo)電型半導(dǎo)體層，并在該第2導(dǎo)電型半導(dǎo)體層形成有金屬 與半導(dǎo)體的化合物；柵極絕緣膜，形成于該柱狀第1導(dǎo)電型半導(dǎo)體層的周圍；柵極電極，為 圍繞該柵極絕緣膜的柵極電極，且形成有金屬與半導(dǎo)體的化合物；絕緣膜，位于該柵極電極 的上部，且在所述柱狀第1導(dǎo)電型半導(dǎo)體層的上部的側(cè)壁形成為側(cè)壁狀，并且于所述柵極 電極的側(cè)壁形成為側(cè)壁狀。如此，在形成于柱狀第1導(dǎo)電型半導(dǎo)體層下部的平面狀半導(dǎo)體層的第2半導(dǎo)體層、 柵極電極、形成于柱狀第1導(dǎo)電型半導(dǎo)體上部的第2導(dǎo)電型半導(dǎo)體層，可分別施加不同電 壓，可使形成于柱狀第1導(dǎo)電型半導(dǎo)體層下部的平面狀半導(dǎo)體層的第2導(dǎo)電型半導(dǎo)體層、柵 極電極、形成于柱狀第1導(dǎo)電型半導(dǎo)體上部的第2導(dǎo)電型半導(dǎo)體層低電阻化。再者，于本發(fā)明，自所述柱狀第1導(dǎo)電型半導(dǎo)體層的中心至所述平面狀半導(dǎo)體層 的端部為止的長度為較大于以下的總和自所述柱狀第1導(dǎo)電型半導(dǎo)體層的中心至側(cè)壁的 長度、所述柵極絕緣膜的厚度、所述柵極電極的厚度、與于所述柵極電極側(cè)壁形成為側(cè)壁狀 的所述絕緣膜的厚度。如此，可在形成于柱狀第1導(dǎo)電型半導(dǎo)體層下部的平面狀半導(dǎo)體層的第2導(dǎo)電型 半導(dǎo)體層，形成金屬與半導(dǎo)體的化合物，并使形成于柱狀第1導(dǎo)電型半導(dǎo)體層下部的平面 狀半導(dǎo)體層的第2導(dǎo)電型半導(dǎo)體層低電阻化。再者，于本發(fā)明為，一種半導(dǎo)體器件，所述柵極電極的厚度較大于位在該柵極電 極上部且于所述柱狀第1導(dǎo)電型半導(dǎo)體層的上部的側(cè)壁形成為側(cè)壁狀的所述絕緣膜的厚度。如此，可在柵極電極形成金屬與半導(dǎo)體的化合物，使柵極電極低電阻化。
權(quán)利要求
一種半導(dǎo)體器件的制造方法，其特征在于，包含以下步驟在形成于襯底上的氧化膜上，形成平面狀半導(dǎo)體層，并在平面狀半導(dǎo)體層上形成柱狀第1導(dǎo)電型半導(dǎo)體層的步驟；在柱狀第1導(dǎo)電型半導(dǎo)體層下部的平面狀半導(dǎo)體層，形成第2導(dǎo)電型半導(dǎo)體層的步驟；在柱狀第1導(dǎo)電型半導(dǎo)體層周圍形成柵極絕緣膜及柵極電極的步驟；在柵極的上部且在柱狀第1導(dǎo)電型半導(dǎo)體層的上部的側(cè)壁，將絕緣膜形成為側(cè)壁狀的步驟；在柵極側(cè)壁將絕緣膜形成為側(cè)壁狀的步驟；在柱狀第1導(dǎo)電型半導(dǎo)體層上部形成第2導(dǎo)電型半導(dǎo)體層的步驟；在形成于柱狀第1導(dǎo)電型半導(dǎo)體層下部的平面狀半導(dǎo)體層的第2導(dǎo)電型半導(dǎo)體層，形成金屬與半導(dǎo)體的化合物的步驟；在形成于柱狀第1導(dǎo)電型半導(dǎo)體層上部的第2導(dǎo)電型半導(dǎo)體層，形成金屬與半導(dǎo)體的化合物的步驟；在柵極形成金屬與半導(dǎo)體的化合物的步驟；在形成于柱狀第1導(dǎo)電型半導(dǎo)體層下部的平面狀半導(dǎo)體層的第2導(dǎo)電型半導(dǎo)體層上形成接觸部的步驟；及在形成于柱狀第1導(dǎo)電型半導(dǎo)體層上部的第2導(dǎo)電型半導(dǎo)體層上形成接觸部的步驟。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件的制造方法，其特征在于，自柱狀第1導(dǎo)電型半導(dǎo)體層中心至平面狀半導(dǎo)體層端部的長度，較大于以下的總和 自柱狀第1導(dǎo)電型半導(dǎo)體層中心至側(cè)壁的長度、柵極絕緣膜的厚度、柵極電極的厚度、 及在柵極側(cè)壁形成為側(cè)壁狀的絕緣膜的厚度。
3.根據(jù)權(quán)利要求1或2所述的半導(dǎo)體器件的制造方法，其特征在于，柵極電極的厚度為 較大于在柵極上部且在柱狀第1導(dǎo)電型半導(dǎo)體層的上部的側(cè)壁形成為側(cè)壁狀絕緣膜的厚 度。
4.根據(jù)權(quán)利要求1至3中任一權(quán)利要求所述的半導(dǎo)體器件的制造方法，其特征在于，平 面狀半導(dǎo)體層為平面狀硅層，第1導(dǎo)電型半導(dǎo)體層為第1導(dǎo)電型硅層，第2導(dǎo)電型半導(dǎo)體層 為第2導(dǎo)電型硅層。
5.根據(jù)權(quán)利要求4所述的半導(dǎo)體器件的制造方法，其特征在于，平面狀半導(dǎo)體層為平 面狀硅層，第1導(dǎo)電型半導(dǎo)體層為P型硅層或不摻雜的硅層，第2導(dǎo)電型半導(dǎo)體層為η型硅層。
6.根據(jù)權(quán)利要求4所述的半導(dǎo)體器件的制造方法，其特征在于，平面狀半導(dǎo)體層為平 面狀硅層，第1導(dǎo)電型半導(dǎo)體層為η型硅層或不摻雜的硅層，第2導(dǎo)電型半導(dǎo)體層為ρ型硅層。
7.根據(jù)權(quán)利要求1至6中任一權(quán)利要求所述的半導(dǎo)體器件的制造方法，其特征在于，包 含以下步驟在形成于襯底上的氧化膜上，形成有形成柱狀第1導(dǎo)電型硅層與平面狀硅層的硅層， 在形成柱狀第1導(dǎo)電型硅層與平面狀硅層的硅層上，成膜墊氧化膜的步驟；越過墊氧化膜，對形成柱狀第1導(dǎo)電型硅層與平面狀硅層的硅層植入調(diào)整閾值用的雜質(zhì)，進(jìn)行退火使雜質(zhì)活性化及擴(kuò)散，從而使形成柱狀第1導(dǎo)電型硅層與平面狀硅層的硅層 的雜質(zhì)分布均勻化的步驟；及在形成柱狀第1導(dǎo)電型硅層時，成膜作為掩模的硅氮化膜的步驟。
8.根據(jù)權(quán)利要求1至7中任一權(quán)利要求所述的半導(dǎo)體器件的制造方法，其特征在于，包 含以下步驟在形成于襯底上的氧化膜上，形成有形成柱狀第1導(dǎo)電型硅層與平面狀硅層的硅層， 而在形成柱狀第1導(dǎo)電型硅層與平面狀硅層的硅層上成膜墊氧化膜的步驟； 在形成柱狀第1導(dǎo)電型硅層時，成膜作為掩模的硅氮化膜的步驟； 在硅氮化膜上形成硅氧化膜的步驟；涂布光刻膠，使用光刻法通過光刻膠形成將柱狀第1導(dǎo)電型硅層轉(zhuǎn)印的圖案，在柱狀 第1導(dǎo)電型硅層的形成處形成貫穿硅氧化膜的孔的步驟；將非晶硅或多晶硅，以填埋的方式成膜在形成于硅氧化膜的孔的步驟； 以化學(xué)機(jī)械研磨將硅氧化膜的非晶硅或多晶硅研磨而去除的步驟； 以蝕刻去除硅氧化膜，借此形成第2硬質(zhì)掩模的非晶硅或多晶硅掩模的步驟； 將非晶硅或多晶硅掩模犧牲氧化，縮小非晶硅或多晶硅掩模的尺寸的步驟；及 以蝕刻去除非晶硅或多晶硅掩模表面的硅氧化膜的步驟。
9.根據(jù)權(quán)利要求1至8中任一權(quán)利要求所述的半導(dǎo)體器件的制造方法，其特征在于，包 含以下步驟在形成于襯底上的氧化膜上，形成有形成柱狀第1導(dǎo)電型硅層與平面狀硅層的硅層， 而在形成柱狀第1導(dǎo)電型硅層與平面狀硅層的硅層上成膜墊氧化膜的步驟； 在形成柱狀第1導(dǎo)電型硅層時，成膜作為掩模的硅氮化膜的步驟； 在硅氮化膜上形成硅氧化膜的步驟；涂布光刻膠，使用光刻法通過光刻膠形成將柱狀第1導(dǎo)電型硅層轉(zhuǎn)印的圖案，在柱狀 第1導(dǎo)電型硅層的形成處形成貫穿硅氧化膜的孔的步驟；及沉積氧化膜，進(jìn)行回蝕，使貫穿所述硅氧化膜的孔徑縮小的步驟。
10.根據(jù)權(quán)利要求1至9中任一權(quán)利要求所述的半導(dǎo)體器件的制造方法，其特征在于， 包含以下步驟將第2硬質(zhì)掩模的非晶硅或多晶硅掩模作為掩模，以干蝕刻蝕刻硅氮化膜及墊氧化 膜，形成第1硬質(zhì)掩模的硅氮化膜掩模的步驟；及以第1硬質(zhì)掩模與第2硬質(zhì)掩模作為掩模，以干蝕刻形成柱狀第1導(dǎo)電型硅層的步驟；且第2硬質(zhì)掩模的非晶硅或多晶硅掩模全被蝕刻，于干蝕刻器件可檢測的等離子發(fā)光強(qiáng) 度改變，而通過檢測此等離子發(fā)光強(qiáng)度的變化，檢測干蝕刻的終點(diǎn)，而控制柱狀第1導(dǎo)電型 硅層的高度。
11.根據(jù)權(quán)利要求1至10中任一權(quán)利要求所述的半導(dǎo)體器件的制造方法，其特征在于， 第2硬質(zhì)掩模的非晶硅或多晶硅掩模的厚度，較柱狀第1導(dǎo)電型硅層的高度為小。
12.根據(jù)權(quán)利要求1至11中任一權(quán)利要求所述的半導(dǎo)體器件的制造方法，其特征在于， 包含以下步驟為緩和作為溝道部的柱狀第1導(dǎo)電型硅層側(cè)壁的凹凸、或去除在干蝕刻中打進(jìn)有碳等的硅表面、及為保護(hù)柱狀第1導(dǎo)電型硅層免于受到在次一步驟的干蝕刻時所產(chǎn)生的副生成 物等的污染，而對所形成的柱狀第1導(dǎo)電型硅層進(jìn)行犧牲氧化的步驟；涂布光刻膠，使用光刻法通過光刻膠形成在柱狀第1導(dǎo)電型硅層的下部的平面狀硅層 所形成的第2導(dǎo)電型硅層的圖案的步驟；及干蝕刻平面狀硅層，形成柱狀第1導(dǎo)電型硅層下部的平面狀硅層而去除光刻膠的步 馬聚ο
13.根據(jù)權(quán)利要求1至12中任一權(quán)利要求所述的半導(dǎo)體器件的制造方法，其特征在于， 將在第1導(dǎo)電型硅層的犧牲氧化時所形成的犧牲氧化膜作為貫穿氧化膜，通過植入雜質(zhì)等 于平面狀硅層表面導(dǎo)入第2導(dǎo)電型的雜質(zhì)，以形成于柱狀第1導(dǎo)電型硅層下部的平面狀硅 層所形成的第2導(dǎo)電型硅層。
14.根據(jù)權(quán)利要求1至13中任一權(quán)利要求所述的半導(dǎo)體器件的制造方法，其特征在于， 柱狀第1導(dǎo)電型硅層的柱徑，較第1硬質(zhì)掩模的硅氮化膜掩模的柱徑為小。
15.根據(jù)權(quán)利要求1至14中任一權(quán)利要求所述的半導(dǎo)體器件的制造方法，其特征在于， 用以形成于柱狀第1導(dǎo)電型硅層下部的平面狀硅層所形成的第2導(dǎo)電型硅層的植入雜質(zhì)的 植入角度為0度至6度。
16.根據(jù)權(quán)利要求1至15中任一權(quán)利要求所述的半導(dǎo)體器件的制造方法，其特征在于， 在柱狀第1導(dǎo)電型硅層的上部不植入雜質(zhì)，而形成在柱狀第1導(dǎo)電型硅層下部的平面狀硅 層所形成的第2導(dǎo)電型硅層。
17.根據(jù)權(quán)利要求1至16中任一權(quán)利要求所述的半導(dǎo)體器件的制造方法，其特征在于， 包含以下步驟用蝕刻去除犧牲氧化膜，形成硅氧化膜或硅氮化膜的柵極絕緣膜，以填埋柱狀第1導(dǎo) 電型硅層的方式成膜非晶硅或多晶硅作為柵極電極的步驟；及以化學(xué)機(jī)械研磨將非晶硅或多晶硅研磨，使柵極電極上表面平坦化的步驟；并且， 于化學(xué)機(jī)械研磨中，將第1硬質(zhì)掩模的硅氮化膜作為化學(xué)機(jī)械研磨的阻擋膜，借此再 現(xiàn)性佳地抑制化學(xué)機(jī)械研磨的研磨量。
18.根據(jù)權(quán)利要求1至17中任一權(quán)利要求所述的半導(dǎo)體器件的制造方法，其特征在于， 包含以下步驟將作為柵極電極的非晶硅或多晶回蝕，借此形成希望的柵極長度的柵極電極的步驟；及將作為柵極電極的非晶硅或多晶硅表面氧化，在非晶硅或多晶硅的表面形成硅氧化膜 的步驟；由于借此硅氧化膜，在后續(xù)步驟中所進(jìn)行濕式處理或干式處理時可保護(hù)柵極上表面， 因此抑制柵極長度的變動，即抑制柵極長度的變異與抑制自柵極上表面對柵極絕緣膜的傷害。
19.根據(jù)權(quán)利要求1至18中任一權(quán)利要求所述的半導(dǎo)體器件的制造方法，其特征在于， 包含以下步驟成膜硅氮化膜，且其膜厚較希望的柵極電極的膜厚為厚的步驟；及回蝕硅氮化膜，蝕刻硅氧化膜，借此形成硅氮化膜側(cè)壁的步驟；并且，為了使硅氮化膜側(cè)壁的膜厚成為柵極電極的膜厚，通過調(diào)整成膜硅氮化膜的膜厚及回蝕的條件即可形成希望的膜厚的柵極電極； 而且還包含以下步驟涂布防止反射膜層及光刻膠，利用光刻法通過光刻膠形成柵極布線圖案，并以光刻膠 作為掩模，蝕刻防止反射膜層及作為柵極電極的非晶硅或多晶硅，形成柵極電極與柵極布 線圖案的步驟；將柱狀第1導(dǎo)電型硅層上部的硅氮化膜及硅氮化膜側(cè)壁，以干蝕刻或濕蝕刻去除的步驟；成膜硅氮化膜，將硅氮化膜回蝕，使形成于柱狀第1導(dǎo)電型硅層下部的平面狀硅層的 第2導(dǎo)電型硅層及柱狀第1導(dǎo)電型硅層的上部露出，在柵極電極上部且在柱狀第1導(dǎo)電型 硅層上部的側(cè)壁，隔著柵極絕緣膜形成硅氮化膜側(cè)壁，在柵極電極側(cè)壁形成硅氮化膜側(cè)壁， 即形成絕緣膜側(cè)壁的步驟；通過植入雜質(zhì)等，在柱狀第1導(dǎo)電型硅層上部導(dǎo)入第2導(dǎo)電型雜質(zhì)，在柱狀第1導(dǎo)電型 硅層上部形成第2導(dǎo)電型硅層的步驟；及濺鍍鎳或鈷等金屬膜，經(jīng)過熱處理使形成在柱狀第1導(dǎo)電型硅層下部的平面狀硅層的 第2導(dǎo)電型硅層、及形成在柱狀第1導(dǎo)電型硅層上部的第2導(dǎo)電型硅層表面成為金屬與半 導(dǎo)體的化合物化，再去除未反應(yīng)的金屬膜，借此于形成在柱狀第1導(dǎo)電型硅層下部的平面 狀硅層的第2導(dǎo)電型硅層、與形成在柱狀第1導(dǎo)電型硅層上部的第2導(dǎo)電型硅層上，形成金 屬與半導(dǎo)體的化合物的步驟；其中，因?yàn)槔霉璧?cè)壁，將形成于柵極電極與柱狀第1導(dǎo)電型硅層下部的平面狀硅層 的第2導(dǎo)電型硅層、及形成于柱狀第1導(dǎo)電型硅層上部的第2導(dǎo)電型硅層予以分離，故得以 防止因金屬與半導(dǎo)體的化合物導(dǎo)致形成于柵極電極與柱狀第1導(dǎo)電型硅層下部的平面狀 硅層的第2導(dǎo)電型硅層、及形成在柱狀第1導(dǎo)電型硅層上部的第2導(dǎo)電型硅層的短路；并 且，以硅氮化膜覆蓋柱狀第1導(dǎo)電型硅層上部的側(cè)壁，借此控制來自柱狀第1導(dǎo)電型硅層 側(cè)壁的金屬與半導(dǎo)體的化合物化。
20.根據(jù)權(quán)利要求1至19中任一權(quán)利要求所述的半導(dǎo)體器件的制造方法，其特征在于， 包含以下步驟成膜硅氮化膜等作為接觸阻擋膜的步驟； 成膜硅氧化膜作為層間膜后，以化學(xué)機(jī)械研磨予以平坦化的步驟； 在形成于柱狀第1導(dǎo)電型硅層下部的平面狀硅層的第2導(dǎo)電型硅層上、柵極電極上、及 在形成于柱狀第1導(dǎo)電型硅層上部的第2導(dǎo)電型硅層上，利用蝕刻形成接觸孔的步驟；在接觸孔以鉭、氮化鉭、鈦或氮化鈦等位障金屬成膜后，將鎢、銅及含銅的合金等金屬 利用濺鍍或鍍覆而成膜，經(jīng)過化學(xué)機(jī)械研磨形成接觸塞子的步驟；成膜碳化硅等第1層布線的蝕刻阻擋膜，接著成膜屬于第1布線層的層間膜的低介電 率膜的步驟；及圖案化第1層布線，形成第1布線層的槽溝圖案，以鉭、氮化鉭、鈦或氮化鈦等位障金屬 成膜后，再將鎢或銅及含銅的合金等金屬利用濺鍍或鍍覆而成膜，經(jīng)過化學(xué)機(jī)械研磨形成 第1層布線的步驟。
21.根據(jù)權(quán)利要求1至20中任一權(quán)利要求所述的半導(dǎo)體器件的制造方法，其特征在于，在柱狀硅層上部的接觸孔與柵極布線上的接觸孔的層間膜蝕刻步驟后，再進(jìn)行柱狀硅層下 部的平面狀硅層上的接觸孔的層間膜蝕刻步驟，之后，將柱狀硅層上部的接觸孔與柵極布 線上的接觸孔、及柱狀硅層下部的平面狀硅層的接觸孔的接觸阻擋膜進(jìn)行蝕刻。
22.根據(jù)權(quán)利要求1至20中任一權(quán)利要求所述的半導(dǎo)體器件的制造方法，其特征在于， 在柱狀硅層下部的平面狀硅層上的接觸孔的層間膜蝕刻步驟后，再進(jìn)行柱狀硅層上部的接 觸孔與柵極布線上的接觸孔的層間膜蝕刻步驟，之后，將柱狀硅層上部的接觸孔與柵極布 線上的接觸孔、及柱狀硅層下部的平面狀硅層的接觸孔的接觸阻擋膜進(jìn)行蝕刻。
23.根據(jù)權(quán)利要求1至20中任一權(quán)利要求所述的半導(dǎo)體器件的制造方法，其特征在于， 在柱狀硅層上部的接觸孔的層間膜蝕刻步驟后，再進(jìn)行柵極布線上的接觸孔與柱狀硅層下 部的平面狀硅層上的接觸孔的層間膜蝕刻步驟，之后，將柱狀硅層上部的接觸孔、及柵極布 線上的接觸孔與柱狀硅層下部的平面狀硅層上的接觸孔的接觸阻擋膜進(jìn)行蝕刻。
24.根據(jù)權(quán)利要求1至20中任一權(quán)利要求所述的半導(dǎo)體器件的制造方法，其特征在于， 在柵極布線上的接觸孔與柱狀硅層下部的平面狀硅層上的接觸孔的層間膜蝕刻步驟后，進(jìn) 行柱狀硅層上部的接觸孔的層間膜蝕刻步驟，之后，將柱狀硅層上部的接觸孔、及柵極布線 上的接觸孔與柱狀硅層下部的平面狀硅層上的接觸孔的接觸阻擋膜進(jìn)行蝕刻。
25.一種半導(dǎo)體器件，其特征在于，包含平面狀半導(dǎo)體層，形成于襯底上，且為形成有第2導(dǎo)電型半導(dǎo)體層的平面狀半導(dǎo)體層， 并在該第2導(dǎo)電型半導(dǎo)體層形成有金屬與半導(dǎo)體的化合物；柱狀第1導(dǎo)電型半導(dǎo)體層，形成于該平面狀半導(dǎo)體層上，且為在上部形成有第2導(dǎo)電型 半導(dǎo)體層的柱狀第1導(dǎo)電型半導(dǎo)體層，并在該第2導(dǎo)電型半導(dǎo)體層形成有金屬與半導(dǎo)體的 化合物；柵極絕緣膜，形成于該柱狀第1導(dǎo)電型半導(dǎo)體層的周圍；柵極電極，為圍繞該柵極絕緣膜的柵極電極，且形成有金屬與半導(dǎo)體的化合物；及絕緣膜，位于該柵極電極的上部，且在所述柱狀第1導(dǎo)電型半導(dǎo)體層的上部的側(cè)壁形 成為側(cè)壁狀，并且于所述柵極電極的側(cè)壁形成為側(cè)壁狀。
26.根據(jù)權(quán)利要求25所述的半導(dǎo)體器件，其特征在于，自所述柱狀第1導(dǎo)電型半導(dǎo)體層 的中心至所述平面狀半導(dǎo)體層端部為止的長度為較大于自所述柱狀第1導(dǎo)電型半導(dǎo)體層 的中心至側(cè)壁的長度、所述柵極絕緣膜的厚度、所述柵極電極的厚度、與于所述柵極電極側(cè) 壁形成為側(cè)壁狀的所述絕緣膜的厚度的總和。
27.根據(jù)權(quán)利要求25或26所述的半導(dǎo)體器件，其特征在于，所述柵極電極的厚度較大 于位在該柵極電極上部且于所述柱狀第1導(dǎo)電型半導(dǎo)體層的上部的側(cè)壁形成為側(cè)壁狀的 所述絕緣膜的厚度。
全文摘要
本發(fā)明提供一種環(huán)繞柵極晶體管的制造方法，用以獲得源極、漏極、柵極的低電阻化的構(gòu)造、及所希望的柵極長度、源極、漏極形狀與柱狀半導(dǎo)體的直徑。該半導(dǎo)體器件的制造方法，包含形成柱狀第1導(dǎo)電型半導(dǎo)體層的步驟；在柱狀第1導(dǎo)電型半導(dǎo)體層的下部形成第2導(dǎo)電型半導(dǎo)體層的步驟；在柱狀第1導(dǎo)電型半導(dǎo)體層的周圍形成柵極絕緣膜與柵極電極的步驟；在柵極上部且在柱狀第1導(dǎo)電型半導(dǎo)體層的上部的側(cè)壁形成絕緣膜的步驟；在柵極側(cè)壁形成絕緣膜的步驟；在柱狀第1導(dǎo)電型半導(dǎo)體層的上部形成第2導(dǎo)電型半導(dǎo)體層的步驟；及在形成于柱狀第1導(dǎo)電型半導(dǎo)體層的上部與下部的第2導(dǎo)電型半導(dǎo)體層與柵極，形成金屬與半導(dǎo)體的化合物的步驟。
文檔編號H01L29/786GK101946332SQ20098010530
公開日2011年1月12日 申請日期2009年2月16日 優(yōu)先權(quán)日2008年2月15日
發(fā)明者中村廣記, 工藤智彥, 新井紳太郎, 舛岡富士雄 申請人:日本優(yōu)尼山帝斯電子株式會社