專利名稱：半導(dǎo)體器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體器件及其制造方法。
背景技術(shù)：
在半導(dǎo)體集成電路中，尤其是使用MOS晶體管的集成電路正往高集成化發(fā)展。隨 著高集成化，于其中所使用的MOS晶體管也日益微細(xì)化至納米(nano)領(lǐng)域。當(dāng)MOS晶 體管的微細(xì)化持續(xù)發(fā)展下去，便有難以抑制漏電流，且為了確保必要的電流量而難以將 電路的占有面積縮小的問題。為了解決上述的問題，已提出有一種環(huán)繞柵極式晶體管 (Surrounding Gate Transistor ；SGT)，其構(gòu)造為相對于襯底將源極、柵極、及漏極配置于 垂直方向，且柵極包圍柱狀半導(dǎo)體層(參照例如專利文獻(xiàn)1、專利文獻(xiàn)2、專利文獻(xiàn)3)。SGT是以包圍柱狀半導(dǎo)體的側(cè)面的方式設(shè)置溝道(channel)區(qū)域，因而于較小占 有面積內(nèi)實(shí)現(xiàn)較大的柵極寬度。即，尋求于較小的占有面積流通較大的導(dǎo)通(ON)電流。但 若源極、漏極、及柵極的電阻較高時，則變得難以將所希望的電壓施加至源極、漏極、及柵極 以獲得較大的電流流通。因此，需要一種含有將源極、漏極、及柵極加以低電阻化的設(shè)計(jì)的 SGT制造方法。此外，為了有較大的電流流通，需要將接觸部(contact)加以低電阻化。在以往的MOS晶體管中，是沉積柵極材料并進(jìn)行光刻(lithography)而將柵極圖 案(pattern)轉(zhuǎn)印至襯底上的光刻膠(resist)上，并對柵極材料進(jìn)行蝕刻，借此而形成柵 極。即，在以往的MOS晶體管中，柵極長度是通過柵極圖案來設(shè)計(jì)。在SGT中，由于柱狀半導(dǎo)體的側(cè)面為溝道區(qū)域，因此電流是相對于襯底垂直地流 通。即，在SGT中，柵極長度并非通過柵極圖案來設(shè)計(jì)，而是通過制造方法來設(shè)計(jì)，因此柵極 長度與柵極長度的差異是通過制造方法來決定。在SGT中，為了抑制隨著微細(xì)化而產(chǎn)生的漏電流的增大，而要求將柱狀半導(dǎo)體的 直徑加以縮小。此外，需要一種通過進(jìn)行源極及漏極的最適化來抑制短溝道效應(yīng)(short channel effect)而能夠抑制漏電流的制造方法。與以往的MOS晶體管相同地，SGT也需將制造成本降低。因此，要能夠減少制造步驟數(shù)。通過于柵極電極使用金屬而非多晶硅，便能夠抑制空乏化，且能夠?qū)艠O電極予 以低電阻化。然而，在形成金屬柵極后的制造步驟必須采取考慮到金屬柵極所導(dǎo)致的污染 的制造步驟。專利文獻(xiàn)1 日本特開平2-71556號公報(bào)專利文獻(xiàn)2 日本特開平2-188966號公報(bào)專利文獻(xiàn)3 日本特開平3-145761號公報(bào)

發(fā)明內(nèi)容
(發(fā)明所欲解決的問題)因此，本發(fā)明的課題在于提供一種SGT的制造方法，含有于柵極電極使用金屬且
7考慮到金屬污染的制造步驟，且能夠獲得將源極、漏極、及柵極予以低電阻化的構(gòu)造、以及 所希望的柵極長度、源極與漏極形狀、及柱狀半導(dǎo)體的直徑。(解決問題的手段)本發(fā)明的一實(shí)施方式是一種半導(dǎo)體器件的制造方法，含有下列步驟于形成于襯底上的氧化膜上形成平面狀半導(dǎo)體層，且于平面狀半體層上形成柱狀 第丄導(dǎo)電型半導(dǎo)體層的步驟；于柱狀第1導(dǎo)電型半導(dǎo)體層下部的平面狀半導(dǎo)體層形成第2導(dǎo)電型半導(dǎo)體層的步 驟；于柱狀第1導(dǎo)電型半導(dǎo)體層的周圍形成柵極絕緣膜及由金屬所構(gòu)成的柵極電極 的步驟；于柵極上部且柱狀第1導(dǎo)電型半導(dǎo)體層上部側(cè)壁將絕緣膜形成為側(cè)墻狀的步驟；于柵極側(cè)壁將絕緣膜形成為側(cè)墻狀的步驟；于柱狀第1導(dǎo)電型半導(dǎo)體層上部形成第2導(dǎo)電型半導(dǎo)體層的步驟；于形成于柱狀第1導(dǎo)電型半導(dǎo)體層下部的平面狀半導(dǎo)體層的第2導(dǎo)電型半導(dǎo)體層 形成金屬與半導(dǎo)體的化合物的步驟；于形成于柱狀第1導(dǎo)電型半導(dǎo)體層上部的第2導(dǎo)電型半導(dǎo)體層形成金屬與半導(dǎo)體 的化合物的步驟；于柵極形成金屬與半導(dǎo)體的化合物的步驟；于形成于柱狀第1導(dǎo)電型半導(dǎo)體層下部的平面狀半導(dǎo)體層的第2導(dǎo)電型半導(dǎo)體層 上形成接觸部的步驟；以及于形成于柱狀第1導(dǎo)電型半導(dǎo)體層上部的第2導(dǎo)電型半導(dǎo)體層上形成接觸部的步
馬聚ο此外，在本發(fā)明的優(yōu)選實(shí)施方式的所述半導(dǎo)體器件的制造方法中，所述柱狀第1 導(dǎo)電型半導(dǎo)體層之中至少有一個為從柱狀第1導(dǎo)電型半導(dǎo)體層的中心到平面狀半導(dǎo)體層 的端緣的長度大于從柱狀第1導(dǎo)電型半導(dǎo)體層的中心到側(cè)壁的長度、柵極絕緣膜的厚度、 柵極電極的厚度、以及于柵極側(cè)壁形成為側(cè)墻狀的絕緣膜的厚度的和。此外，在本發(fā)明的優(yōu)選實(shí)施方式的所述半導(dǎo)體器件的制造方法中，平面狀半導(dǎo)體 層為平面狀硅層，第ι導(dǎo)電型半導(dǎo)體層為第1導(dǎo)電型硅層，第2導(dǎo)電型半導(dǎo)體層為第2導(dǎo)電 型硅層。此外，在本發(fā)明的優(yōu)選實(shí)施方式的所述半導(dǎo)體器件的制造方法中，平面狀半導(dǎo)體 層為平面狀硅層，第1導(dǎo)電型半導(dǎo)體層為P型硅層或無摻雜的硅層，第2導(dǎo)電型半導(dǎo)體層為 η型硅層。此外，在本發(fā)明的優(yōu)選實(shí)施方式的所述半導(dǎo)體器件的制造方法中，平面狀半導(dǎo)體 層為平面狀硅層，第ι導(dǎo)電型半導(dǎo)體層為η型硅層或無摻雜的硅層，第2導(dǎo)電型半導(dǎo)體層為 P型硅層。此外，在本發(fā)明的優(yōu)選實(shí)施方式的所述半導(dǎo)體器件的制造方法中，含有下列步 驟將用以形成柱狀第1導(dǎo)電型硅層與平面狀硅層的硅層形成于業(yè)已形成于襯底上 的氧化膜上，并于用以形成柱狀第1導(dǎo)電型硅層與平面狀硅層的硅層上成膜墊氧化膜的步驟；透過墊氧化膜將閾值調(diào)整用的雜質(zhì)注入至用以形成柱狀第1導(dǎo)電型硅層與平面 狀硅層的硅層，并進(jìn)行退火以使雜質(zhì)活化及擴(kuò)散，而將用以形成柱狀第1導(dǎo)電型硅層與平 面狀硅層的硅層的雜質(zhì)分布予以均勻化的步驟；以及成膜在形成柱狀第1導(dǎo)電型硅層時作為掩模使用的氮化硅膜的步驟。此外，在本發(fā)明的優(yōu)選實(shí)施方式的所述半導(dǎo)體器件的制造方法中，含有下列步 驟將用以形成柱狀第1導(dǎo)電型硅層與平面狀硅層的硅層形成于業(yè)已形成于襯底上 的氧化膜上，并于用以形成柱狀第1導(dǎo)電型硅層與平面狀硅層的硅層上成膜墊氧化膜的步 驟；成膜在形成柱狀第1導(dǎo)電型硅層時作為掩模使用的氮化硅膜的步驟；于氮化硅膜上形成氧化硅膜的步驟；涂布光刻膠，利用光刻而通過光刻膠形成反轉(zhuǎn)柱狀第1導(dǎo)電型硅層的圖案，并在 柱狀第1導(dǎo)電型硅層的形成部位形成貫通氧化硅膜的孔的步驟；以埋沒形成于氧化硅膜的孔的方式成膜非晶硅或多晶硅的步驟；以化學(xué)機(jī)械研磨將氧化硅膜的非晶硅或多晶硅予以研磨去除的步驟；以蝕刻去除氧化硅膜，借此形成屬于第2硬掩模的非晶硅或多晶硅掩模的步驟；對非晶硅或多晶硅掩模進(jìn)行犧牲氧化，而縮小非晶硅或多晶硅掩模的尺寸的步 驟·’以及通過蝕刻去除非晶硅或多晶硅掩模表面的氧化硅膜的步驟。此外，在本發(fā)明的優(yōu)選實(shí)施方式的所述半導(dǎo)體器件的制造方法中，含有下列步 驟將用以形成柱狀第1導(dǎo)電型硅層與平面狀硅層的硅層形成于業(yè)已形成于襯底上 的氧化膜上，并于用以形成柱狀第1導(dǎo)電型硅層與平面狀硅層的硅層上成膜墊氧化膜的步 驟；成膜在形成柱狀第1導(dǎo)電型硅層時作為掩模使用的氮化硅膜的步驟；于氮化硅膜上形成氧化硅膜的步驟；涂布光刻膠，利用光刻而通過光刻膠形成反轉(zhuǎn)柱狀第1導(dǎo)電型硅層的圖案，并在 柱狀第1導(dǎo)電型硅層的形成部位形成貫通氧化硅膜的孔的步驟；以及沉積氧化膜并進(jìn)行回蝕，借此將貫通所述氧化硅膜的孔徑縮小的步驟。此外，在本發(fā)明的優(yōu)選實(shí)施方式的所述半導(dǎo)體器件的制造方法中，含有下列步 驟將屬于第2硬掩模的非晶硅或多晶硅掩模作為掩模，以干蝕刻對氮化硅膜及墊氧 化膜進(jìn)行蝕刻，形成屬于第1硬掩模的氮化硅膜掩模的步驟；以及將第1硬掩模及第2硬掩模作為掩模，以干蝕刻形成柱狀第1導(dǎo)電型硅層的步驟；并且，將屬于第2硬掩模的非晶硅或多晶硅掩模全部予以蝕刻，使在干蝕刻器件 中可檢測的等離子(plasma)發(fā)光強(qiáng)度變化，通過檢測該等離子發(fā)光強(qiáng)度的變化進(jìn)行干蝕 刻的終點(diǎn)檢測，而控制柱狀第1導(dǎo)電型硅層的高度。此外，在本發(fā)明的優(yōu)選實(shí)施方式的所述半導(dǎo)體器件的制造方法中，屬于第2硬掩
9模的非晶硅或多晶硅掩模的膜厚比柱狀第1導(dǎo)電型硅層的高度小。此外，在本發(fā)明的優(yōu)選實(shí)施方式的所述半導(dǎo)體器件的制造方法中，含有下列步 驟為了緩和成為溝道部的柱狀第1導(dǎo)電型硅層的側(cè)壁的凹凸、去除在干蝕刻中注入 有碳等的硅表面、及保護(hù)柱狀第1導(dǎo)電型硅層不會受到在進(jìn)行下個步驟的干蝕刻時產(chǎn)生的 副生成物等的污染，而對所形成的柱狀第1導(dǎo)電型硅層進(jìn)行犧牲氧化的步驟；涂布光刻膠，利用光刻而通過光刻膠將形成于柱狀第1導(dǎo)電型硅層下部的平面狀 硅層的第2導(dǎo)電型硅層的圖案予以形成的步驟；以及對平面狀硅層進(jìn)行干蝕刻，形成柱狀第1導(dǎo)電型硅層下部的平面狀硅層，并去除 光刻膠的步驟。此外，在本發(fā)明的優(yōu)選實(shí)施方式的所述半導(dǎo)體器件的制造方法中，將第1導(dǎo)電型 硅層的犧牲氧化時形成的犧牲氧化膜作為通過氧化膜，通過雜質(zhì)注入等將第2導(dǎo)電型的雜 質(zhì)導(dǎo)入至平面狀硅層表面，而將形成于柱狀第1導(dǎo)電型硅層下部的平面狀硅層的第2導(dǎo)電 型硅層予以形成。此外，在本發(fā)明的優(yōu)選實(shí)施方式的所述半導(dǎo)體器件的制造方法中，柱狀第1導(dǎo)電 型硅層的柱徑比屬于第1硬掩模的氮化硅膜掩模的柱徑小。此外，在本發(fā)明的優(yōu)選實(shí)施方式的所述半導(dǎo)體器件的制造方法中，將形成于柱狀 第1導(dǎo)電型硅層下部的平面狀硅層的第2導(dǎo)電型硅層予以形成時所用的雜質(zhì)注入的注入角 度為0度至6度。此外，在本發(fā)明的優(yōu)選實(shí)施方式的所述半導(dǎo)體器件的制造方法中，以不使雜質(zhì)注 入柱狀第1導(dǎo)電型半導(dǎo)體層上部的方式，將形成于柱狀第1導(dǎo)電型硅層下部的平面狀硅層 的第2導(dǎo)電型硅層予以形成。此外，在本發(fā)明的優(yōu)選實(shí)施方式的所述半導(dǎo)體器件的制造方法中，含有下列步 驟進(jìn)行硅表面的氧化，進(jìn)行氮化硅膜掩模的蝕刻，將氮化硅膜掩模的柱徑縮小得比 柱狀第1導(dǎo)電型硅層的柱徑還小的步驟；并且利用之后進(jìn)行的干蝕刻去除高介電常數(shù)的柵極絕緣膜。此外，在本發(fā)明的優(yōu)選實(shí)施方式的所述半導(dǎo)體器件的制造方法中，含有下列步 驟蝕刻去除犧牲氧化膜，形成氧化鉿(hafnium oxide)等高介電常數(shù)的柵極絕緣膜， 并以埋沒柱狀第1導(dǎo)電型硅層的方式成膜金屬作為柵極電極的步驟；以及以化學(xué)機(jī)械研磨來研磨金屬，將柵極電極頂面予以平坦化的步驟；并且，在化學(xué)機(jī)械研磨中，將屬于第1硬掩模的氮化硅膜作為化學(xué)機(jī)械研磨的阻 擋件使用，借此重現(xiàn)性佳地抑制化學(xué)機(jī)械研磨的研磨量。此外，在本發(fā)明的優(yōu)選實(shí)施方式的所述半導(dǎo)體器件的制造方法中，含有下列步 驟通過對屬于柵極電極的金屬進(jìn)行回蝕，形成具有所希望的柵極長度的柵極電極的 步驟；以及于屬于柵極電極的金屬及柱狀第1導(dǎo)電型硅層的表面形成氧化硅膜的步驟；
10
并且，通過該氧化硅膜覆蓋金屬，在后續(xù)步驟中能夠不用考慮金屬污染來進(jìn)行處 理，此外，保護(hù)柵極頂面不受濕處理或干處理，能夠抑制柵極長度的變動、與從柵極頂面對 柵極絕緣膜的破壞。此外，在本發(fā)明的優(yōu)選實(shí)施方式的所述半導(dǎo)體器件的制造方法中，含有下列步 驟將具有以所希望的柵極電極的膜厚與柵極絕緣膜的膜厚的和減去氧化硅膜的膜 厚而得的膜厚的氮化硅膜予以成膜的步驟；以及通過對氮化硅膜與氧化硅膜進(jìn)行回蝕形成氧化硅膜側(cè)墻與氮化硅膜側(cè)墻的步 驟；并且，由于氮化硅膜側(cè)墻的膜厚與氧化硅膜側(cè)墻的膜厚的和會成為由金屬構(gòu)成的 柵極電極的膜厚與柵極絕緣膜的膜厚的和，因此，通過調(diào)整氮化硅膜的成膜膜厚及回蝕條 件便能夠形成具有所希望膜厚的柵極電極；且含有以下步驟涂布反射防止膜層(BARC層)及光刻膠，利用光刻而通過光刻膠 形成柵極配線圖案，且將光刻膠作為掩模，對反射防止膜層(BARC層)、氧化硅膜及屬于柵 極電極的金屬進(jìn)行蝕刻，形成柵極電極及柵極配線的步驟；以干蝕刻或濕蝕刻去除柱狀第1導(dǎo)電型硅層上部的氮化硅膜及氧化硅膜側(cè)墻與 氮化硅膜側(cè)墻的步驟；成膜氧化硅膜與氮化硅膜，且對氮化硅膜進(jìn)行回蝕，對氧化硅膜進(jìn)行蝕刻，使形成 于柱狀第1導(dǎo)電型硅層下部的平面狀硅層的第2導(dǎo)電型硅層及柱狀第1導(dǎo)電型硅層的上 部露出，在柵極電極上部且柱狀第1導(dǎo)電型硅層上部側(cè)壁形成氧化硅膜側(cè)墻與氮化硅膜側(cè) 墻，于柵極電極的側(cè)壁形成氧化硅膜側(cè)墻與氮化硅膜側(cè)墻即絕緣膜側(cè)墻的步驟；通過雜質(zhì)注入等而將第2導(dǎo)電型的雜質(zhì)導(dǎo)入至柱狀第1導(dǎo)電型硅層的上部，而于 柱狀第1導(dǎo)電型硅層上部形成第2導(dǎo)電型硅層的步驟；以及濺鍍鎳(Ni)或鈷(Co)等金屬膜，施加熱處理，借此使形成于柱狀第1導(dǎo)電型硅層 下部的平面狀硅層的第2導(dǎo)電型硅層及形成于柱狀第1導(dǎo)電型硅層上部的第2導(dǎo)電型硅層 的表面成為金屬與半導(dǎo)體的化合物，并將未反應(yīng)的金屬膜予以去除，借此于形成于柱狀第1 導(dǎo)電型硅層下部的平面狀硅層的第2導(dǎo)電型硅層及形成于柱狀第1導(dǎo)電型硅層上部的第2 導(dǎo)電型硅層上形成金屬與半導(dǎo)體的化合物的步驟；由于通過氧化硅膜側(cè)墻及氮化硅膜側(cè)墻，使柵極電極便與形成于柱狀第1導(dǎo)電型 硅層下部的平面狀硅層的第2導(dǎo)電型硅層及形成于柱狀第1導(dǎo)電型硅層上部的第2導(dǎo)電 型硅層分離，因此，能夠防止因金屬與半導(dǎo)體的化合物所導(dǎo)致的柵極電極與形成于柱狀第1 導(dǎo)電型硅層下部的平面狀硅層的第2導(dǎo)電型硅層及形成于柱狀第1導(dǎo)電型硅層上部的第2 導(dǎo)電型硅層的短路；并且，通過以氮化硅膜覆蓋柱狀第1導(dǎo)電型硅層上部的側(cè)壁，控制來自柱狀第1導(dǎo) 電型硅層的側(cè)壁的金屬與半導(dǎo)體的化合物化。此外，在本發(fā)明的優(yōu)選實(shí)施方式的所述半導(dǎo)體器件的制造方法中，含有下列步 驟成膜氮化硅膜等作為接觸阻擋件的步驟；在成膜氧化硅膜作為層間膜后，以化學(xué)機(jī)械研磨進(jìn)行平坦化的步驟；
11
于形成于柱狀第1導(dǎo)電型硅層下部的平面狀硅層的第2導(dǎo)電型硅層上、柵極電極 上、及形成于柱狀第1導(dǎo)電型硅層上部的第2導(dǎo)電型硅層上，通過蝕刻形成接觸孔的步驟；在將鉭(Ta)、氮化鉭(TaN)、鈦(Ti)、或氮化鈦(TiN)等阻障金屬成膜于接觸孔后， 通過濺鍍或電鍍來成膜鎢(W)、或銅(Cu)及含銅的合金等金屬，再以化學(xué)機(jī)械研磨形成接 觸部插塞(contact plug)的步驟；成膜碳化硅(SiC)等的第1層配線的蝕刻阻擋件，接著成膜屬于第1配線層的層 間膜的低介電常數(shù)膜的步驟；以及圖案化第1配線層，形成第1配線層的溝圖案，且在成膜鉭(Ta)、氮化鉭(TaN)、鈦 (Ti)、或氮化鈦(TiN)等阻障金屬后，通過濺鍍或電鍍來成膜鎢(W)、或銅(Cu)及含銅的合 金等金屬，再以化學(xué)機(jī)械研磨形成第1層配線的步驟。此外，在本發(fā)明的優(yōu)選實(shí)施方式的所述半導(dǎo)體器件的制造方法中，在柱狀硅層上 部的接觸孔與柵極配線上的接觸孔的層間膜蝕刻步驟后，進(jìn)行柱狀硅層下部的平面狀硅層 上的接觸孔的層間膜蝕刻步驟，之后，對柱狀硅層上部的接觸孔、柵極配線上的接觸孔、及 柱狀硅層下部的平面狀硅層上的接觸孔的接觸阻擋件進(jìn)行蝕刻。此外，在本發(fā)明的優(yōu)選實(shí)施方式的所述半導(dǎo)體器件的制造方法中，在柱狀硅層下 部的平面狀硅層上的接觸孔的層間膜蝕刻步驟后，進(jìn)行柱狀硅層上部的接觸孔與柵極配線 上的接觸孔的層間膜蝕刻步驟，之后，對柱狀硅層上部的接觸孔、柵極配線上的接觸孔、及 柱狀硅層下部的平面狀硅層上的接觸孔的接觸阻擋件進(jìn)行蝕刻。此外，在本發(fā)明的優(yōu)選實(shí)施方式的所述半導(dǎo)體器件的制造方法中，在柱狀硅層上 部的接觸孔的層間膜蝕刻步驟后，進(jìn)行柵極配線上的接觸孔與柱狀硅層下部的平面狀硅層 上的接觸孔的層間膜蝕刻步驟，之后，對柱狀硅層上部的接觸孔、柵極配線上的接觸孔、及 柱狀硅層下部的平面狀硅層上的接觸孔的接觸阻擋件進(jìn)行蝕刻。此外，在本發(fā)明的優(yōu)選實(shí)施方式的所述半導(dǎo)體器件的制造方法中，在柵極配線上 的接觸孔與柱狀硅層下部的平面狀硅層上的接觸孔的層間膜蝕刻步驟后，進(jìn)行柱狀硅層上 部的接觸孔的層間膜蝕刻步驟，之后，對柱狀硅層上部的接觸孔、柵極配線上的接觸孔、及 柱狀硅層下部的平面狀硅層上的接觸孔的接觸阻擋件進(jìn)行蝕刻。此外，本發(fā)明的優(yōu)選實(shí)施方式是一種半導(dǎo)體器件，具備平面狀半導(dǎo)體層，形成于襯底上，且形成有第2導(dǎo)電型半導(dǎo)體層，且在該第2導(dǎo)電 型半導(dǎo)體層形成有金屬與半導(dǎo)體的化合物；柱狀第1導(dǎo)電型半導(dǎo)體層，形成于該平面狀半導(dǎo)體層上，且于上部形成有第2導(dǎo)電 型半導(dǎo)體層，且在該第2導(dǎo)電型半導(dǎo)體層形成有金屬與半導(dǎo)體的化合物；柵極絕緣膜，形成在該柱狀第1導(dǎo)電型半導(dǎo)體層的周圍；柵極電極，由金屬所構(gòu)成，包圍該柵極絕緣膜；以及絕緣膜，在該柵極電極上部且為所述柱狀第1導(dǎo)電型半導(dǎo)體層的上部側(cè)壁形成為 側(cè)墻狀，并且于所述柵極電極的側(cè)壁形成為側(cè)墻狀。此外，在本發(fā)明的優(yōu)選實(shí)施方式的所述半導(dǎo)體器件中，從所述柱狀第1導(dǎo)電型半 導(dǎo)體層的中心到所述平面狀半導(dǎo)體層的端緣的長度大于從所述柱狀第1導(dǎo)電型半導(dǎo)體層 的中心到側(cè)壁的長度、所述柵極絕緣膜的厚度、所述柵極電極的厚度、以及于所述柵極電極 側(cè)壁形成為側(cè)墻狀的所述絕緣膜的和。
12
(發(fā)明效果)本發(fā)明是一種半導(dǎo)體器件的制造方法，含有下列步驟于形成于襯底上的氧化膜上形成平面狀半導(dǎo)體層，且于平面狀半體層上形成柱狀 第丄導(dǎo)電型半導(dǎo)體層的步驟；于柱狀第1導(dǎo)電型半導(dǎo)體層下部的平面狀半導(dǎo)體層形成第2導(dǎo)電型半導(dǎo)體層的步 驟；于柱狀第1導(dǎo)電型半導(dǎo)體層的周圍形成柵極絕緣膜及由金屬所構(gòu)成的柵極電極 的步驟；于柵極上部且柱狀第1導(dǎo)電型半導(dǎo)體層上部側(cè)壁將絕緣膜形成為側(cè)墻狀的步驟；于柵極側(cè)壁將絕緣膜形成為側(cè)墻狀的步驟；于柱狀第1導(dǎo)電型半導(dǎo)體層上部形成第2導(dǎo)電型半導(dǎo)體層的步驟；于形成于柱狀第1導(dǎo)電型半導(dǎo)體層下部的平面狀半導(dǎo)體層的第2導(dǎo)電型半導(dǎo)體層 形成金屬與半導(dǎo)體的化合物的步驟；于形成于柱狀第1導(dǎo)電型半導(dǎo)體層上部的第2導(dǎo)電型半導(dǎo)體層形成金屬與半導(dǎo)體 的化合物的步驟；于柵極形成金屬與半導(dǎo)體的化合物的步驟；于形成于柱狀第1導(dǎo)電型半導(dǎo)體層下部的平面狀半導(dǎo)體層的第2導(dǎo)電型半導(dǎo)體層 上形成接觸部的步驟；以及于形成于柱狀第1導(dǎo)電型半導(dǎo)體層上部的第2導(dǎo)電型半導(dǎo)體層上形成接觸部的步
馬聚ο借此，提供一種SGT的制造方法，含有于柵極電極使用金屬且考慮到金屬污染的 制造步驟，且能夠獲得將源極、漏極、及柵極予以低電阻化的構(gòu)造、以及所希望的柵極長度、 源極及漏極形狀、及柱狀半導(dǎo)體的直徑。此外，在本發(fā)明中，所述柱狀第1導(dǎo)電型半導(dǎo)體層之中至少有一個為從柱狀第1 導(dǎo)電型半導(dǎo)體層的中心到平面狀半導(dǎo)體層的端緣的長度大于從柱狀第1導(dǎo)電型半導(dǎo)體層 的中心到側(cè)壁的長度、柵極絕緣膜的厚度、柵極電極的厚度、以及于柵極側(cè)壁形成為側(cè)墻狀 的絕緣膜的厚度的和。借此，能夠在形成于柱狀第1導(dǎo)電型半導(dǎo)體層下部的平面狀半導(dǎo)體層的第2導(dǎo)電 型半導(dǎo)體層形成金屬與半導(dǎo)體的化合物，且能夠?qū)⑿纬捎谥鶢畹?導(dǎo)電型半導(dǎo)體層下部的 平面狀半導(dǎo)體層的第2導(dǎo)電型半導(dǎo)體層予以低電阻化。此外，在本發(fā)明中，由金屬所構(gòu)成的柵極電極的厚度與柵極絕緣膜的厚度的和比 于柵極上部且為柱狀第1導(dǎo)電型半導(dǎo)體層上部側(cè)壁形成為側(cè)墻狀的絕緣膜的厚度的和還 大。借此，能夠于柵極電極形成金屬與半導(dǎo)體的化合物，且能夠?qū)艠O電極予以低電 阻化。此外，本發(fā)明含有下列步驟將用以形成柱狀第1導(dǎo)電型硅層與平面狀硅層的硅層形成于業(yè)已形成于襯底上 的氧化膜上，并于用以形成柱狀第1導(dǎo)電型硅層與平面狀硅層的硅層上成膜墊氧化膜的步 驟；
13
透過墊氧化膜將閾值調(diào)整用的雜質(zhì)注入至用以形成柱狀第1導(dǎo)電型硅層與平面 狀硅層的硅層，并進(jìn)行退火以使雜質(zhì)活化及擴(kuò)散，而將用以形成柱狀第1導(dǎo)電型硅層與平 面狀硅層的硅層的雜質(zhì)分布予以均勻化的步驟；以及成膜在形成柱狀第1導(dǎo)電型硅層時作為掩模使用的氮化硅膜的步驟。借此，通過將用以緩和在下一步驟成膜的氮化硅膜與硅的應(yīng)力而成膜的墊氧化膜 也作為雜質(zhì)注入時的通過氧化膜來使用，能夠削減制造步驟數(shù)，且能夠降低制造成本。此外，本發(fā)明含有下列步驟將用以形成柱狀第1導(dǎo)電型硅層與平面狀硅層的硅層形成于業(yè)已形成于襯底上 的氧化膜上，并于用以形成柱狀第1導(dǎo)電型硅層與平面狀硅層的硅層上成膜墊氧化膜的步 驟；成膜在形成柱狀第1導(dǎo)電型硅層時作為掩模使用的氮化硅膜的步驟；于氮化硅膜上形成氧化硅膜的步驟；涂布光刻膠，利用光刻而通過光刻膠形成反轉(zhuǎn)柱狀第1導(dǎo)電型硅層的圖案，并在 柱狀第1導(dǎo)電型硅層的形成部位形成貫通氧化硅膜的孔的步驟；以埋沒形成于氧化硅膜的孔的方式成膜非晶硅或多晶硅的步驟；以化學(xué)機(jī)械研磨將氧化硅膜的非晶硅或多晶硅予以研磨去除的步驟；以蝕刻去除氧化硅膜，借此形成屬于第2硬掩模的非晶硅或多晶硅掩模的步驟；對非晶硅或多晶硅掩模進(jìn)行犧牲氧化，而縮小非晶硅或多晶硅掩模的尺寸的步 驟·’以及通過蝕刻去除非晶硅或多晶硅掩模表面的氧化硅膜的步驟。借此，能夠縮小之后形成的柱狀第1導(dǎo)電型硅層的柱徑，借此能抑制晶體管的短 溝道效應(yīng)，而能夠減少漏電流。此外，本發(fā)明含有下列步驟將用以形成柱狀第1導(dǎo)電型硅層與平面狀硅層的硅層形成于業(yè)已形成于襯底上 的氧化膜上，并于用以形成柱狀第1導(dǎo)電型硅層與平面狀硅層的硅層上成膜墊氧化膜的步 驟；成膜在形成柱狀第1導(dǎo)電型硅層時作為掩模使用的氮化硅膜的步驟；于氮化硅膜上形成氧化硅膜的步驟；涂布光刻膠，利用光刻而通過光刻膠形成反轉(zhuǎn)柱狀第1導(dǎo)電型硅層的圖案，并于 柱狀第1導(dǎo)電型硅層的形成部位形成貫通氧化硅膜的孔的步驟；以及沉積氧化膜并進(jìn)行回蝕，借此將貫通所述氧化硅膜的孔徑縮小的步驟。借此，能夠縮小之后形成的柱狀第1導(dǎo)電型硅層的柱徑，借此能抑制晶體管的短 溝道效應(yīng)，而能夠減少漏電流。此外，本發(fā)明含有下列步驟將屬于第2硬掩模的非晶硅或多晶硅掩模作為掩模，以干蝕刻對氮化硅膜及墊氧 化膜進(jìn)行蝕刻，形成屬于第1硬掩模的氮化硅膜掩模的步驟；以及將第1硬掩模及第2硬掩模作為掩模，以干蝕刻形成柱狀第1導(dǎo)電型硅層的步驟；借此，將屬于第2硬掩模的非晶硅或多晶硅掩模全部予以蝕刻，使在干蝕刻器件 中可檢測的等離子發(fā)光強(qiáng)度變化，通過檢測該等離子發(fā)光強(qiáng)度的變化進(jìn)行干蝕刻的終點(diǎn)檢測，而能夠控制柱狀第1導(dǎo)電型硅層的高度。此外，在本發(fā)明中，屬于第2硬掩模的非晶硅或多晶硅掩模的膜厚比柱狀第1導(dǎo)電 型硅層的高度小。借此，能夠進(jìn)行干蝕刻的終點(diǎn)檢測。此外，本發(fā)明含有下列步驟為了緩和成為溝道部的柱狀第1導(dǎo)電型硅層的側(cè)壁的凹凸、去除在干蝕刻中注入 有碳等的硅表面、及保護(hù)柱狀第1導(dǎo)電型硅層不會受到在進(jìn)行下個步驟的干蝕刻時產(chǎn)生的 副生成物等的污染，而對所形成的柱狀第1導(dǎo)電型硅層進(jìn)行犧牲氧化的步驟；涂布光刻膠，利用光刻而通過光刻膠將形成于柱狀第1導(dǎo)電型硅層下部的平面狀 硅層的第2導(dǎo)電型硅層的圖案予以形成的步驟；以及對平面狀硅層進(jìn)行干蝕刻，形成柱狀第1導(dǎo)電型硅層下部的平面狀硅層，并去除 光刻膠的步驟。借此，由于將以犧牲氧化形成的氧化膜作為第1導(dǎo)電型硅層保護(hù)膜來使用，因此 能夠削減制造步驟數(shù)，且能夠降低制造成本。此外，在本發(fā)明中，將在第1導(dǎo)電型硅層的犧牲氧化時形成的犧牲氧化膜作為通 過氧化膜，通過雜質(zhì)注入等將第2導(dǎo)電型的雜質(zhì)導(dǎo)入至平面狀硅層表面，將形成于柱狀第1 導(dǎo)電型硅層下部的平面狀硅層的第2導(dǎo)電型硅層予以形成。借此，由于將以犧牲氧化形成的氧化膜作為第1導(dǎo)電型硅層保護(hù)膜來使用，并作 為雜質(zhì)注入時的通過氧化膜來使用，因此能夠削減制造步驟數(shù)，且能夠降低制造成本。此外，在本發(fā)明中，柱狀第1導(dǎo)電型硅層的柱徑比屬于第1硬掩模的氮化硅膜掩模 的柱徑小。借此，能夠在注入時防止雜質(zhì)自第1導(dǎo)電型硅層的側(cè)壁射入。此外，在本發(fā)明中，將形成于柱狀第1導(dǎo)電型硅層下部的平面狀硅層的第2導(dǎo)電型 硅層予以形成時所使用的雜質(zhì)注入的注入角度為0度至6度。借此，能夠在注入時防止雜質(zhì)自第1導(dǎo)電型硅層的側(cè)壁射入。此外，在本發(fā)明中，以不使雜質(zhì)注入柱狀第1導(dǎo)電型半導(dǎo)體層上部的方式，將形成 于柱狀第1導(dǎo)電型硅層下部的平面狀硅層的第2導(dǎo)電型硅層予以形成。借此，由于能夠容易地將柱狀第1導(dǎo)電型硅層上部、及柱狀第1導(dǎo)電型硅層下部的 平面狀硅層的注入條件予以最適化，故能抑制短溝道效應(yīng)而抑制漏電流。此外，本發(fā)明含有下列步驟進(jìn)行硅表面的氧化，進(jìn)行氮化硅膜掩模的蝕刻，將氮 化硅膜掩模的柱徑縮小得比柱狀第1導(dǎo)電型硅層的柱徑還小的步驟。借此，能夠利用之后進(jìn)行的干蝕刻去除高介電常數(shù)的柵極絕緣膜。此外，本發(fā)明含有下列步驟蝕刻去除犧牲氧化膜，形成氧化鉿(hafnium oxide)等高介電常數(shù)的柵極絕緣膜， 并以埋沒柱狀第1導(dǎo)電型硅層的方式成膜金屬作為柵極電極的步驟；以及以化學(xué)機(jī)械研磨來研磨金屬，將柵極電極頂面予以平坦化的步驟。借此，在化學(xué)機(jī)械研磨中，將屬于第1硬掩模的氮化硅膜作為化學(xué)機(jī)械研磨的阻 擋件使用，借此能夠重現(xiàn)性佳地抑制化學(xué)機(jī)械研磨的研磨量。此外，本發(fā)明含有下列步驟
15
通過對屬于柵極電極的金屬進(jìn)行回蝕，形成具有所希望的柵極長度的柵極電極的 步驟；以及于屬于柵極電極的金屬及柱狀第1導(dǎo)電型硅層的表面形成氧化硅膜的步驟；借此，通過該氧化硅膜覆蓋金屬，能夠在后段步驟中不用考慮金屬污染而進(jìn)行處 理，并保護(hù)柵極頂面不受濕處理或干處理，能夠抑制柵極長度的變動、與從柵極頂面對柵極 絕緣膜的破壞。此外，本發(fā)明含有下列步驟將具有以所希望的柵極電極的膜厚與柵極絕緣膜的膜厚的和減去氧化硅膜的膜 厚而得的膜厚的氮化硅膜予以成膜的步驟；以及通過對氮化硅膜與氧化硅膜進(jìn)行回蝕形成氧化硅膜側(cè)墻與氮化硅膜側(cè)墻的步 驟；借此，由于氮化硅膜側(cè)墻的膜厚與氧化硅膜側(cè)墻的膜厚的和會成為由金屬所構(gòu)成 的柵極電極的膜厚與柵極絕緣膜的膜厚的和，因此，通過調(diào)整氮化硅膜的成膜膜厚及回蝕 條件便能夠形成具有所希望膜厚的柵極電極；且含有以下步驟涂布反射防止膜層(BARC層)及光刻膠，利用光刻而通過光刻膠形成柵極配線圖 案，且將光刻膠作為掩模，對反射防止膜層(BARC層)、氧化硅膜及屬于柵極電極的金屬進(jìn) 行蝕刻以形成柵極電極及柵極配線的步驟；以干蝕刻或濕蝕刻去除柱狀第1導(dǎo)電型硅層上部的氮化硅膜及氧化硅膜側(cè)墻與 氮化硅膜側(cè)墻的步驟；成膜氧化硅膜與氮化硅膜，且對氮化硅膜進(jìn)行回蝕，對氧化硅膜進(jìn)行蝕刻，使形成 于柱狀第1導(dǎo)電型硅層下部的平面狀硅層的第2導(dǎo)電型硅層及柱狀第1導(dǎo)電型硅層的上部 露出，且在柵極電極上部且為柱狀第1導(dǎo)電型硅層上部側(cè)壁形成氧化硅膜側(cè)墻與氮化硅膜 側(cè)墻，于柵極電極的側(cè)壁形成氧化硅膜側(cè)墻與氮化硅膜側(cè)墻即絕緣膜側(cè)墻的步驟；通過雜質(zhì)注入等將第2導(dǎo)電型的雜質(zhì)導(dǎo)入至柱狀第1導(dǎo)電型硅層的上部，而于柱 狀第1導(dǎo)電型硅層上部形成第2導(dǎo)電型硅層的步驟；以及濺鍍鎳(Ni)或鈷(Co)等金屬膜，施加熱處理，借此使形成于柱狀第1導(dǎo)電型硅層 下部的平面狀硅層的第2導(dǎo)電型硅層及形成于柱狀第1導(dǎo)電型硅層上部的第2導(dǎo)電型硅層 的表面成為金屬與半導(dǎo)體的化合物，并將未反應(yīng)的金屬膜予以去除，借此于形成于柱狀第1 導(dǎo)電型硅層下部的平面狀硅層的第2導(dǎo)電型硅層及形成于柱狀第1導(dǎo)電型硅層上部的第2 導(dǎo)電型硅層上形成金屬與半導(dǎo)體的化合物的步驟；由于通過氧化硅膜側(cè)墻及氮化硅膜側(cè)墻，使柵極電極與形成于柱狀第1導(dǎo)電型硅 層下部的平面狀硅層的第2導(dǎo)電型硅層及形成于柱狀第1導(dǎo)電型硅層上部的第2導(dǎo)電型硅 層分離，因此，能夠防止因金屬所導(dǎo)致的柵極電極與形成于柱狀第1導(dǎo)電型硅層下部的平 面狀硅層的第2導(dǎo)電型硅層及形成于柱狀第1導(dǎo)電型硅層上部的第2導(dǎo)電型硅層的短路；并且，通過以氮化硅膜覆蓋柱狀第1導(dǎo)電型硅層上部的側(cè)壁，便能夠控制來自柱 狀第1導(dǎo)電型硅層的側(cè)壁的金屬與半導(dǎo)體的化合物化。此外，本發(fā)明含有下列步驟成膜氮化硅膜等作為接觸阻擋件的步驟；
在成膜氧化硅膜作為層間膜后，以化學(xué)機(jī)械研磨進(jìn)行平坦化的步驟；于形成于柱狀第1導(dǎo)電型硅層下部的平面狀硅層的第2導(dǎo)電型硅層上、柵極電極 上、及形成于柱狀第1導(dǎo)電型硅層上部的第2導(dǎo)電型硅層上，通過蝕刻形成接觸孔的步驟；在將鉭(Ta)、氮化鉭(TaN)、鈦(Ti)、或氮化鈦(TiN)等阻障金屬成膜于接觸孔后， 通過濺鍍或電鍍來成膜鎢(W)、或銅(Cu)及含銅的合金等金屬，再以化學(xué)機(jī)械研磨形成接 觸部插塞(contact plug)的步驟；成膜碳化硅(SiC)等的第1層配線的蝕刻阻擋件，接著成膜屬于第1配線層的層 間膜的低介電常數(shù)膜的步驟；以及圖案化第1配線層，形成第1配線層的溝圖案，且在成膜鉭(Ta)、氮化鉭(TaN)、鈦 (Ti)、或氮化鈦(TiN)等阻障金屬后，通過濺鍍或電鍍來成膜鎢(W)、或銅(Cu)及含銅的合 金等金屬，再以化學(xué)機(jī)械研磨形成第1層配線的步驟。借此，能夠?qū)⒔佑|部予以低電阻化。此外，在本發(fā)明中，在柱狀硅層上部的接觸孔與柵極配線上的接觸孔的層間膜蝕 刻步驟后，進(jìn)行柱狀硅層下部的平面狀硅層上的接觸孔的層間膜蝕刻步驟，之后，對柱狀硅 層上部的接觸孔、柵極配線上的接觸孔、及柱狀硅層下部的平面狀硅層上的接觸孔的接觸 阻擋件進(jìn)行蝕刻。借此，也能夠進(jìn)行柱狀硅層上部的接觸孔與柵極配線上的接觸孔的蝕刻條件的最 適化、及柱狀硅層下部的平面狀硅層上的接觸孔的蝕刻條件的最適化。此外，在本發(fā)明中，在柱狀硅層下部的平面狀硅層上的接觸孔的層間膜蝕刻步驟 后，進(jìn)行柱狀硅層上部的接觸孔與柵極配線上的接觸孔的層間膜蝕刻步驟，之后，對柱狀硅 層上部的接觸孔、柵極配線上的接觸孔、及柱狀硅層下部的平面狀硅層上的接觸孔的接觸 阻擋件進(jìn)行蝕刻。借此，也能夠進(jìn)行柱狀硅層上部的接觸孔與柵極配線上的接觸孔的蝕刻條件的最 適化、及柱狀硅層下部的平面狀硅層上的接觸孔的蝕刻條件的最適化。此外，在本發(fā)明中，在柱狀硅層上部的接觸孔的層間膜蝕刻步驟后，進(jìn)行柵極配線 上的接觸孔與柱狀硅層下部的平面狀硅層上的接觸孔的層間膜蝕刻步驟，之后，對柱狀硅 層上部的接觸孔、柵極配線上的接觸孔、及柱狀硅層下部的平面狀硅層上的接觸孔的接觸 阻擋件進(jìn)行蝕刻。借此，也能夠進(jìn)行柱狀硅層上部的接觸孔的蝕刻條件的最適化、以及柵極配線上 的接觸孔與柱狀硅層下部的平面狀硅層上的接觸孔的蝕刻條件的最適化。此外，在本發(fā)明中，在柵極配線上的接觸孔與柱狀硅層下部的平面狀硅層上的接 觸孔的層間膜蝕刻步驟后，進(jìn)行柱狀硅層上部的接觸孔的層間膜蝕刻步驟，之后，對柱狀硅 層上部的接觸孔、柵極配線上的接觸孔、以及柱狀硅層下部的平面狀硅層上的接觸孔的接 觸阻擋件進(jìn)行蝕刻。借此，也能夠進(jìn)行柱狀硅層上部的接觸孔的蝕刻條件的最適化、及柵極配線上的 接觸孔與柱狀硅層下部的平面狀硅層上的接觸孔的蝕刻條件的最適化。此外，本發(fā)明是一種半導(dǎo)體器件，具備平面狀半導(dǎo)體層，形成于襯底上，且形成有第2導(dǎo)電型半導(dǎo)體層，且在該第2導(dǎo)電 型半導(dǎo)體層形成有金屬與半導(dǎo)體的化合物；
柱狀第1導(dǎo)電型半導(dǎo)體層，形成于該平面狀半導(dǎo)體層上，且于上部形成有第2導(dǎo)電 型半導(dǎo)體層，且在該第2導(dǎo)電型半導(dǎo)體層形成有金屬與半導(dǎo)體的化合物；柵極絕緣膜，形成在該柱狀第1導(dǎo)電型半導(dǎo)體層的周圍；柵極電極，由金屬所構(gòu)成，包圍該柵極絕緣膜；以及絕緣膜，在該柵極電極上部且為所述柱狀第1導(dǎo)電型半導(dǎo)體層的上部側(cè)壁形成為 側(cè)墻狀，并且于所述柵極電極的側(cè)壁形成為側(cè)墻狀。借此，能夠分別對形成于柱狀第1導(dǎo)電型半導(dǎo)體層下部的平面狀半導(dǎo)體層的第2 導(dǎo)電型半導(dǎo)體層、柵極電極、形成于柱狀第1導(dǎo)電型半導(dǎo)體層上部的第2導(dǎo)電型半導(dǎo)體層施 加不同的電壓，且能夠?qū)⑿纬捎谥鶢畹?導(dǎo)電型半導(dǎo)體層下部的平面狀半導(dǎo)體層的第2導(dǎo) 電型半導(dǎo)體層、形成于柱狀第1導(dǎo)電型半導(dǎo)體層上部的第2導(dǎo)電型半導(dǎo)體層予以低電阻化。此外，在本發(fā)明中，從所述柱狀第1導(dǎo)電型半導(dǎo)體層的中心到所述平面狀半導(dǎo)體 層的端緣的長度大于從所述柱狀第1導(dǎo)電型半導(dǎo)體層的中心到側(cè)壁的長度、所述柵極絕 緣膜的厚度、所述柵極電極的厚度、以及于所述柵極電極的側(cè)壁形成為側(cè)墻狀的所述絕緣 膜的和。借此，能夠在形成于柱狀第1導(dǎo)電型半導(dǎo)體層下部的平面狀半導(dǎo)體層的第2導(dǎo)電 型半導(dǎo)體層形成金屬與半導(dǎo)體的化合物，且能夠?qū)⑿纬捎谥鶢畹?導(dǎo)電型半導(dǎo)體層下部的 平面狀半導(dǎo)體層的第2導(dǎo)電型半導(dǎo)體層予以低電阻化。



圖11b)是顯示本發(fā)明的半導(dǎo)體器件的制造例的A-A’剖面步驟圖。
圖12a)是顯示本發(fā)明的半導(dǎo)體器件的制造例的平面圖。
圖12b)是顯示本發(fā)明的半導(dǎo)體器件的制造例的A-A’剖面步驟圖。
圖13a)是顯示本發(fā)明的半導(dǎo)體器件的制造例的平面圖。
圖13b)是顯示本發(fā)明的半導(dǎo)體器件的制造例的A-A’剖面步驟圖。
圖14a)是顯示本發(fā)明的半導(dǎo)體器件的制造例的平面圖。
圖14b)是顯示本發(fā)明的半導(dǎo)體器件的制造例的A-A’剖面步驟圖。
圖15a)是顯示本發(fā)明的半導(dǎo)體器件的制造例的平面圖。
圖15b)是顯示本發(fā)明的半導(dǎo)體器件的制造例的A-A’剖面步驟圖。
圖16a)是顯示本發(fā)明的半導(dǎo)體器件的制造例的平面圖。
圖16b)是顯示本發(fā)明的半導(dǎo)體器件的制造例的A-A’剖面步驟圖。
圖17a)是顯示本發(fā)明的半導(dǎo)體器件的制造例的平面圖。
圖17b)是顯示本發(fā)明的半導(dǎo)體器件的制造例的A-A’剖面步驟圖。
圖18a)是顯示本發(fā)明的半導(dǎo)體器件的制造例的平面圖。
圖18b)是顯示本發(fā)明的半導(dǎo)體器件的制造例的A-A’剖面步驟圖。
圖19a)是顯示本發(fā)明的半導(dǎo)體器件的制造例的平面圖。
圖19b)是顯示本發(fā)明的半導(dǎo)體器件的制造例的A-A’剖面步驟圖。
圖20a)是顯示本發(fā)明的半導(dǎo)體器件的制造例的平面圖。
圖20b)是顯示本發(fā)明的半導(dǎo)體器件的制造例的A-A’剖面步驟圖。
圖21a)是顯示本發(fā)明的半導(dǎo)體器件的制造例的平面圖。
圖21b)是顯示本發(fā)明的半導(dǎo)體器件的制造例的A-A’剖面步驟圖。
圖22a)是顯示本發(fā)明的半導(dǎo)體器件的制造例的平面圖。
圖22b)是顯示本發(fā)明的半導(dǎo)體器件的制造例的A-A’剖面步驟圖。
圖23a)是顯示本發(fā)明的半導(dǎo)體器件的制造例的平面圖。
圖23b)是顯示本發(fā)明的半導(dǎo)體器件的制造例的A-A’剖面步驟圖。
圖24a)是顯示本發(fā)明的半導(dǎo)體器件的制造例的平面圖。
圖24b)是顯示本發(fā)明的半導(dǎo)體器件的制造例的A-A’剖面步驟圖。
圖25a)是顯示本發(fā)明的半導(dǎo)體器件的制造例的平面圖。
圖25b)是顯示本發(fā)明的半導(dǎo)體器件的制造例的A-A’剖面步驟圖。
圖26a)是顯示本發(fā)明的半導(dǎo)體器件的制造例的平面圖。
圖26b)是顯示本發(fā)明的半導(dǎo)體器件的制造例的A-A’剖面步驟圖。
圖27a)是顯示本發(fā)明的半導(dǎo)體器件的制造例的平面圖。
圖27b)是顯示本發(fā)明的半導(dǎo)體器件的制造例的A-A’剖面步驟圖。
圖28a)是顯示本發(fā)明的半導(dǎo)體器件的制造例的平面圖。
圖28b)是顯示本發(fā)明的半導(dǎo)體器件的制造例的A-A’剖面步驟圖。
圖29a)是顯示本發(fā)明的半導(dǎo)體器件的制造例的平面圖。
圖29b)是顯示本發(fā)明的半導(dǎo)體器件的制造例的A-A’剖面步驟圖。
圖30a)是顯示本發(fā)明的半導(dǎo)體器件的制造例的平面圖。
圖30b)是顯示本發(fā)明的半導(dǎo)體器件的制造例的A-A’剖面步驟圖。
135接觸阻擋件140非晶硅或多晶硅145高介電常數(shù)(high-K)柵極絕緣膜147金屬柵極147a金屬柵極電極147b金屬柵極配線150、160、162 光刻膠151至153硅化物層161 BARC 層170、176 Cu171、175 阻障金屬172至174接觸部177、178、179 第 1 層配線180 成膜 SiC190低介電常數(shù)(Low-K)膜200 N+源極擴(kuò)散層201 N+漏極擴(kuò)散層
具體實(shí)施例方式圖37(a)是使用本發(fā)明而形成的NMOS SGT的平面圖，圖37 (b)是沿圖37(a)的切 線A-A’的剖面圖。以下，參照圖37說明使用本發(fā)明而形成的NMOS SGT。于形成于Si襯底111上的BOX層120上形成有平面狀硅層112，于平面狀硅層112 上形成有柱狀硅層113，于柱狀硅層113周圍形成有屬于高介電性膜的柵極絕緣膜145及金 屬柵極電極147。于柱狀硅層下部的平面狀硅層112形成有N+源極擴(kuò)散層200，于柱狀硅 層上部形成有N+漏極擴(kuò)散層201。于N+源極擴(kuò)散層200上形成有接觸部174，于N+漏極 擴(kuò)散層201上形成有接觸部173，于從柵極電極147a延伸的柵極配線147b上形成有接觸部 172。圖38是沿圖37(b)的切線B_B’的剖面圖。要將源極區(qū)域予以低電阻化是需要于 源極區(qū)域形成硅化物(silicide)。因此，要于平面硅層112形成硅化物是需要具備以下的 條件Wa > ffp+ffox+ffg+ffs此處，Wa為從硅柱113的中心到平面硅層112的端緣的長度，Wp為從硅柱113的 中心到側(cè)壁的長度，Wox為柵極絕緣膜145的厚度，Wg為柵極電極147的寬度，Ws為氧化膜 側(cè)墻(side wall)與氮化膜側(cè)墻的寬度即絕緣膜的厚度。將N+源極擴(kuò)散層連接至GND電位，將N+漏極擴(kuò)散層連接至Vcc電位，將0至Vcc 的電位供給至柵極電極，借此，上述SGT便進(jìn)行晶體管操作。此外，也可為，形成于柱狀硅層 上部的N+擴(kuò)散層為N+源極擴(kuò)散層，形成于柱狀硅層下部的平面狀硅層的N+擴(kuò)散層為N+ 漏極擴(kuò)散層。以下，參照圖1至圖37，說明用以形成本發(fā)明的SGT的一制造方法例。其中，在這
21些圖面中，對于相同的構(gòu)成元件是標(biāo)注相同的編號。圖1是用來形成本發(fā)明的SGT的制造 步驟，圖2至圖37是顯示本發(fā)明的SGT的制造例。其中，(a)顯示平面圖，(b)顯示沿切線 A-A'的剖面圖。參照圖2，使用于Si襯底111上形成有BOX層120、且于BOX層120上形成有硅層 110的SOI (silicon-on-insulator ；絕緣層上覆硅)襯底，于SOI層110上形成墊(pad)氧 化膜121。也有在形成墊氧化膜前，進(jìn)行批件(lot)形成，進(jìn)行激光標(biāo)記(laser mark)形 成，再進(jìn)行墊氧化膜洗凈。此外，也有在墊氧化膜形成后，進(jìn)行墊氧化膜厚測量。(圖1，步 驟 1、2、3、4、5)也可進(jìn)行隔著墊氧化膜將閾值調(diào)整用的雜質(zhì)注入至SOI層，并進(jìn)行退火以使雜質(zhì) 活化及擴(kuò)散，而將SOI層的雜質(zhì)分布予以均勻化。此時，通過將用以緩和在下一步驟成膜的 氮化硅膜與硅的應(yīng)力而成膜的墊氧化膜也作為雜質(zhì)注入時的通過氧化膜來使用，能夠削減 制造步驟數(shù)，也能夠降低制造成本。參照圖3，成膜屬于第1硬掩模(hard mask)的氮化硅膜130，接著成膜氧化硅膜 122。也有在氮化硅膜成膜后，進(jìn)行氮化膜厚測量。此外，也有在氧化硅膜沉積后，進(jìn)行氧化 膜厚測量。(圖1，步驟6、7、8、9)。參照圖4，涂布光刻膠(resist)，利用光刻而通過光刻膠形成反轉(zhuǎn)柱狀硅層的 圖案，并通過干蝕刻(dry etching)于柱狀硅層的形成部位形成貫通氧化硅膜122的孔 (hole)。也有在光刻后，進(jìn)行尺寸測量、檢查。此外，也有在蝕刻后，進(jìn)行洗凈。(圖1，步驟 10、11、12、13、14、15、16、17)。其后，也能夠沉積氧化膜129 (參照圖39)，并對氧化膜129進(jìn) 行回蝕(參照圖40)，借此將貫通氧化硅膜122的孔徑縮小。參照圖5，以埋沒形成于氧化硅膜122的孔的方式成膜非晶硅(amorphous silicon)或多晶硅(polysilicon)140o也有在沉積非晶硅或多晶硅前，進(jìn)行洗凈。此外， 也有在沉積后，測量膜厚。(圖1，步驟18、19、20)。參照圖6，以CMP(化學(xué)機(jī)械研磨)研磨去除氧化硅膜122上的非晶硅或多晶硅 140。也有在研磨后，測量膜厚。(圖1，步驟21、22)。參照圖7，以使用氟酸等的濕蝕刻(wet etching)、或干蝕刻去除氧化硅膜122，借 此，形成在后續(xù)步驟的柱狀硅層的干蝕刻時作為第2硬掩模的非晶硅或多晶硅140。(圖1， 步驟23)。參照圖8，對非晶硅或多晶硅140進(jìn)行犧牲氧化，形成氧化硅膜128，而縮小非晶硅 或多晶硅的尺寸。也可在犧牲氧化前，進(jìn)行犧牲氧化前洗凈。此外，也可在氧化后，測量膜 厚。(圖1，步驟24、25、26)。通過該犧牲氧化，便能夠縮小在后段步驟形成的柱狀硅層的尺 寸。由于能夠縮小該柱狀硅層的柱徑，因此能抑制短溝道效應(yīng)，而能夠減少漏電流。參照圖9，以使用氟酸等的濕蝕刻、或干蝕刻去除非晶硅或多晶硅140表面的氧化 硅膜128。(圖1，步驟27)。參照圖10，將屬于第2硬掩模的非晶硅或多晶硅140作為掩模，以干蝕刻對屬于第 1硬掩模的氮化硅膜130及墊氧化膜121進(jìn)行蝕刻(圖1，步驟28、29)。參照圖11，將屬于第1硬掩模的氮化硅膜130及屬于第2硬掩模的非晶硅或多 晶硅140作為掩模，通過干蝕刻形成柱狀硅層113。也可在蝕刻后，進(jìn)行有機(jī)物去除、使用 SEM(掃描式電子顯微鏡)的檢查、以及段差確認(rèn)。(圖1，步驟30、31、32、33)。在進(jìn)行干蝕刻時，屬于第2硬掩模的非晶硅或多晶硅140也會被蝕刻，而當(dāng)非晶硅或多晶硅140全部被 蝕刻時，由于在干蝕刻器件中可檢測的等離子發(fā)光強(qiáng)度會變化，因此通過檢測該等離子發(fā) 光強(qiáng)度的變化，便可檢測蝕刻的終點(diǎn)，而能夠穩(wěn)定控制柱狀硅層113的高度而不取決于蝕 刻率。為了使用上述的終點(diǎn)檢測方法，在柱狀硅層干蝕刻前的非晶硅或多晶硅140的膜 厚必須形成為比柱狀硅層的高度還小。此外，在此時于埋沒氧化膜層120上形成平面狀硅 層 112。參照圖12，為了緩和成為溝道部的柱狀硅層113的側(cè)壁的凹凸、與去除在干蝕刻 中注入有碳等的硅表面，而對柱狀硅層及平面狀硅層表面進(jìn)行犧牲氧化，形成犧牲氧化膜 123。也可在犧牲氧化前，進(jìn)行犧牲氧化前洗凈。此外，也可在犧牲氧化后，進(jìn)行犧牲氧化膜 厚測量。(圖1，步驟34、35、36)。參照圖13，涂布光刻膠150，利用光刻而通過光刻膠形成源極擴(kuò)散層的圖案。也可 在光刻后，進(jìn)行重疊(overlay)誤差量測、尺寸測量、檢查。(圖1，步驟37、38、39、40、41)。 此時，通過以上述犧牲氧化而形成于柱狀硅層113及平面狀硅層112上的犧牲氧化膜123 來保護(hù)硅表面不會受到在進(jìn)行下個步驟的干蝕刻時產(chǎn)生的副生成物等的污染。參照圖14，以干蝕刻對平面狀硅層112進(jìn)行加工，分離平面狀硅層112。(圖1，步 驟 42、43)。參照圖15，去除光刻膠。也可于其后，進(jìn)行使用SEM的檢查、段差確認(rèn)。(圖1，步 驟 44、45、46)。參照圖16，通過雜質(zhì)注入等將P或As等雜質(zhì)導(dǎo)入至平面狀硅層112表面，形成N+ 源極擴(kuò)散層200。(圖1，步驟47、48)。此時，將在柱狀硅層113與平面狀硅層112的犧牲氧 化時形成的犧牲氧化膜123作為通過氧化膜來使用，借此，能夠削減制造步驟數(shù)。此外，在 進(jìn)行注入時若有雜質(zhì)自柱狀硅層113的側(cè)壁注入，則會成為晶體管特性變動的主要原因。 因此，柱狀硅柱的寬度Wpl、Wp2必須要比氮化膜130的寬度的Wn還小。其中，Wpl為柱狀 硅層下部的寬度，Wp2為柱狀硅層上部的寬度。此外，為了在注入時不讓雜質(zhì)自柱狀硅層113的側(cè)壁射入，優(yōu)選為以小角度即0度 至6度注入雜質(zhì)。此外，在本步驟中，通過形成于柱狀硅層113上的氮化硅膜130，而不會對 柱狀硅層113的上部進(jìn)行注入。雖然優(yōu)選為以0度對N+源極擴(kuò)散層200進(jìn)行注入，但由于 之后對形成于柱狀硅層113的上部的漏極擴(kuò)散層進(jìn)行的注入是與柵極電極自對準(zhǔn)地形成， 因此優(yōu)選為給予角度進(jìn)行注入。通過如上述的方式對形成于平面狀硅層的源極擴(kuò)散層與 形成于柱狀硅層上部的漏極擴(kuò)散層各別進(jìn)行注入，能夠容易地將各自的注入條件予以最適 化，故能抑制短溝道效應(yīng)而能夠抑制漏電流。參照圖17，進(jìn)行硅表面的氧化，形成氧化膜124，以濕蝕刻使氮化膜130變細(xì)。也 可在氧化前進(jìn)行洗凈。此外，也有在氧化后，測量膜厚。(圖1，步驟49、50、51、52)。由于 在圖22中是使用干蝕刻去除高介電常數(shù)(high-K)柵極絕緣膜，因此本步驟必須將氮化膜 130的寬度Wn制作成比硅柱113的寬度Wpl、Wp2還小。參照圖18，以使用氟酸等的濕蝕刻去除犧牲氧化膜123、氧化膜124。(圖1，步驟 53)參照圖19，形成HfSiO或HfSiON作為高介電常數(shù)柵極絕緣膜145。也可在絕緣膜形成前進(jìn)行洗凈。此外，也可在形成后，進(jìn)行熱處理。(圖1，步驟54、55、56)。參照圖20，以埋沒柱狀硅層113的方式成膜金屬147作為柵極導(dǎo)電膜。(圖1，步 驟 57)。參照圖21，以CMP研磨金屬147，將柵極導(dǎo)電膜頂面予以平坦化。在CMP中，將屬 于第1硬掩模的氮化硅膜130作為CMP的研磨阻擋件(stopper)使用，借此，能夠以不錯的 重現(xiàn)性控制CMP研磨量。(圖1，步驟58)。參照圖22，對屬于柵極導(dǎo)電膜的金屬147進(jìn)行回蝕，借此決定柵極長度。此時，高 介電常數(shù)柵極絕緣膜也被蝕刻。(圖1，步驟59)。也可在金屬沉積后，測量膜厚(圖1，步 驟 60)。參照圖23，于屬于柵極導(dǎo)電膜的金屬147及硅柱113的表面成膜氧化硅膜125。 通過該氧化硅膜125覆蓋金屬147，能夠在后續(xù)步驟中不用考慮金屬污染地進(jìn)行處理。此 外，由于保護(hù)柵極頂面不受濕處理或干處理，因此能夠抑制柵極長度的變動即柵極長度的 差異、與從柵極頂面對柵極絕緣膜145的破壞。(圖1，步驟61)。參照圖24，成膜膜厚比所希望的柵極電極的膜厚還厚的氮化硅膜131。也可在成 膜后，測量氮化膜厚。(圖1，步驟62、63)。參照圖25，通過對氮化硅膜131進(jìn)行回蝕形成氮化硅膜131側(cè)墻。此時，氧化硅膜 125也被蝕刻。此外，也可在蝕刻后，進(jìn)行有機(jī)物去除、形狀測量。(圖1，步驟64、65、66)。 由于氮化硅膜側(cè)墻131的膜厚與氧化硅膜的膜厚的和會成為由金屬147構(gòu)成的柵極電極 147所形成的柵極電極的膜厚與高介電常數(shù)柵極絕緣膜的膜厚的和，因此，通過調(diào)整氮化硅 膜131的成膜膜厚及回蝕條件便能夠形成具有所希望膜厚的柵極電極。參照圖26，涂布BARC層161及光刻膠160，利用光刻而通過光刻膠160形成柵極 配線圖案。也可在圖案形成后，進(jìn)行重疊誤差測量、尺寸測量、檢查(圖1，步驟67、68、69、 70,71)。參照圖27，將光刻膠160作為掩模，對BARC層161、屬于柵極導(dǎo)電膜的金屬147、及 high-K柵極絕緣膜進(jìn)行蝕刻，形成柵極電極147a及柵極配線圖案147b，去除光刻膠及BARC 層。也可在其后，進(jìn)行形狀測量(圖1，步驟72、73、74、75、76)參照圖28，以干蝕刻或濕蝕刻去除柱狀硅層113上部的氮化硅膜130、氮化硅膜側(cè) 墻131、氧化硅膜121、125、以及平面狀硅層上部的氧化膜124(圖1，步驟77)。參照圖29，成膜氧化硅膜127與氮化硅膜132。也可在成膜后，測量膜厚。(圖1， 步驟 78、79、80)。參照圖30，對氮化硅膜132進(jìn)行回蝕，對氧化硅膜127進(jìn)行蝕刻，使N+源極擴(kuò)散 層200的頂面及柱狀硅層113上部表面露出，以氮化硅膜133、134覆蓋柱狀硅層113的側(cè) 壁及柵極147側(cè)壁。也可在蝕刻后，進(jìn)行有機(jī)物去除、形狀測量。(圖1，步驟81、82、83)。 由于柵極電極147與源極擴(kuò)散層200及之后形成于柱狀硅上部的N+漏極擴(kuò)散層會通過該 氮化膜133、134而分離，因此能夠防止因硅化物所導(dǎo)致的柵極電極147、147與源極擴(kuò)散層 200及漏極擴(kuò)散層的短路。此外，通過以氮化膜134覆蓋柱狀硅層113上部的側(cè)壁，便能夠 控制自柱狀硅層113的側(cè)壁的硅化物化。當(dāng)該氮化硅膜133、134為氧化硅膜時，由于會被 洗凈/剝離步驟或硅化物前處理中使用的氟酸所蝕刻，因此優(yōu)選為氮化硅膜等不會溶于氟 酸的膜。
參照圖31，通過雜質(zhì)注入等而將P或As等雜質(zhì)導(dǎo)入至柱狀硅層113的上部，形成 N+漏極擴(kuò)散層201。也可在雜質(zhì)導(dǎo)入后，進(jìn)行活化。(圖1，步驟84、85)參照圖32，濺鍍Ni或Co等金屬膜，并通過施加熱處理使源極200及漏極201表 面成為金屬與半導(dǎo)體的化合物即硅化物化，再將未反應(yīng)的金屬膜予以去除，借此形成漏極 擴(kuò)散層201上的硅化物層152、及源極擴(kuò)散層200上的硅化物層153。也可在形成硅化物層 前，剝離氧化膜(圖1，步驟86、87、88、89)。參照圖33，成膜氮化硅膜等膜作為接觸阻擋件(contact stopper) 135。(圖1，步 驟 90)。參照圖34，在成膜氧化硅膜作為層間膜126后，以CMP進(jìn)行平坦化。也可在成膜 后，測量膜厚。此外，也可在平坦化后，測量膜厚。此外，也可測量氮化膜厚。(圖1，步驟 91、92、93、94、95)。參照圖35，進(jìn)行蝕刻而于柱狀硅層113上部的漏極擴(kuò)散層201上、柵極配線147b 上及源極擴(kuò)散層200上形成接觸(contact)孔。在蝕刻接觸孔前，進(jìn)行接觸掩模(contact mask)曝光。此外，也可進(jìn)行尺寸測量、重疊誤差量測、檢查。此外，也可在接觸孔形成后，進(jìn) 行等離子光刻膠剝離。也可在之后，進(jìn)行洗凈、尺寸測量、氧化膜厚測量、檢查、晶片容器交 換。(圖 1，步驟 96、97、98、99、100、101、102、103、104、105、106、107、108)。此外，由于柱狀硅層上部的接觸孔及柵極配線上的接觸孔的蝕刻深度、與柱狀硅 層下部的平面狀硅層上的接觸孔的深度不同，因此也可進(jìn)行柱狀硅層上層的接觸孔與柵極 配線上的接觸孔的層間膜的蝕刻(參照圖41)，再以光刻膠162作為掩模，進(jìn)行柱狀硅層下 部的平面狀硅層上的接觸孔的層間膜的蝕刻，并在層間膜的蝕刻后，蝕刻接觸阻擋件(參 照圖42)。此外，也可進(jìn)行柱狀硅層上部的接觸孔的層間膜的蝕刻(參照圖43)，再進(jìn)行柵極 配線上的接觸孔與柱狀硅層下部的平面狀硅層上的接觸孔的層間膜的蝕刻，并在層間膜的 蝕刻后，蝕刻接觸阻擋件(參照圖44)。通過分別進(jìn)行柱狀硅層上部的接觸孔的層間膜的蝕刻、與柵極配線上的接觸孔及 柱狀硅層下部的平面狀硅層上的接觸孔的層間膜的蝕刻，也能夠進(jìn)行柱狀硅層上部的接觸 孔的蝕刻條件的最適化、與柵極配線上的接觸孔及柱狀硅層下部的平面狀硅層上的接觸孔 的蝕刻條件的最適化。參照圖36，在將屬于阻障金屬(barrier metal) 171的鉭(Ta)或氮化鉭(TaN)等 成膜至接觸孔后，通過濺鍍或電鍍成膜銅(Cu) 170，再以CMP形成接觸部172、173、174。也 可使用鈦(Ti)或氮化鈦(TiN)作為阻障金屬。此外，也可使用鎢(W)。此外，也可使用含 有銅的合金。也可在成膜后，進(jìn)行背面處理、檢查、熱處理。此外，也可在CMP后，進(jìn)行檢查。 (圖 1，步驟 111、112、113、114、115)。參照圖37，成膜SiC 180(碳化硅)作為第1層配線的蝕刻阻擋件，接著成膜屬于 第1配線層的層間膜的低介電常數(shù)(Low-K)膜190。也可在此時，測量膜厚，進(jìn)行檢查。(圖 1，步驟116、117、118、119)。接著，圖案化(patterning)第1配線層，形成第1配線層的溝 圖案。也可在圖案化后，進(jìn)行尺寸測量、重疊誤差測量、檢查。也可在溝圖案形成后，進(jìn)行等 離子光刻膠剝離、檢查。(圖1，步驟120、121、122、123、124、125、126、127)。接著，在成膜 屬于阻障金屬175的Ta或TaN后，通過濺鍍或電鍍成膜Cu 176，再以CMP形成第1層配線177、178、179。也可使用鈦(Ti)或氮化鈦(TiN)作為阻障金屬。此外，也可使用鎢(W)。此 外，也可使用含有銅的合金。也可在成膜后，進(jìn)行背面處理、檢查、熱處理。此外，也可在CMP 后，進(jìn)行檢查。(圖 1，步驟 128、129、130、131、132、133、134)。也可在之后，進(jìn)行氮化膜沉積、層間絕緣膜沉積、層間絕緣膜厚測量(圖1，步驟 135、136、137)。此外，也可進(jìn)行接墊通孔掩模曝光、尺寸測量、重疊誤差測量、檢查、接墊通 孔蝕刻、等離子光刻膠剝離、蝕刻后洗凈、尺寸測量、氧化膜厚測量、檢查、金屬前洗凈、晶片 容器交換、鋁沉積、背面處理、接墊鋁曝光、重疊誤差測量、尺寸測量、檢查、接墊鋁蝕刻、等 離子光刻膠剝離、金屬蝕刻后洗凈、光學(xué)檢查、SEM檢查、氧化膜厚測量、絕緣膜沉積、絕緣膜 厚測量、絕緣膜曝光、光學(xué)檢查、絕緣膜蝕刻、等離子光刻膠剝離、絕緣膜洗凈、檢查、以及熱 處理。(圖 1，步驟 138、139、140、141、142、143、144、145、146、147、148、149、150、151、152、 153、154、155、156、157、158、159、160、161、162、163、164、165、166、167、168、169、170、171、 172、173、174、175、176、177)。也可在接墊通孔之前，進(jìn)行多層配線。
2權(quán)利要求
一種半導(dǎo)體器件的制造方法，其特征在于，含有下列步驟于形成于襯底上的氧化膜上形成平面狀半導(dǎo)體層，且于平面狀半體層上形成柱狀第1導(dǎo)電型半導(dǎo)體層的步驟；于柱狀第1導(dǎo)電型半導(dǎo)體層下部的平面狀半導(dǎo)體層形成第2導(dǎo)電型半導(dǎo)體層的步驟；于柱狀第1導(dǎo)電型半導(dǎo)體層的周圍形成柵極絕緣膜及由金屬所構(gòu)成的柵極電極的步驟；于柵極上部且柱狀第1導(dǎo)電型半導(dǎo)體層上部側(cè)壁將絕緣膜形成為側(cè)墻狀的步驟；于柵極側(cè)壁將絕緣膜形成為側(cè)墻狀的步驟；于柱狀第1導(dǎo)電型半導(dǎo)體層上部形成第2導(dǎo)電型半導(dǎo)體層的步驟；于形成于柱狀第1導(dǎo)電型半導(dǎo)體層下部的平面狀半導(dǎo)體層的第2導(dǎo)電型半導(dǎo)體層形成金屬與半導(dǎo)體的化合物的步驟；于形成于柱狀第1導(dǎo)電型半導(dǎo)體層上部的第2導(dǎo)電型半導(dǎo)體層形成金屬與半導(dǎo)體的化合物的步驟；于柵極形成金屬與半導(dǎo)體的化合物的步驟；于形成于柱狀第1導(dǎo)電型半導(dǎo)體層下部的平面狀半導(dǎo)體層的第2導(dǎo)電型半導(dǎo)體層上形成接觸部的步驟；以及于形成于柱狀第1導(dǎo)電型半導(dǎo)體層上部的第2導(dǎo)電型半導(dǎo)體層上形成接觸部的步驟。
2.如權(quán)利要求1所述的半導(dǎo)體器件的制造方法，其特征在于，所述柱狀第1導(dǎo)電型半導(dǎo) 體層之中至少有一個為從柱狀第1導(dǎo)電型半導(dǎo)體層的中心到平面狀半導(dǎo)體層的端緣的長 度大于從柱狀第1導(dǎo)電型半導(dǎo)體層的中心到側(cè)壁的長度、柵極絕緣膜的厚度、柵極電極的 厚度、以及于柵極側(cè)壁形成為側(cè)墻狀的絕緣膜的厚度的和。
3.如權(quán)利要求1或2所述的半導(dǎo)體器件的制造方法，其特征在于，平面狀半導(dǎo)體層為 平面狀硅層，第1導(dǎo)電型半導(dǎo)體層為第1導(dǎo)電型硅層，第2導(dǎo)電型半導(dǎo)體層為第2導(dǎo)電型硅 層。
4.如權(quán)利要求3所述的半導(dǎo)體器件的制造方法，其特征在于，平面狀半導(dǎo)體層為平面 狀硅層，第1導(dǎo)電型半導(dǎo)體層為P型硅層或無摻雜的硅層，第2導(dǎo)電型半導(dǎo)體層為η型硅層。
5.如權(quán)利要求3所述的半導(dǎo)體器件的制造方法，其特征在于，平面狀半導(dǎo)體層為平面 狀硅層，第1導(dǎo)電型半導(dǎo)體層為η型硅層或無摻雜的硅層，第2導(dǎo)電型半導(dǎo)體層為ρ型硅層。
6.如權(quán)利要求1至5中任一項(xiàng)所述的半導(dǎo)體器件的制造方法，其特征在于，含有下列步驟將用以形成柱狀第1導(dǎo)電型硅層與平面狀硅層的硅層形成于業(yè)已形成于襯底上的氧 化膜上，并于用以形成柱狀第1導(dǎo)電型硅層與平面狀硅層的硅層上成膜墊氧化膜的步驟；透過墊氧化膜將閾值調(diào)整用的雜質(zhì)注入至用以形成柱狀第1導(dǎo)電型硅層與平面狀硅 層的硅層，并進(jìn)行退火以使雜質(zhì)活化及擴(kuò)散，而將用以形成柱狀第1導(dǎo)電型硅層與平面狀 硅層的硅層的雜質(zhì)分布予以均勻化的步驟；以及成膜在形成柱狀第1導(dǎo)電型硅層時作為掩模使用的氮化硅膜的步驟。
7.如權(quán)利要求1至6中任一項(xiàng)所述的半導(dǎo)體器件的制造方法，其特征在于，含有下列步驟將用以形成柱狀第1導(dǎo)電型硅層與平面狀硅層的硅層形成于業(yè)已形成于襯底上的氧化膜上，并于用以形成柱狀第1導(dǎo)電型硅層與平面狀硅層的硅層上成膜墊氧化膜的步驟； 成膜在形成柱狀第1導(dǎo)電型硅層時作為掩模使用的氮化硅膜的步驟； 于氮化硅膜上形成氧化硅膜的步驟；涂布光刻膠，利用光刻而通過光刻膠形成反轉(zhuǎn)柱狀第1導(dǎo)電型硅層的圖案，并于柱狀 第1導(dǎo)電型硅層的形成部位形成貫通氧化硅膜的孔的步驟；以埋沒形成于氧化硅膜的孔的方式成膜非晶硅或多晶硅的步驟； 以化學(xué)機(jī)械研磨將氧化硅膜的非晶硅或多晶硅予以研磨去除的步驟； 以蝕刻去除氧化硅膜，借此形成屬于第2硬掩模的非晶硅或多晶硅掩模的步驟； 對非晶硅或多晶硅掩模進(jìn)行犧牲氧化，而縮小非晶硅或多晶硅掩模的尺寸的步驟；以及通過蝕刻去除非晶硅或多晶硅掩模表面的氧化硅膜的步驟。
8.如權(quán)利要求1至7中任一項(xiàng)所述的半導(dǎo)體器件的制造方法，其特征在于，含有下列步驟將用以形成柱狀第1導(dǎo)電型硅層與平面狀硅層的硅層形成于業(yè)已形成于襯底上的氧 化膜上，并于用以形成柱狀第1導(dǎo)電型硅層與平面狀硅層的硅層上成膜墊氧化膜的步驟； 成膜在形成柱狀第1導(dǎo)電型硅層時作為掩模使用的氮化硅膜的步驟； 于氮化硅膜上形成氧化硅膜的步驟；涂布光刻膠，利用光刻而通過光刻膠形成反轉(zhuǎn)柱狀第1導(dǎo)電型硅層的圖案，并于柱狀 第1導(dǎo)電型硅層的形成部位形成貫通氧化硅膜的孔的步驟；以及沉積氧化膜并進(jìn)行回蝕，借此將貫通所述氧化硅膜的孔徑縮小的步驟。
9.如權(quán)利要求1至8中任一項(xiàng)所述的半導(dǎo)體器件的制造方法，其特征在于，含有下列步驟將屬于第2硬掩模的非晶硅或多晶硅掩模作為掩模，以干蝕刻對氮化硅膜及墊氧化膜 進(jìn)行蝕刻，形成屬于第1硬掩模的氮化硅膜掩模的步驟；以及將第1硬掩模及第2硬掩模作為掩模，以干蝕刻形成柱狀第1導(dǎo)電型硅層的步驟； 并且，將屬于第2硬掩模的非晶硅或多晶硅掩模全部予以蝕刻，使在干蝕刻器件中可 檢測的等離子發(fā)光強(qiáng)度變化，通過檢測該等離子發(fā)光強(qiáng)度的變化進(jìn)行干蝕刻的終點(diǎn)檢測， 而控制柱狀第1導(dǎo)電型硅層的高度。
10.如權(quán)利要求1至9中任一項(xiàng)所述的半導(dǎo)體器件的制造方法，其特征在于，屬于第2 硬掩模的非晶硅或多晶硅掩模的膜厚比柱狀第1導(dǎo)電型硅層的高度小。
11.如權(quán)利要求1至10中任一項(xiàng)所述的半導(dǎo)體器件的制造方法，其特征在于，含有下列 步驟為了緩和成為溝道部的柱狀第1導(dǎo)電型硅層的側(cè)壁的凹凸、去除在干蝕刻中注入有碳 等的硅表面、及保護(hù)柱狀第1導(dǎo)電型硅層不會受到在進(jìn)行下個步驟的干蝕刻時產(chǎn)生的副生 成物等的污染，而對所形成的柱狀第1導(dǎo)電型硅層進(jìn)行犧牲氧化的步驟；涂布光刻膠，利用光刻而通過光刻膠將形成于柱狀第1導(dǎo)電型硅層下部的平面狀硅層 的第2導(dǎo)電型硅層的圖案予以形成的步驟；以及對平 狀硅層進(jìn)行干蝕刻，形成柱狀第1導(dǎo)電型硅層下部的平面狀硅層，并去除光刻 膠的步驟。
12.如權(quán)利要求1至11中任一項(xiàng)所述的半導(dǎo)體器件的制造方法，其特征在于，將第1導(dǎo) 電型硅層的犧牲氧化時形成的犧牲氧化膜作為通過氧化膜，通過雜質(zhì)注入等將第2導(dǎo)電型 的雜質(zhì)導(dǎo)入至平面狀硅層表面，而將形成于柱狀第1導(dǎo)電型硅層下部的平面狀硅層的第2 導(dǎo)電型硅層予以形成。
13.如權(quán)利要求1至12中任一項(xiàng)所述的半導(dǎo)體器件的制造方法，其特征在于，柱狀第1 導(dǎo)電型硅層的柱徑比屬于第1硬掩模的氮化硅膜掩模的柱徑小。
14.如權(quán)利要求1至13中任一項(xiàng)所述的半導(dǎo)體器件的制造方法，其特征在于，將形成于 柱狀第1導(dǎo)電型硅層下部的平面狀硅層的第2導(dǎo)電型硅層予以形成時所用的雜質(zhì)注入的注 入角度為0度至6度。
15.如權(quán)利要求1至14中任一項(xiàng)所述的半導(dǎo)體器件的制造方法，其特征在于，以未使雜 質(zhì)注入柱狀第1導(dǎo)電型半導(dǎo)體層上部的方式，將形成于柱狀第1導(dǎo)電型硅層下部的平面狀 硅層的第2導(dǎo)電型硅層予以形成。
16.如權(quán)利要求1至15中任一項(xiàng)所述的半導(dǎo)體器件的制造方法，其特征在于，含有下列 步驟進(jìn)行硅表面的氧化，進(jìn)行氮化硅膜掩模的蝕刻，將氮化硅膜掩模的柱徑縮小得比柱狀 第1導(dǎo)電型硅層的柱徑還小的步驟；并且利用之后進(jìn)行的干蝕刻去除高介電常數(shù)的柵極絕緣膜。
17.如權(quán)利要求1至16中任一項(xiàng)所述的半導(dǎo)體器件的制造方法，其特征在于，含有下列 步驟蝕刻去除犧牲氧化膜，形成氧化鉿等高介電常數(shù)的柵極絕緣膜，并以埋沒柱狀第1導(dǎo) 電型硅層的方式成膜金屬作為柵極電極的步驟；以及以化學(xué)機(jī)械研磨來研磨金屬，將柵極電極頂面予以平坦化的步驟；并且，在化學(xué)機(jī)械研磨中，將屬于第1硬掩模的氮化硅膜作為化學(xué)機(jī)械研磨的阻擋件 使用，借此重現(xiàn)性佳地抑制化學(xué)機(jī)械研磨的研磨量。
18.如權(quán)利要求1至17中任一項(xiàng)所述的半導(dǎo)體器件的制造方法，其特征在于，含有下列 步驟通過對屬于柵極電極的金屬進(jìn)行回蝕，形成具有所希望的柵極長度的柵極電極的步 驟；以及于屬于柵極電極的金屬及柱狀第1導(dǎo)電型硅層的表面形成氧化硅膜的步驟；并且，通過該氧化硅膜覆蓋金屬，在后段步驟中能夠不用考慮金屬污染而進(jìn)行處理，并 保護(hù)柵極頂面不受濕處理或干處理，而能夠抑制柵極長度的變動、與從柵極頂面對柵極絕 緣膜的破壞。
19.如權(quán)利要求1至18中任一項(xiàng)所述的半導(dǎo)體器件的制造方法，其特征在于，含有下列 步驟將具有以所希望的柵極電極的膜厚與柵極絕緣膜的膜厚的和減去氧化硅膜的膜厚而 得的膜厚的氮化硅膜予以成膜的步驟；以及通過對氮化硅膜與氧化硅膜進(jìn)行回蝕形成氧化硅膜側(cè)墻與氮化硅膜側(cè)墻的步驟；并且，由于氮化硅膜側(cè)墻的膜厚與氧化硅膜側(cè)墻的膜厚的和會成為由金屬所構(gòu)成的柵 極電極的膜厚與柵極絕緣膜的膜厚的和，因此，通過調(diào)整氮化硅膜的成膜膜厚及回蝕條件便能夠形成所希望膜厚的柵極電極； 且含有以下步驟涂布反射防止膜層及光刻膠，利用光刻而通過光刻膠形成柵極配線圖案，且將光刻膠 作為掩模，對反射防止膜層、氧化硅膜及屬于柵極電極的金屬進(jìn)行蝕刻以形成柵極電極及 柵極配線的步驟；以干蝕刻或濕蝕刻去除柱狀第1導(dǎo)電型硅層上部的氮化硅膜及氧化硅膜側(cè)墻與氮化 硅膜側(cè)墻的步驟；成膜氧化硅膜與氮化硅膜，且對氮化硅膜進(jìn)行回蝕，對氧化硅膜進(jìn)行蝕刻，使形成于 柱狀第1導(dǎo)電型硅層下部的平面狀硅層的第2導(dǎo)電型硅層及柱狀第1導(dǎo)電型硅層的上部 露出，且在柵極電極上部且柱狀第1導(dǎo)電型硅層上部側(cè)壁形成氧化硅膜側(cè)墻與氮化硅膜側(cè) 墻，于柵極電極的側(cè)壁形成氧化硅膜側(cè)墻與氮化硅膜側(cè)墻即絕緣膜側(cè)墻的步驟；通過雜質(zhì)注入等而將第2導(dǎo)電型的雜質(zhì)導(dǎo)入至柱狀第1導(dǎo)電型硅層的上部，而于柱狀 第1導(dǎo)電型硅層上部形成第2導(dǎo)電型硅層的步驟；以及濺鍍鎳或鈷等金屬膜，施加熱處理，借此使形成于柱狀第1導(dǎo)電型硅層下部的平面狀 硅層的第2導(dǎo)電型硅層及形成于柱狀第1導(dǎo)電型硅層上部的第2導(dǎo)電型硅層的表面成為金 屬與半導(dǎo)體的化合物，并將未反應(yīng)的金屬膜予以去除，借此于形成于柱狀第1導(dǎo)電型硅層 下部的平面狀硅層的第2導(dǎo)電型硅層及形成于柱狀第1導(dǎo)電型硅層上部的第2導(dǎo)電型硅層 上形成金屬與半導(dǎo)體的化合物的步驟；由于通過氧化硅膜側(cè)墻及氮化硅膜側(cè)墻，使柵極電極與形成于柱狀第1導(dǎo)電型硅層下 部的平面狀硅層的第2導(dǎo)電型硅層及形成于柱狀第1導(dǎo)電型硅層上部的第2導(dǎo)電型硅層分 離，因此，能夠防止因金屬與半導(dǎo)體的化合物所導(dǎo)致的柵極電極與形成于柱狀第1導(dǎo)電型 硅層下部的平面狀硅層的第2導(dǎo)電型硅層及形成于柱狀第1導(dǎo)電型硅層上部的第2導(dǎo)電型 硅層的短路；并且，通過以氮化硅膜覆蓋柱狀第1導(dǎo)電型硅層上部的側(cè)壁，控制來自柱狀第1導(dǎo)電型 硅層的側(cè)壁的金屬與半導(dǎo)體的化合物化。
20.如權(quán)利要求1至19中任一項(xiàng)所述的半導(dǎo)體器件的制造方法，其特征在于，含有下列 步驟成膜氮化硅膜等作為接觸阻擋件的步驟；在成膜氧化硅膜作為層間膜后，以化學(xué)機(jī)械研磨進(jìn)行平坦化的步驟； 于形成于柱狀第1導(dǎo)電型硅層下部的平面狀硅層的第2導(dǎo)電型硅層上、柵極電極上、及 形成于柱狀第1導(dǎo)電型硅層上部的第2導(dǎo)電型硅層上，通過蝕刻形成接觸孔的步驟；在將鉭、氮化鉭、鈦、或氮化鈦等阻障金屬成膜于接觸孔后，通過濺鍍或電鍍來成膜鎢、 或銅及含銅的合金等金屬，再以化學(xué)機(jī)械研磨形成接觸部插塞的步驟；成膜碳化硅等的第1層配線的蝕刻阻擋件，接著成膜屬于第1配線層的層間膜的低介 電常數(shù)膜的步驟；以及圖案化第1配線層，形成第1配線層的溝圖案，且在成膜鉭、氮化鉭、鈦、或氮化鈦等阻 障金屬后，通過濺鍍或電鍍來成膜鎢、或銅及含銅的合金等金屬，再以化學(xué)機(jī)械研磨形成第 1層配線的步驟。
21.如權(quán)利要求1至20中任一項(xiàng)所述的半導(dǎo)體器件的制造方法，其特征在于，在柱狀硅層上部的接觸孔與柵極配線上的接觸孔的層間膜蝕刻步驟后，進(jìn)行柱狀硅層下部的平面 狀硅層上的接觸孔的層間膜蝕刻步驟，之后，對柱狀硅層上部的接觸孔、柵極配線上的接觸 孔、及柱狀硅層下部的平面狀硅層上的接觸孔的接觸阻擋件進(jìn)行蝕刻。
22.如權(quán)利要求1至20中任一項(xiàng)所述的半導(dǎo)體器件的制造方法，其特征在于，在柱狀 硅層下部的平面狀硅層上的接觸孔的層間膜蝕刻步驟后，進(jìn)行柱狀硅層上部的接觸孔與柵 極配線上的接觸孔的層間膜蝕刻步驟，之后，對柱狀硅層上部的接觸孔、柵極配線上的接觸 孔、及柱狀硅層下部的平面狀硅層上的接觸孔的接觸阻擋件進(jìn)行蝕刻。
23.如權(quán)利要求1至20中任一項(xiàng)所述的半導(dǎo)體器件的制造方法，其特征在于，在柱狀 硅層上部的接觸孔的層間膜蝕刻步驟后，進(jìn)行柵極配線上的接觸孔與柱狀硅層下部的平面 狀硅層上的接觸孔的層間膜蝕刻步驟，之后，對柱狀硅層上部的接觸孔、柵極配線上的接觸 孔、及柱狀硅層下部的平面狀硅層上的接觸孔的接觸阻擋件進(jìn)行蝕刻。
24.如權(quán)利要求1至20中任一項(xiàng)所述的半導(dǎo)體器件的制造方法，其特征在于，在柵極 配線上的接觸孔與柱狀硅層下部的平面狀硅層上的接觸孔的層間膜蝕刻步驟后，進(jìn)行柱狀 硅層上部的接觸孔的層間膜蝕刻步驟，之后，對柱狀硅層上部的接觸孔、柵極配線上的接觸 孔、及柱狀硅層下部的平面狀硅層上的接觸孔的接觸阻擋件進(jìn)行蝕刻。
25.一種半導(dǎo)體器件，其特征在于，具備平面狀半導(dǎo)體層，形成于襯底上，且形成有第2導(dǎo)電型半導(dǎo)體層，且在該第2導(dǎo)電型半 導(dǎo)體層形成有金屬與半導(dǎo)體的化合物；柱狀第1導(dǎo)電型半導(dǎo)體層，形成于該平面狀半導(dǎo)體層上，且于上部形成有第2導(dǎo)電型半 導(dǎo)體層，且在該第2導(dǎo)電型半導(dǎo)體層形成有金屬與半導(dǎo)體的化合物；柵極絕緣膜，形成在該柱狀第1導(dǎo)電型半導(dǎo)體層的周圍；柵極電極，由金屬所構(gòu)成，包圍該柵極絕緣膜；以及絕緣膜，在該柵極電極上部且為所述柱狀第1導(dǎo)電型半導(dǎo)體層的上部側(cè)壁形成為側(cè)墻 狀，并且于所述柵極電極的側(cè)壁形成為側(cè)墻狀。
26.如權(quán)利要求25所述的半導(dǎo)體器件，其特征在于，從所述柱狀第1導(dǎo)電型半導(dǎo)體層的 中心到所述平面狀半導(dǎo)體層的端緣的長度大于從所述柱狀第1導(dǎo)電型半導(dǎo)體層的中心到 側(cè)壁的長度、所述柵極絕緣膜的厚度、所述柵極電極的厚度、以及于所述柵極電極的側(cè)壁形 成為側(cè)墻狀的所述絕緣膜的和。
全文摘要
本發(fā)明的半導(dǎo)體器件的制造方法含有下列步驟于平面狀半體層上形成柱狀的第1導(dǎo)電型半導(dǎo)體層的步驟；于平面狀半導(dǎo)體層形成第1個第2導(dǎo)電型半導(dǎo)體層的步驟；于第1導(dǎo)電型半導(dǎo)體層的周圍形成柵極絕緣膜及由金屬所構(gòu)成的柵極電極的步驟；于柵極上部且第1導(dǎo)電型半導(dǎo)體層上部側(cè)壁及柵極電極側(cè)壁將絕緣膜形成為側(cè)墻狀的步驟；于第1導(dǎo)電型半導(dǎo)體層上部形成第2個第2導(dǎo)電型半導(dǎo)體層的步驟；于第1個及第2個第2導(dǎo)電型半導(dǎo)體層與柵極電極形成金屬與半導(dǎo)體的化合物的步驟；及于第1個及第2個第2導(dǎo)電型半導(dǎo)體層上形成接觸部的步驟。
文檔編號H01L21/336GK101946329SQ200980105298
公開日2011年1月12日 申請日期2009年2月16日 優(yōu)先權(quán)日2008年2月15日
發(fā)明者中村廣記, 工藤智彥, 新井紳太郎, 舛岡富士雄 申請人:日本優(yōu)尼山帝斯電子株式會社