專(zhuān)利名稱：半導(dǎo)體器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及在半導(dǎo)體器件中能使噪聲電流減少的技術(shù)。
背景技術(shù)：
近年來(lái)，在安裝有LSI(Large Scale Integrated Circuit)的電子控制基板逐 漸增加之中，LSI的工作頻率的高次諧波成為傳導(dǎo)、輻射噪聲，影響其他設(shè)備的電磁干擾 (EMI :Electro-Magnetic Interference)成為問(wèn)題。作為電子設(shè)備等產(chǎn)生的EMI的主要原因，可列舉出LSI等內(nèi)部電路的高速開(kāi)關(guān)工 作中產(chǎn)生的高頻電流。在LSI內(nèi)部產(chǎn)生的高頻電流向電路基板傳播，引起來(lái)自電路基板的 輻射。另外，還有可能引起經(jīng)由連接在電路基板上的連接器向布線或其他基板傳播、輻射。 針對(duì)該問(wèn)題，提出了防止從LSI向電路基板傳播高頻電流的技術(shù)。例如，專(zhuān)利文獻(xiàn)1公開(kāi)了利用如下構(gòu)成來(lái)提高低通濾波器的效果，即在安裝LSI 的電路基板中具備將電源端子與通孔電連接的第一電容器、第一電源布線、第二電源布線 以及第二電容器，在預(yù)定頻率范圍內(nèi)使電源布線的特性阻抗大小為電容器阻抗大小的三倍 以上，而且使電源布線的長(zhǎng)度在將20mm乘以電路基板的波長(zhǎng)縮短率后的值以上且在將預(yù) 定頻率的上限頻率的1/4波長(zhǎng)乘以波長(zhǎng)縮短率后的值以下。另外，例如專(zhuān)利文獻(xiàn)2公開(kāi)了如下的半導(dǎo)體器件的構(gòu)成在布線基板上配設(shè)預(yù)定 的布線，在形成有在接近該布線的位置上配置有電磁波遮斷膜(金屬箔)的布線基板、以及 在半導(dǎo)體芯片的集成電路的面上配置絕緣膜，在該電磁波遮斷膜上隔著絕緣膜配置導(dǎo)線， 將該導(dǎo)線與半導(dǎo)體芯片的外部端子電連接，使用密封材料密封而成。根據(jù)該結(jié)構(gòu)，能夠?qū)崿F(xiàn) 由布線或者半導(dǎo)體封裝內(nèi)的導(dǎo)線產(chǎn)生的布線電感的減少和感應(yīng)性串?dāng)_(cross talk)的減 少。對(duì)應(yīng)于此，在非專(zhuān)利文獻(xiàn)1中，作為抑制成為輻射的主要原因的以同相位流過(guò)電 源布線/接地(GND)布線的高頻電流(共模電流)的方法，提出了使印刷電路板的布線圖 案產(chǎn)生的寄生電感和電容適當(dāng)平衡的方法。圖12示出該方法的概要。圖12是表示電子設(shè)備中的共模電流產(chǎn)生的狀況的示意圖。圖12的上層所示那 樣，電子設(shè)備由安裝有半導(dǎo)體器件10的電路基板201、電源電纜202、電源203、以及基準(zhǔn)接 地101構(gòu)成。將該構(gòu)成電路分別等效電路化后的電路是圖12的下層的圖。電路基板201用等效電路501表示，電源電纜202用等效電路502表示，電源203 用等效電路503表示。在等效電路501內(nèi)，使用具有噪聲源500的半導(dǎo)體器件10的等效電 路510、電路基板201的電源布線圖案521和接地布線圖案522分別相對(duì)于基準(zhǔn)接地101 具有的寄生電容531、532以及寄生電感來(lái)表示。另外，電源電纜202的等效電路502、電源 203的等效電路503也同樣地使用相對(duì)于基準(zhǔn)接地101的寄生電容、寄生電感、以及電源布 線/接地布線間的寄生電容來(lái)表示。在該構(gòu)成電路的等效電路中存在2個(gè)噪聲電流環(huán)路。從半導(dǎo)體器件10漏出的噪 聲電流形成經(jīng)由電路基板201的電源布線圖案521的寄生電容531流過(guò)基準(zhǔn)接地101的電源側(cè)噪聲電流環(huán)路402、和經(jīng)由電路基板201的接地布線圖案522的寄生電容532流過(guò)基準(zhǔn) 接地101的接地側(cè)噪聲電流環(huán)路403。以同相位流過(guò)電源布線/接地布線(GND布線)的高 頻電流即共模電流由這兩個(gè)噪聲電流的差產(chǎn)生。兩個(gè)噪聲電流產(chǎn)生差值是由于兩個(gè)噪聲電流環(huán)路的阻抗存在差異的緣故，為了減 少共模電流，控制噪聲電流環(huán)路的寄生電容和基板布線圖案的寄生電感、并使兩個(gè)噪聲電 流環(huán)路的阻抗相匹配尤為重要。將其稱為阻抗的平衡化。反之，將阻抗存在差值的狀態(tài)表 現(xiàn)為阻抗不平衡。在非專(zhuān)利文獻(xiàn)1中，使電路基板的布線圖案變化，控制寄生電容的值而使 阻抗平衡化，從而抑制了共模電流。另外，作為抑制共模電流的其他方法，專(zhuān)利文獻(xiàn)3公開(kāi)了如下技術(shù)，即通過(guò)在接 地層設(shè)置貫通的部分以使位于印刷電路板上所布線的通信線的下部，利用接近貫通部分而 流過(guò)的兩個(gè)環(huán)路電流產(chǎn)生方向相反的2個(gè)磁通，該2個(gè)磁通相互抵消，從而使共模電流的水 平衰減。專(zhuān)利文獻(xiàn)1 日本特開(kāi)2001-119110號(hào)公報(bào)專(zhuān)利文獻(xiàn)2 日本特開(kāi)平11-220056號(hào)公報(bào)專(zhuān)利文獻(xiàn)3 日本特開(kāi)2000-307205號(hào)公報(bào)非專(zhuān)利文獻(xiàn)1 電子信息通信學(xué)會(huì)論文雜志CVol. J89-C No. Ilpp. 854-865

發(fā)明內(nèi)容
上述專(zhuān)利文獻(xiàn)1、2提出了防止從半導(dǎo)體器件向電路基板傳播高頻電流的構(gòu)造的 方案。根據(jù)上述兩個(gè)方法，能夠抑制高頻電流向2個(gè)環(huán)路的傳播(差模電流)。但是，無(wú)法 有效地抑制作為輻射的主要原因的以同相位流過(guò)電源布線/接地(接地)布線的高頻電流 (共模電流)。另外，非專(zhuān)利文獻(xiàn)1中示出了抑制電路基板的阻抗的不平衡并抑制共模電流的方 法。但是，非專(zhuān)利文獻(xiàn)1的方法必須在含有半導(dǎo)體器件和電路基板的整個(gè)系統(tǒng)進(jìn)行平衡化。 因此，需要按每個(gè)電路基板的布局進(jìn)行阻抗的調(diào)整，有時(shí)花費(fèi)成本和設(shè)計(jì)的時(shí)間。另外，專(zhuān) 利文獻(xiàn)3所公開(kāi)的技術(shù)是利用電路基板的構(gòu)造在電路基板中抑制共模電流的技術(shù)。因此，本發(fā)明的目的在于提供一種半導(dǎo)體器件，能夠在半導(dǎo)體器件的內(nèi)部取得電 源布線/接地布線的阻抗的匹配，抑制共模電流，不依賴于電路基板的安裝布局而使噪聲 電流減少。本發(fā)明的上述以及其他目的和新特征通過(guò)本說(shuō)明書(shū)的記敘和附圖來(lái)明確。下面，簡(jiǎn)單說(shuō)明本申請(qǐng)所公開(kāi)的發(fā)明中具有代表性的技術(shù)方案的概要。本發(fā)明的代表性實(shí)施方式的半導(dǎo)體器件包括封裝襯底；安裝在上述封裝襯底上 的半導(dǎo)體芯片；向上述半導(dǎo)體芯片提供第一電源電位的第一布線；向上述半導(dǎo)體芯片提供 低于上述第一電源電位的第二電源電位的第二布線，上述半導(dǎo)體器件的特征在于，還包括 具有與上述第一電源電位以及上述第二電源電位不同的第三電位的導(dǎo)電板，而且，還包括 第一元件和第二元件中的至少一個(gè)，上述第一元件設(shè)置在上述第一布線的路徑上，并用于 調(diào)整上述第一布線和上述第二布線的阻抗，上述第二元件設(shè)置在上述第二布線的路徑上， 并用于調(diào)整上述第一布線和上述第二布線的阻抗。下面，簡(jiǎn)單說(shuō)明通過(guò)本申請(qǐng)所公開(kāi)的發(fā)明中具有代表性的技術(shù)方案所得到的效果。根據(jù)本發(fā)明的代表性的實(shí)施方式，能夠僅在半導(dǎo)體器件的內(nèi)部將半導(dǎo)體器件的阻 抗的不平衡進(jìn)行平衡化，能夠不受外部電路基板的布線狀態(tài)的影響而抑制半導(dǎo)體器件的 EMI。


圖1是表示本發(fā)明實(shí)施方式1的半導(dǎo)體器件的結(jié)構(gòu)例的圖。圖2是表示本發(fā)明實(shí)施方式1的半導(dǎo)體器件的結(jié)構(gòu)例的圖。圖3是表示本發(fā)明實(shí)施方式1的半導(dǎo)體器件的近似等效電路的圖。圖4是表示更近似本發(fā)明實(shí)施方式1的半導(dǎo)體器件的等效電路的等效電路的圖。圖5是表示將本發(fā)明實(shí)施方式1的未安裝導(dǎo)電板的結(jié)構(gòu)的半導(dǎo)體器件安裝在電路 基板上時(shí)的共模電流的產(chǎn)生狀況的圖。圖6是表示將本發(fā)明實(shí)施方式1的安裝了導(dǎo)電板的結(jié)構(gòu)的半導(dǎo)體器件安裝在電路 基板上時(shí)的共模電流的產(chǎn)生狀況的圖。圖7是表示本發(fā)明實(shí)施方式2的半導(dǎo)體器件的結(jié)構(gòu)例的圖。圖8是表示本發(fā)明實(shí)施方式3的半導(dǎo)體器件的結(jié)構(gòu)例的圖。圖9是表示本發(fā)明實(shí)施方式3的半導(dǎo)體器件的等效電路的圖。圖10是表示本發(fā)明實(shí)施方式4的半導(dǎo)體器件的結(jié)構(gòu)例的圖。圖11是表示本發(fā)明實(shí)施方式4的半導(dǎo)體器件的等效電路的圖。圖12是表示電子設(shè)備的共模電流產(chǎn)生的狀況的示意圖。圖13是表示測(cè)量共模電流的產(chǎn)生狀況的測(cè)量系統(tǒng)的結(jié)構(gòu)的圖。圖14是表示本發(fā)明實(shí)施方式5的半導(dǎo)體器件的安裝例的圖。圖15是表示本發(fā)明實(shí)施方式5的半導(dǎo)體器件的第一層的安裝例的圖。圖16是表示本發(fā)明實(shí)施方式5的半導(dǎo)體器件的第二層的安裝例的圖。圖17是表示本發(fā)明實(shí)施方式5的半導(dǎo)體器件的第三層的安裝例的圖。圖18是表示本發(fā)明實(shí)施方式6的半導(dǎo)體器件的結(jié)構(gòu)例的圖。圖19是表示本發(fā)明實(shí)施方式6的半導(dǎo)體器件的等效電路的圖。圖20是表示本發(fā)明實(shí)施方式7的半導(dǎo)體器件的結(jié)構(gòu)例的圖。圖21是表示本發(fā)明實(shí)施方式7的半導(dǎo)體器件的等效電路的圖。圖22是表示本發(fā)明實(shí)施方式8的半導(dǎo)體器件的結(jié)構(gòu)例的圖。圖23是表示本發(fā)明實(shí)施方式9的半導(dǎo)體器件的結(jié)構(gòu)例的圖。圖24是表示將本發(fā)明實(shí)施方式1的半導(dǎo)體器件安裝在電路基板上時(shí)的共模電流 401的產(chǎn)生狀況的圖。圖25是表示將本發(fā)明實(shí)施方式1的半導(dǎo)體器件安裝在電路基板上時(shí)的阻抗積的 比的容許誤差的圖。
具體實(shí)施例方式以下，根據(jù)附圖來(lái)詳細(xì)說(shuō)明本發(fā)明的實(shí)施方式。在用于說(shuō)明實(shí)施方式的全部附圖 中，原則上對(duì)相同部分標(biāo)記同一標(biāo)號(hào)，省略其反復(fù)的說(shuō)明。
<實(shí)施方式1>以下，說(shuō)明本發(fā)明實(shí)施方式1的半導(dǎo)體器件。圖1和圖2是表示本實(shí)施方式的半 導(dǎo)體器件的結(jié)構(gòu)例的圖。半導(dǎo)體芯片12的電源用端子經(jīng)由導(dǎo)線13與形成于布線層的電源布線15相連接。 電源布線15經(jīng)由阻抗調(diào)整元件31連接到電源層22。另外，同樣地，半導(dǎo)體芯片12的接地 端子經(jīng)由導(dǎo)線14與形成于布線層的接地布線16相連接。接地布線16經(jīng)由阻抗調(diào)整元件 32與接地層23相連接。在封裝襯底的各層間填充有介質(zhì)21。在半導(dǎo)體器件10的最下層配置導(dǎo)電板11。導(dǎo)電板11具有相對(duì)于基準(zhǔn)接地101的 與半導(dǎo)體器件10內(nèi)部的電源布線15/接地布線16不同的電位，使電源布線15/接地布線 16產(chǎn)生寄生電容。導(dǎo)電板11設(shè)置在電源布線15/接地布線16的正下方、半導(dǎo)體器件10的 與電路基板的接觸面?zhèn)取Ｔ诒緦?shí)施方式中，如此配置了導(dǎo)電板11，但只要使電源布線15/接地布線16產(chǎn)生 寄生電容，導(dǎo)電板11的大小任意均可。另外，優(yōu)選的是，導(dǎo)電板11設(shè)置在半導(dǎo)體器件10的 與電路基板的接觸面?zhèn)?，但只要是使半?dǎo)體器件10內(nèi)部的電源布線15/接地布線16產(chǎn)生 寄生電容的位置，則可以任意配置。圖3是表示本實(shí)施方式的半導(dǎo)體器件10的近似等效電路的圖。在圖3中，等效電 路包括半導(dǎo)體器件10、安裝有半導(dǎo)體器件10的電路基板61以及電源電纜62。當(dāng)圖1和圖 2所示的半導(dǎo)體芯片12工作時(shí)，半導(dǎo)體器件10中流過(guò)貫通電流100。在半導(dǎo)體器件10的 內(nèi)部的電源布線15、接地布線16分別產(chǎn)生了寄生電感43、44，而且與導(dǎo)電板11之間分別產(chǎn) 生了寄生電容41、42。寄生電容45是電源布線15/接地布線16間的寄生電容，寄生電容46是導(dǎo)電板11 與基準(zhǔn)接地101之間的寄生電容。在圖3中的V-G之間存在寄生電容45，但也可以在V-G 之間安裝旁路電容器。此時(shí)，V-G間的阻抗設(shè)為充分小于阻抗調(diào)整元件31、32、寄生電感43、 44的布線阻抗的值，設(shè)為高頻的同電位。圖4是表示更近似圖3所示的等效電路的等效電路的圖。在圖4中，連接點(diǎn)102 是連接半導(dǎo)體器件10和電路基板61的點(diǎn)，進(jìn)而，示出了電路基板61和電源電纜62的阻抗 即共模阻抗52、共模電流53、共模電壓54。在該電路中，導(dǎo)出抑制共模電流53的條件。將圖4的電路中的電源布線15/接地布線16與導(dǎo)電板11之間的寄生電容41、42 的阻抗分別設(shè)為Zcv、zcg。另外，將電源布線15/接地布線16的寄生電感43、44和阻抗調(diào)整 元件31、32分別合成后的阻抗值即合成阻抗47、48設(shè)為\、、\。另外，將電路基板和電源 電纜的阻抗即共模阻抗52設(shè)為Z。，共模電壓54設(shè)為\，噪聲源51的電壓設(shè)為Vd。此時(shí)，共 模電壓54可用下式來(lái)表示。[式1] 共模電流53與共模電壓54成比例。因此，用于抑制共模電流53的條件作為下式而得到。[式2]ZcvZls = ZcsZlv該式與圖4的電橋電路平衡化的條件相同。在此，當(dāng)將寄生電容41、42分別設(shè)為 Cv、Cg，將電源布線15/接地布線16的寄生電感43、44分別設(shè)為L(zhǎng)v、Lg，將阻抗調(diào)整元件31、 32分別設(shè)為L(zhǎng)v’、Lg’時(shí)，能得到以下的式子。[式3]Cg(Lg+Lg' ) = CV(LV+LV')可知通過(guò)調(diào)整阻抗調(diào)整元件31、32以滿足該條件，就能夠抑制共模電流53。作為相對(duì)于本實(shí)施方式的半導(dǎo)體器件10的比較例，示出圖1所示的半導(dǎo)體器件10 的結(jié)構(gòu)中將未安裝導(dǎo)電板11的結(jié)構(gòu)的半導(dǎo)體器件10安裝在電路基板上時(shí)共模電流的產(chǎn)生 狀況、和將安裝有導(dǎo)電板11的結(jié)構(gòu)的半導(dǎo)體器件10安裝在電路基板上時(shí)的共模電流的產(chǎn) 生狀況。圖13是表示測(cè)量共模電流的產(chǎn)生狀況的測(cè)量系統(tǒng)的結(jié)構(gòu)的圖。在圖13中，測(cè)量 系統(tǒng)包括安裝有半導(dǎo)體器件10的電路基板201、電源電纜202、模擬負(fù)載電路204以及電源 203。電源電纜202位于與電路基板201相距1500mm的長(zhǎng)度、與基準(zhǔn)接地101相距50mm的 高度的位置。另外，電路基板201也位于與基準(zhǔn)接地101相距50mm的高度的位置。電流探 針302固定在與電路基板201相距50mm的位置。使電路基板201工作，使用電流探針302和頻譜分析儀301來(lái)測(cè)量出流過(guò)電源電 纜202的共模電流401。測(cè)量出針對(duì)圖1的半導(dǎo)體器件10的上部的阻抗調(diào)整元件31、32利 用電感元件將接地端子側(cè)的阻抗調(diào)整元件32的值固定為ΙΟηΗ、并使電源端子側(cè)的阻抗調(diào) 整元件31的值從InH變化到IOOnH時(shí)的共模電流401的變化量。圖5是表示將未安裝導(dǎo)電板11的結(jié)構(gòu)的半導(dǎo)體器件10安裝在電路基板201上時(shí) 共模電流401的產(chǎn)生狀況的圖，圖6是表示將安裝有導(dǎo)電板11的結(jié)構(gòu)的半導(dǎo)體器件10安 裝在電路基板201上時(shí)共模電流401的產(chǎn)生狀況的圖。將電源端子側(cè)的阻抗調(diào)整元件31 的值設(shè)為L(zhǎng)g，將接地端子側(cè)的阻抗調(diào)整元件32的值設(shè)為L(zhǎng)v，將Lg與Lv之比作為阻抗調(diào)整比 而取為橫軸，將共模電流401取為縱軸，進(jìn)行了比較。由圖5、圖6的結(jié)果均得知，通過(guò)利用阻抗調(diào)整元件31、32調(diào)整阻抗，能夠抑制共模 電流401。另外，在圖5中，受到安裝有半導(dǎo)體器件10的電路基板201的布線圖案的影響， 圖3所示的寄生電容41、42沒(méi)有唯一確定，所以共模電流401為最小的平衡點(diǎn)隨頻率的不 同而不同。因此，由于電路基板201的布局而使共模電流401的抑制效果產(chǎn)生偏差。相對(duì)于 此，在安裝有導(dǎo)電板11的結(jié)構(gòu)的半導(dǎo)體器件10中，如圖6那樣，平衡點(diǎn)唯一地確定，能夠不 受電路基板201的影響而抑制共模電流401。如以上那樣，在具有導(dǎo)電板11的結(jié)構(gòu)的本實(shí)施方式的半導(dǎo)體器件10中，通過(guò)使用 阻抗調(diào)整元件31、32僅在半導(dǎo)體器件10的內(nèi)部調(diào)整阻抗進(jìn)行平衡化，能夠不受安裝半導(dǎo)體 器件10的電路基板201的布線圖案的影響而抑制共模電流。<實(shí)施方式2>以下，說(shuō)明本發(fā)明實(shí)施方式2的半導(dǎo)體器件。圖7是表示本實(shí)施方式的半導(dǎo)體器件的結(jié)構(gòu)例的圖。本實(shí)施方式的半導(dǎo)體器件10是圖1所示的半導(dǎo)體器件10的結(jié)構(gòu)中的電 源層22、接地層23不是位于同一面的層而是位于不同層時(shí)的例子。在電源布線15/接地布線16位于同一面內(nèi)、或者進(jìn)行了多層化時(shí)，半導(dǎo)體器件10 都能夠與圖3所示的等效電路同樣地處理，與實(shí)施方式1的情況相同，通過(guò)使用阻抗調(diào)整元 件31、32調(diào)整阻抗，能夠抑制共模電流。<實(shí)施方式3>以下，說(shuō)明本發(fā)明實(shí)施方式3的半導(dǎo)體器件。圖8是表示本實(shí)施方式的半導(dǎo)體器 件的結(jié)構(gòu)例的圖。半導(dǎo)體芯片12的電源用端子經(jīng)由導(dǎo)線13與形成于布線層的電源布線15 相連接。電源布線15連接到電源層22，并且經(jīng)由阻抗調(diào)整元件33連接到導(dǎo)電板11。另外， 同樣地，半導(dǎo)體芯片12的接地端子經(jīng)由導(dǎo)線14與接地布線16相連接。接地布線16連接 在接地層23上，并且經(jīng)由阻抗調(diào)整元件34連接到導(dǎo)電板11。在封裝襯底的各層間填充有 介質(zhì)21。在半導(dǎo)體器件10的最下層配置導(dǎo)電板11。導(dǎo)電板11具有相對(duì)于基準(zhǔn)接地101的 與半導(dǎo)體器件10內(nèi)部的電源布線15/接地布線16不同的電位，使電源布線15/接地布線 16產(chǎn)生寄生電容。與實(shí)施方式1同樣地，導(dǎo)電板11的大小只要是使電源布線15/接地布線 16產(chǎn)生寄生電容，則任意均可。另外，優(yōu)選的是，導(dǎo)電板11設(shè)置在半導(dǎo)體器件10的與電路 基板的接觸面?zhèn)龋灰鞘拱雽?dǎo)體器件10內(nèi)部的電源布線15/接地布線16產(chǎn)生寄生電 容的位置，則可以任意配置。圖9是表示本實(shí)施方式的半導(dǎo)體器件10的等效電路的圖。使用分別設(shè)置于電源布 線15/接地布線16的阻抗調(diào)整元件33、34、電源布線15和導(dǎo)電板11產(chǎn)生的寄生電容41、 接地布線16和導(dǎo)電板11產(chǎn)生的寄生電容42、電源布線15的寄生電感43、接地布線16的 寄生電感44來(lái)表示半導(dǎo)體器件10的電源布線15/接地布線16的等效電路。為了抑制圖9的共模電流53，只要抑制共模電壓54的產(chǎn)生即可。在圖9所示的等 效電路中，如果將由噪聲源51、寄生電容41、42、寄生電感43、44、阻抗調(diào)整元件33、34構(gòu)成 的電橋電路平衡化，則能夠抑制共模電壓54的產(chǎn)生。此時(shí)，噪聲源51、寄生電容41、42、寄 生電感43、44是根據(jù)半導(dǎo)體器件10的構(gòu)造確定的，所以通過(guò)調(diào)整阻抗調(diào)整元件33、34，能夠 將電橋電路平衡化。S卩，當(dāng)將圖9的電路中的寄生電容41、42和阻抗調(diào)整元件33、34的阻抗分別合成 后的值設(shè)為Z。v、Z。g，而且，將寄生電感43、44的阻抗分別設(shè)為H時(shí)，電橋電路平衡化的 條件與實(shí)施方式1的式2相同，將寄生電容41、42分別設(shè)為Cv、Cg，將阻抗調(diào)整元件33、34 分別設(shè)為C/、C/，寄生電感43、44分別設(shè)為L(zhǎng)v、Lg時(shí)，能得到下式。[式4](Cg+Cg' )Lg = (Cv+Cv' )LV可知通過(guò)調(diào)整阻抗調(diào)整元件33、34以滿足該條件，就能夠抑制共模電流53。此時(shí)， 對(duì)阻抗調(diào)整元件33、34使用電容性的調(diào)整元件，以使電源布線15/接地布線16和導(dǎo)電板11 不會(huì)在低頻區(qū)域短路。<實(shí)施方式4>以下，說(shuō)明本發(fā)明實(shí)施方式4的半導(dǎo)體器件。圖10是表示本實(shí)施方式的半導(dǎo)體器 件的結(jié)構(gòu)例的圖。半導(dǎo)體芯片12的電源用端子經(jīng)由導(dǎo)線13與形成于布線層的電源布線15相連接。電源布線15經(jīng)由阻抗調(diào)整元件31連接到電源層22，并且經(jīng)由阻抗調(diào)整元件33連 接到導(dǎo)電板11。另外，同樣地，半導(dǎo)體芯片12的接地端子經(jīng)由導(dǎo)線14連接在接地布線16。 接地布線16經(jīng)由阻抗調(diào)整元件32連接在接地層23，并且經(jīng)由阻抗調(diào)整元件34連接到導(dǎo)電 板11。在封裝襯底的各層間填充有介質(zhì)21。在半導(dǎo)體器件10的最下層配置導(dǎo)電板11。導(dǎo)電板11具有相對(duì)于基準(zhǔn)接地101的 與半導(dǎo)體器件10內(nèi)部的電源布線15/接地布線16不同的電位，使電源布線15/接地布線 16產(chǎn)生寄生電容。與實(shí)施方式1同樣地，導(dǎo)電板11的大小只要是使電源布線15/接地布線 16產(chǎn)生寄生電容，則任意均可。另外，優(yōu)選的是，導(dǎo)電板11設(shè)置在半導(dǎo)體器件10的與電路 基板的接觸面?zhèn)?，但只要是使半?dǎo)體器件10內(nèi)部的電源布線15/接地布線16產(chǎn)生寄生電 容的位置，則可以任意配置。圖11是表示本實(shí)施方式的半導(dǎo)體器件10的等效電路的圖。使用分別設(shè)置于電源 布線15/接地布線16的阻抗調(diào)整元件31、32以及阻抗調(diào)整元件33、34、電源布線15和導(dǎo)電 板11產(chǎn)生的寄生電容41、接地布線16和導(dǎo)電板11產(chǎn)生的寄生電容42、電源布線15的寄 生電感43、接地布線16的寄生電感44來(lái)表示半導(dǎo)體器件10的電源布線15/接地布線16 的等效電路。為了抑制圖11的共模電流53，只要抑制共模電壓54的產(chǎn)生即可。在圖11所示 的等效電路中，如果將由噪聲源51和寄生電容41、42、寄生電感43、44、阻抗調(diào)整元件31、 32、33、34構(gòu)成的電橋電路平衡化，則能夠抑制共模電壓54的產(chǎn)生。此時(shí)，噪聲源51、寄生 電容41、42、寄生電感43、44是根據(jù)半導(dǎo)體器件10的構(gòu)造確定的，所以通過(guò)調(diào)整阻抗調(diào)整元 件31、32、33、34，能夠?qū)㈦姌螂娐菲胶饣?。S卩，當(dāng)將圖11的電路中的寄生電容41、42和阻抗調(diào)整元件33、34的阻抗分別合成 后的值設(shè)為Z。v、z。g，而且，將寄生電感43、44和阻抗調(diào)整元件31、32分別合成后的阻抗值設(shè) 為\、、ZLg時(shí)，電橋電路平衡化的條件與實(shí)施方式1的式2相同，將寄生電容41、42分別設(shè) 為Cv、Cg，將阻抗調(diào)整元件33、34分別設(shè)為Cv’、Cg’，寄生電感43、44分別設(shè)為L(zhǎng)v、Lg，阻抗調(diào) 整元件31、32分別設(shè)為L(zhǎng)v’、Lg，時(shí)，能得到下式。[式5](Cg+Cg' ) (Lg+Lg' ) = (Cv+Cv' ) (Lv+Lg')可知通過(guò)調(diào)整阻抗調(diào)整元件31、32、33、34以滿足該條件，就能夠抑制共模電流 53。此時(shí)，對(duì)阻抗調(diào)整元件33、34使用電容性的調(diào)整元件，以使電源布線15/接地布線16 和導(dǎo)電板11不會(huì)在低頻區(qū)域短路。如上所述，在具有如實(shí)施方式1 4的例子中說(shuō)明的導(dǎo)電板11的結(jié)構(gòu)的半導(dǎo)體器 件10中，通過(guò)使用阻抗調(diào)整元件31、32、33、34僅在半導(dǎo)體器件10的內(nèi)部調(diào)整阻抗進(jìn)行平 衡化，能夠不受安裝半導(dǎo)體器件10的電路基板201的布線圖案的影響而抑制共模電流，使 噪聲電流減少。<實(shí)施方式5>以下，說(shuō)明本發(fā)明實(shí)施方式5的半導(dǎo)體器件。圖14 圖17是表示本實(shí)施方式的 半導(dǎo)體器件的安裝例的圖。圖14是表示半導(dǎo)體器件10的安裝例，圖15 圖17是分別表 示半導(dǎo)體器件10的第一層 第三層的安裝例的圖。半導(dǎo)體芯片12的電源用端子經(jīng)由導(dǎo)線13與形成于第一層的布線層的電源布線25相連接。電源布線25經(jīng)由支柱17與第二層的電源布線152相連接。進(jìn)而，經(jīng)由支柱20與 第一層的電源布線15相連接，經(jīng)由阻抗調(diào)整元件31連接到電源布線151。進(jìn)而，經(jīng)由支柱 201與第二層的電源布線153相連接。另外，同樣地，半導(dǎo)體芯片12的接地端子經(jīng)由導(dǎo)線14與形成于第一層的布線層的 接地布線24相連接。接地布線24經(jīng)由支柱19與第二層的接地布線162相連接。進(jìn)而，經(jīng) 由支柱18與第一層的接地布線16相連接，經(jīng)由阻抗調(diào)整元件32連接到接地布線161。進(jìn) 而，經(jīng)由支柱181與第二層的接地布線163相連接。第三層具有導(dǎo)電板11，而且在各層間填 充有介質(zhì)。如此，如果電源布線/接地布線以經(jīng)由阻抗調(diào)整元件31、32與封裝外部的電源布 線連接的方式進(jìn)行布線，則與實(shí)施方式1 4同樣地，能夠減少共模電流。另外，如本實(shí)施 方式的例子所示，也可以將旁路電容器49安裝在電源布線-接地布線之間?！磳?shí)施方式6>以下，說(shuō)明本發(fā)明實(shí)施方式6的半導(dǎo)體器件。圖18是表示本實(shí)施方式的半導(dǎo)體器 件的結(jié)構(gòu)例的圖。本實(shí)施方式的半導(dǎo)體器件10是將導(dǎo)電板11配置在半導(dǎo)體芯片12和電 源層22及接地層23之間而不是設(shè)置在與電路基板的接觸面?zhèn)葧r(shí)的例子。此時(shí)的等效電路成為如圖19所示那樣，封裝襯底上的電源布線15/接地布線16 相對(duì)于基準(zhǔn)接地101具有寄生電容411、421。但是，例如，為了使封裝襯底內(nèi)的介電常數(shù)部 分地變化，通過(guò)插入介質(zhì)211、使介質(zhì)21的介電常數(shù)變化、縮小封裝襯底間的距離、或者隔 開(kāi)封裝與基準(zhǔn)接地101的距離，能夠增大相對(duì)于寄生電容411、421的寄生電容41、42的值， 減少寄生電容411、421的影響。因此，至此為止同樣地，能夠使用與圖4同樣的等效電路進(jìn) 行處理?！磳?shí)施方式7>以下，說(shuō)明本發(fā)明實(shí)施方式7的半導(dǎo)體器件。圖20是表示本實(shí)施方式的半導(dǎo)體器 件的結(jié)構(gòu)例的圖。本實(shí)施方式的半導(dǎo)體器件10是沒(méi)有阻抗調(diào)整用元件31、32時(shí)的例子。另 外，圖21是表示本實(shí)施方式的半導(dǎo)體器件10的等效電路的圖。使用電源布線15和導(dǎo)電板 11產(chǎn)生的寄生電容41、接地布線16和導(dǎo)電板11產(chǎn)生的寄生電容42、電源布線15的寄生電 感43、接地布線16的寄生電感44來(lái)表示半導(dǎo)體器件10的電源布線15/接地布線16的等 效電路。在此，如果導(dǎo)電板11和封裝襯底上的電源布線15/接地布線16產(chǎn)生的寄生電容 41、42、以及寄生電感43、44是滿足實(shí)施方式1所示的式2的值，則即使在沒(méi)有阻抗調(diào)整元 件31、32的情況下也能夠減少共模電流53。在圖21所示的等效電路中，為了抑制共模電流53，只要抑制共模電壓54的產(chǎn)生即 可。在此，如果將由噪聲源51和寄生電容41、42、寄生電感43、44構(gòu)成的電橋電路平衡化， 則能夠抑制共模電壓54的產(chǎn)生。此時(shí)，噪聲源51、寄生電容41、42、寄生電感43、44是根據(jù) 半導(dǎo)體器件10的構(gòu)造確定的，所以可知只要在設(shè)計(jì)半導(dǎo)體器件10時(shí)設(shè)計(jì)成將上述電橋電 路平衡化即可。S卩，當(dāng)將圖21的等效電路中的寄生電容41、42設(shè)為ZCv、ZCg，而且，將寄生電感43、 44設(shè)為Zm Zls時(shí)，電橋電路平衡化的條件與實(shí)施方式1的式2相同，因此，當(dāng)將寄生電容 41、42分別設(shè)為Cv、Cg,將寄生電感43、44分別設(shè)為L(zhǎng)v、Lg時(shí)，能得到下式。
[式6]CvLv = CgLg這樣，即使在沒(méi)有阻抗調(diào)整用元件31、32的情況下，也能夠通過(guò)設(shè)計(jì)成滿足式6來(lái) 減少共模電流53?！磳?shí)施方式8>以下，說(shuō)明本發(fā)明實(shí)施方式8的半導(dǎo)體器件。如實(shí)施方式2中說(shuō)明那樣，優(yōu)選的是， 導(dǎo)電板11配置在電路基板面?zhèn)?，但只要是使電源布線15/接地布線16產(chǎn)生寄生電容的位 置，則可以任意配置。圖22是表示本實(shí)施方式的半導(dǎo)體器件的結(jié)構(gòu)例的圖。在本實(shí)施方式 的半導(dǎo)體器件10中，導(dǎo)電板11配置在半導(dǎo)體芯片12與電源層23之間。在該情況下的等 效電路中，如圖19所示的寄生電容411、421那樣，相對(duì)于基準(zhǔn)接地101產(chǎn)生電容。但是，例如，為了使封裝襯底內(nèi)的介電常數(shù)部分地變化，通過(guò)插入介質(zhì)211、使介質(zhì) 21的介電常數(shù)變化、縮小封裝襯底間的距離、或者隔開(kāi)封裝與基準(zhǔn)接地101的距離，能夠增 大相對(duì)于寄生電容411、421的寄生電容41、42的值，減少寄生電容411、421的影響。因此， 至此為止同樣地，能夠使用與圖11同樣的等效電路進(jìn)行處理?！磳?shí)施方式9>以下，說(shuō)明本發(fā)明實(shí)施方式9的半導(dǎo)體器件。如實(shí)施方式2中說(shuō)明的那樣，優(yōu)選的 是，導(dǎo)電板11配置在電路基板面?zhèn)?，但只要是使電源布線15/接地布線16產(chǎn)生寄生電容的 位置，則可以任意配置。圖23是表示本實(shí)施方式的半導(dǎo)體器件的結(jié)構(gòu)例的圖。在本實(shí)施方 式的半導(dǎo)體器件10中，導(dǎo)電板11配置在電源層22與接地層23之間。在該情況下的等效 電路中，如圖19所示的寄生電容411、421那樣，相對(duì)于基準(zhǔn)接地101產(chǎn)生電容。但是，例如，為了使封裝襯底內(nèi)的介電常數(shù)部分地變化，通過(guò)插入介質(zhì)211、使介質(zhì) 21的介電常數(shù)變化、縮小封裝襯底間的距離、或者隔開(kāi)封裝與基準(zhǔn)接地101的距離，與實(shí)施 方式6同樣地，能夠增大相對(duì)于寄生電容411、421的寄生電容41、42的值，減少寄生電容 411,421的影響。因此，至此為止同樣地，能夠使用與圖11同樣的等效電路進(jìn)行處理。在上述實(shí)施方式1 9中，式2是只要使阻抗的積相等就能夠減少共模電流這樣 的式子，但當(dāng)考慮用下式表示的阻抗積之比β時(shí)，在β的誤差3%的范圍內(nèi)，減少效果非常 好。[式7]
7 7
Q = I Cv 厶 Lg
7 Z
zjCgzjLv
例如，在車(chē)載設(shè)備中，使用國(guó)際無(wú)線干擾專(zhuān)門(mén)委員會(huì)(CISPR)制定的標(biāo)準(zhǔn)即用于 保護(hù)車(chē)載接收機(jī)的干擾特性的容許值以及測(cè)量法(Cisra25)的Class5來(lái)規(guī)定了輻射電磁 場(chǎng)。據(jù)此，需要使與連接車(chē)載設(shè)備和電源的電源電纜202等的線束相距d= Im遠(yuǎn)處的輻射 電磁場(chǎng)為12dB μ V/m以下。根據(jù)該規(guī)定值，例如在圖13所示的測(cè)量系統(tǒng)中，當(dāng)利用下式計(jì)算 流過(guò)L = 1. 5m的電源電纜202的共模電流401的值時(shí)，在f = 70MHz時(shí)，需要取為0. 18dB μ A 以下。
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[式 8] 在此，圖21所示的等效電路中，當(dāng)設(shè)Zcv = IpF, Zcg = 5pF，ZLg = IOnH, Ζ ν = 1 IOOnH可變，Vd = IOOmV時(shí)計(jì)算70MHz的共模電流的值，成為如圖24所示那樣的分布。圖 24是表示將實(shí)施方式1的半導(dǎo)體器件安裝在電路基板上時(shí)的共模電流401的產(chǎn)生狀況的 圖。對(duì)于該分布，當(dāng)加入上述規(guī)定值時(shí)，只要距離作為平衡點(diǎn)的Lv/Lg = 5的值分別為 士 2%以內(nèi)，則能夠?qū)⒐材ｋ娏?01抑制在規(guī)定值以下。同樣地，計(jì)算從80MHz-到300MHz 滿足規(guī)定值的共模電流401的值，計(jì)算出阻抗積的比β的容許誤差。圖25是表示將實(shí)施方式1的半導(dǎo)體器件安裝在電路基板上時(shí)的阻抗積的比的容 許誤差的圖。此時(shí)，將阻抗比ZCg/Z&設(shè)為1 50可變。如圖25所示可知，電源電纜202的 共振頻率在IOOMHz、200MHz、300MHz附近，誤差需要為3%以下，反之，在頻率為共振頻率以 外的頻率時(shí)，即使誤差變大，也滿足規(guī)定值。以上，根據(jù)實(shí)施方式具體說(shuō)明了本發(fā)明者完成的發(fā)明，但本發(fā)明不限于上述實(shí)施 方式，當(dāng)然，在不超出其要旨的范圍內(nèi)可進(jìn)行各種變更。例如，如上述那樣，只要能滿足將圖4、圖9、圖11等中的電橋電路平衡化的條件， 則不需要阻抗調(diào)整元件31、32、33、34的全部，可以是沒(méi)有其中任一個(gè)的結(jié)構(gòu)。另外，阻抗調(diào) 整元件31、32、33、34不需要是元件，也可以由電路的布線圖案構(gòu)成并利用其布線阻抗。工業(yè)上的可利用性本發(fā)明可用于能使噪聲電流減少的半導(dǎo)體器件。
權(quán)利要求
一種半導(dǎo)體器件，包括封裝襯底；安裝在上述封裝襯底上的半導(dǎo)體芯片；向上述半導(dǎo)體芯片提供第一電源電位的第一布線；向上述半導(dǎo)體芯片提供低于上述第一電源電位的第二電源電位的第二布線，上述半導(dǎo)體器件的特征在于，還包括具有與上述第一電源電位和上述第二電源電位不同的第三電位的導(dǎo)電板，并且，還包括第一元件和第二元件中的至少一個(gè)，其中，上述第一元件設(shè)置在上述第一布線的路徑上，用于調(diào)整上述第一布線和上述第二布線的阻抗；上述第二元件設(shè)置在上述第二布線的路徑上，用于調(diào)整上述第一布線和上述第二布線的阻抗。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于，在上述第一布線與上述導(dǎo)電板之間的寄生電容的第一阻抗、上述第二布線與上述導(dǎo)電 板之間的寄生電容的第二阻抗、將上述第一布線的寄生電感的阻抗和上述第一元件的阻抗 合成后的第三阻抗、以及將上述第二布線的寄生電感的阻抗和上述第二元件的阻抗合成后 的第四阻抗中，調(diào)整上述第一元件和上述第二元件的阻抗，以使上述第一阻抗與上述第四阻抗之積在 誤差3%的范圍內(nèi)等于上述第二阻抗與上述第三阻抗之積。
3.一種半導(dǎo)體器件，包括 封裝襯底；安裝在上述封裝襯底上的半導(dǎo)體芯片；向上述半導(dǎo)體芯片提供第一電源電位的第一布線；以及向上述半導(dǎo)體芯片提供低于上述第一電源電位的第二電源電位的第二布線，上述半導(dǎo)體器件的特征在于，還包括具有與上述第一電源電位和上述第二電源電位不同的第三電位的導(dǎo)電板， 并且，還包括第一元件和第二元件中的至少一個(gè)，其中，上述第一元件設(shè)置在上述第一布線與上述導(dǎo)電板之間的路徑上，用于調(diào)整上述第一布 線和上述第二布線的阻抗；上述第二元件設(shè)置在上述第二布線與上述導(dǎo)電板之間的路徑上，用于調(diào)整上述第一布 線和上述第二布線的阻抗。
4.根據(jù)權(quán)利要求3所述的半導(dǎo)體器件，其特征在于，在將上述第一布線與上述導(dǎo)電板之間的寄生電容的阻抗和上述第一元件的阻抗合成 后的第一阻抗、將上述第二布線與上述導(dǎo)電板之間的寄生電容的阻抗和上述第二元件的阻 抗合成后的第二阻抗、上述第一布線的寄生電感的第三阻抗、以及上述第二布線的寄生電 感的第四阻抗中，調(diào)整上述第一元件和上述第二元件的阻抗，以使上述第一阻抗與上述第四阻抗之積在 誤差3%的范圍內(nèi)等于上述第二阻抗與上述第三阻抗之積。
5.一種半導(dǎo)體器件，包括2封裝襯底；安裝在上述封裝襯底上的半導(dǎo)體芯片；向上述半導(dǎo)體芯片提供第一電源電位的第一布線；向上述半導(dǎo)體芯片提供低于上述第一電源電位的第二電源電位的第二布線，上述半導(dǎo)體器件的特征在于，還包括具有與上述第一電源電位和上述第二電源電位不同的第三電位的導(dǎo)電板，并且，還包括第一元件、第二元件、第三元件以及第四元件中的至少一個(gè)，其中，上述第一元件設(shè)置在上述第一布線的路徑上，用于調(diào)整上述第一布線和上述第二布線 的阻抗，上述第二元件設(shè)置在上述第一布線與上述導(dǎo)電板之間的路徑上，用于調(diào)整上述第一布 線和上述第二布線的阻抗，上述第三元件設(shè)置在上述第二布線的路徑上，用于調(diào)整上述第一布線和上述第二布線 的阻抗，上述第四元件設(shè)置在上述第二布線與上述導(dǎo)電板之間的路徑上，用于調(diào)整上述第一布 線和上述第二布線的阻抗。
6.根據(jù)權(quán)利要求5所述的半導(dǎo)體器件，其特征在于，在將上述第一布線與上述導(dǎo)電板之間的寄生電容的阻抗和上述第二元件的阻抗合成 后的第一阻抗、將上述第二布線與上述導(dǎo)電板之間的寄生電容的阻抗和上述第四元件的阻 抗合成后的第二阻抗、將上述第一布線的寄生電感的阻抗和上述第一元件的阻抗合成后的 第三阻抗、以及將上述第二布線的寄生電感的阻抗和上述第三元件的阻抗合成后的第四阻 抗中，調(diào)整上述第一元件至第四元件的阻抗，以使上述第一阻抗與上述第四阻抗之積在誤差 3%的范圍內(nèi)等于上述第二阻抗與上述第三阻抗之積。
7.根據(jù)權(quán)利要求1 6中任意一項(xiàng)所述的半導(dǎo)體器件，其特征在于，用于調(diào)整上述第一布線和上述第二布線的阻抗的元件由布線圖案構(gòu)成。
全文摘要
本發(fā)明提供一種半導(dǎo)體器件，用于在半導(dǎo)體器件的內(nèi)部取得電源布線/接地布線的阻抗匹配，不依賴于電路基板的安裝布局而使噪聲電流減少。本發(fā)明的代表性實(shí)施方式的半導(dǎo)體器件具有封裝襯底、半導(dǎo)體芯片、電源布線以及接地布線，還具有導(dǎo)電板、第一阻抗調(diào)整元件和第二阻抗調(diào)整元件，根據(jù)導(dǎo)電板確定電源布線、接地布線的寄生電容，通過(guò)第一阻抗調(diào)整元件和第二阻抗調(diào)整元件來(lái)調(diào)整電源布線和接地布線的阻抗。
文檔編號(hào)H01L23/12GK101919050SQ20098010135
公開(kāi)日2010年12月15日 申請(qǐng)日期2009年1月7日 優(yōu)先權(quán)日2008年2月1日
發(fā)明者中村篤, 大前彩, 馬淵雄一 申請(qǐng)人:瑞薩電子株式會(huì)社