專利名稱：半導體元件及其制造方法
技術領域：
本發(fā)明涉及半導體元件及其制造方法。尤其涉及用于高耐壓、大電流的由碳化硅 構(gòu)成的功率半導體器件。
背景技術：
碳化硅(silicon carbide :SiC)是與硅(Si)相比能帶隙大的高硬度的半導體材 料，可應用于功率元件、抗環(huán)境元件、高溫動作元件、高頻元件等各種半導體裝置。其中，關 注對開關元件及整流元件等功率元件的應用。采用SiC的功率元件與Si功率元件相比，具 有能顯著降低功率損失等的優(yōu)點。在采用SiC的功率元件中有代表性的開關元件是M0SFET。在這樣的開關元件中， 可利用對柵極電極施加的電壓，來切換流過幾A (安培)以上的漏極電流的導通狀態(tài)和漏極 電流為零的截止狀態(tài)。另外，如果利用SiC，則在截止狀態(tài)時能夠?qū)崿F(xiàn)幾百V以上的高耐壓。例如，在專利文獻1及非專利文獻1中提出了采用SiC的開關元件的構(gòu)造。以下， 參照附圖，對這些文獻所提出的縱型MOSFET的構(gòu)造進行說明。圖38是示出在采用SiC的縱型MOSFET中的單元(unit cell) 1000的剖面示意圖。 此外，縱型MOSFET典型具有多個單元。此外，在圖38中未正確地表示厚度方向的縮尺，例 如，針對基板101和半導體層102采用波線在厚度方向上縮小?？v型MOSFET的單元1000具備形成在低電阻的η型SiC基板101主面上的碳化 硅外延層120 ；形成在碳化硅外延層120上的溝道層106 ；經(jīng)由柵極絕緣膜107設置在溝道 層106上的柵極電極108 ；與碳化硅外延層的表面120s相接的源極電極109 ；以及設置在 SiC基板101背面上的漏極電極110。碳化硅外延層120具備阱區(qū)區(qū)域103，其具有與SiC基板101的導電類型不同的 導電類型(這里是P型)；以及漂移區(qū)域102，其由碳化硅外延層120中未形成阱區(qū)區(qū)域103 的部分構(gòu)成。漂移區(qū)域102例如是比SiC基板101的濃度低、且包含η型雜質(zhì)的η_型碳化硅層。在阱區(qū)區(qū)域103的內(nèi)部形成有高濃度且包含η型雜質(zhì)的η型源極區(qū)域104 ；以及 比阱區(qū)區(qū)域103濃度高且包含ρ型雜質(zhì)的ρ+型接觸區(qū)域105。阱區(qū)區(qū)域103、源極區(qū)域104 以及接觸區(qū)域105通過以下工序來形成，即，對碳化硅外延層120注入雜質(zhì)的工序；和使對 碳化硅外延層120注入的雜質(zhì)活化的高溫熱處理(活化熱處理)工序。源極區(qū)域104和漂移區(qū)域102經(jīng)由溝道層106電連接。溝道層106例如是通過外 延增長形成在碳化硅外延層102上的4H-SiC層。另外，接觸區(qū)域105以及源極區(qū)域104分 別與源極電極109形成歐姆接觸。因此，阱區(qū)區(qū)域103經(jīng)由接觸區(qū)域105與源極電極109 電連接。在碳化硅外延層120中的源極區(qū)域104以及接觸區(qū)域105上形成了導電材料(Ni) 層之后，以高溫進行熱處理，由此能夠形成源極電極109。柵極絕緣膜107例如是通過對溝道層106的表面進行熱氧化而形成的熱氧化膜(SiO2膜)。柵極電極108例如是采用導電性的多晶硅來形成的。柵極電極108被層間絕緣膜111所覆蓋。在層間絕緣膜111上形成有開口部113， 各單元中的源極電極109經(jīng)由該開口部113與上部布線電極(例如Al電極)112并聯(lián)連接。在具有圖38所示結(jié)構(gòu)的單元1000的MOSFET中，如上所述，源極電極109需要分 別與作為η型半導體區(qū)域的源極區(qū)域104以及作為ρ型半導體區(qū)域的接觸區(qū)域105形成歐 姆接觸。以下，說明其理由。在該MOSFET中，可通過對柵極電極108施加的電壓，來使電流流向位于柵極電極 108之下的溝道層106。因此，來自漏極電極110的電流(漏極電流)經(jīng)由SiC基板101、漂 移區(qū)域102、溝道層106以及源極區(qū)域104流向源極電極109 (導通狀態(tài))。此時，當源極區(qū)域104與源極電極109的接觸電阻大時，導通狀態(tài)下的電阻(導通 電阻)增大，并無法流過充分的漏極電流。因此，需要在源極區(qū)域104和源極電極109之間 確保充分的接觸面積，并在它們之間形成歐姆接觸，將源極區(qū)域104與源極電極109的接觸 電阻抑制成較小。另一方面，這樣的MOSFET大多被裝入逆變器及變換器等電氣電路中，但這樣的裝 入有線圈等的電氣電路在開關時產(chǎn)生感應電流。因此，在MOSFET開關時，該感應電流有時 從漏極電極110經(jīng)由接觸區(qū)域105流入源極電極110。此時，當源極電極109與接觸區(qū)域105的接觸電阻大時，由源極區(qū)域104、阱區(qū)區(qū)域
103、漂移區(qū)域102構(gòu)成的寄生雙極晶體管為0Ν，這樣有可能導致感應電流的一部分瞬間流 過溝道層106的附近，破壞MOSFET的溝道及柵極部分。另外，該感應電流有時引起MOSFET 的開關遲延。因此，源極電極109不僅針對源極區(qū)域104、即使針對接觸區(qū)域105也需要具 有充分的接觸面積，形成良好的歐姆接觸。為了充分確保源極電極109分別與源極區(qū)域104以及接觸區(qū)域105的接觸面積， 例如以下所說明地那樣設計源極電極109、源極區(qū)域104以及接觸區(qū)域105。圖39 (a)是表示在圖38所示單元1000中的源極電極109、接觸區(qū)域105以及源極 區(qū)域104的剖面示意圖。圖39(b)是表示碳化硅外延層的表面120s的俯視圖，其示出配置 在接觸區(qū)域105的表面10 、源極區(qū)域104的表面l(Ms以及碳化硅外延層的表面120s上 的源極電極109的下表面(導電面)109s。此外，在以下的說明中，接觸區(qū)域105的表面10 、源極區(qū)域104的表面l(Ms以及 源極電極109的導電面109s分別簡稱為接觸區(qū)域表面10 、源極區(qū)域表面l(Ms以及導電 面 109s。如圖所示，在碳化硅外延層的表面120s中，在接觸區(qū)域105的周圍配置源極區(qū)域
104。源極區(qū)域表面l(Ms的輪廓以及接觸區(qū)域表面10 都是四邊形。源極電極109的導 電面109s是與接觸區(qū)域表面10 的形狀相似、且比接觸區(qū)域表面10 大一圈的四邊形。設置導電面109s，以使覆蓋接觸區(qū)域表面lOk。因此，導電面109s的中央部與接 觸區(qū)域表面10 相接，且導電面109s的周緣部與源極區(qū)域表面l(Ms相接。根據(jù)此結(jié)構(gòu)，可確保導電面109s與源極區(qū)域104的接觸面積，所以在MOSFET為導 通狀態(tài)時，如箭頭119所示，能夠從源極電極109的導電面109s向源極區(qū)域表面l(Ms的整 個周圍流過電子。另外，因為可確保導電面109s與接觸區(qū)域105的接觸面積，所以能夠防 止由于感應電流而破壞溝道及柵極部分。
在這樣的MOSFET中，源極電極109例如以如下的方法來形成。首先，在形成有源極區(qū)域104以及接觸區(qū)域105的碳化硅外延層120上堆積導電 材料膜(Ni膜等)。接著，以光刻工序來進行導電材料膜的圖案形成，由此形成導電材料層。此時，參照圖39(b)，在之后成為導電面109s的導電材料層下表面如上所述地位 于與源極區(qū)域表面10如以及接觸區(qū)域表面10 相接的位置。之后，一般以1000°C左右的高溫來進行熱處理(Post D印ositionAnnealing法 后沉積熱處理法)，獲得源極電極109。根據(jù)此方法，通過高溫熱處理，在導電材料層與源極 區(qū)域104以及接觸區(qū)域105的界面形成反應層，因此所獲得的源極電極109針對這些區(qū)域 104、105具有良好的歐姆特性。此外，本說明書中的「源極電極」可以是包含形成在上述界面的反應層在內(nèi)的導電 層，也可以是僅由反應層構(gòu)成。在圖38所示的MOSFET中，源極電極109如上所述，通過光刻工序來針對碳化硅外 延層102中的接觸區(qū)域105以及源極區(qū)域104進行定位。一般情況下，在光刻工序中有可 能產(chǎn)生尺寸移動及定位偏移。其中，「尺寸移動」是指源極電極109的平面尺寸從設計值偏移的情況，通過使在 光刻工序中使用的光掩模的尺寸及曝光條件等最優(yōu)化，可以降低該尺寸移動。與此相對，「定位偏移」是指，由于光掩模的位置相對于希望形成抗蝕膜的位置發(fā) 生偏移，所以源極電極109的形成位置從所設計的位置偏移的情況，如果使用公知的曝光 裝置，則極其難以完全防止此情況。具體地說，在采用接觸校準器的情況下，會引起1 2 μ m左右的定位偏移，在采用步進曝光裝置(^〒〃 ”一)的情況下，會引起0. 1 0.2μπι 左右的定位偏移。為了進行掩模定位，需要預先在半導體層120等的上表面形成定位標記， 不過該定位標記具有因元件形成工序過程中的熱處理及刻蝕等而發(fā)生變形的情況。并且， 在此情況下的定位偏移有時遠遠大于最初預測的偏移。具體地說，即使在采用步進曝光裝 置的情況下，有時也會產(chǎn)生0. 5 μ m以上的定位偏移。在用于形成源極電極109的光刻工序中，當產(chǎn)生這樣的定位偏移時，在圖39(b)所 示的位置上無法配置源極電極109的導電面109s。與此相對，在本申請人的專利文獻2中提出了如下的情況通過控制導電體中的 與源極以及接觸區(qū)域相接的面(導電面)的形狀、和半導體層表面上的源極以及接觸區(qū)域 的形狀，來抑制由定位偏移而引起的導通電阻增大。專利文獻專利文獻1日本特開平11166017號公報專利文獻2國際公開第2007/135940號小冊子非專利文獻非專利文獻1S. H. Ryu et al. Materials Science Forum, Vols. 483-485(2005) pp.797-800本發(fā)明人對產(chǎn)生源極電極109的定位偏移時的MOSFET特性進行了研究，現(xiàn)作出以 下說明。圖40(a)和(b)分別是表示在如圖39(a)以及(b)所示設計出的MOSFET中、當產(chǎn) 生源極電極109的定位偏移時的源極電極109、接觸區(qū)域105以及源極區(qū)域104的剖面示意圖，以及表示碳化硅外延層的表面120s的俯視圖。如圖所示，當源極電極109的導電面109s在右方向(χ方向)上偏移Δ χ、導電面 109s的端部配置在接觸區(qū)域表面10 上時，位于源極區(qū)域表面l(Ms中的接觸區(qū)域表面 10 左側(cè)的部分沒有與導電面109s接觸。因此，如圖40(b)所示，在源極區(qū)域表面l(Ms上產(chǎn)生來自源極電極109的電子難 以流過的區(qū)域X。這里所說的「電子難以流過的區(qū)域X」是指與源極區(qū)域表面l(Ms中的其 它區(qū)域相比電子難以流過的區(qū)域，只要電子流過的量比其它區(qū)域少既可。因為源極區(qū)域104的電阻較低，所以從源極電極109流出的一部分電子如箭頭122 所示蔓延到源極區(qū)域表面10如的左端部，但在源極區(qū)域表面l(Ms左端部的中心附近敘處 難以流過電子。一般情況下，源極區(qū)域表面l(Ms的外周邊緣的長度在MOSFET的單元中，相當于規(guī) 定晶體管特性的參數(shù)之一即「柵極寬度」，但即使不改變該長度，當在源極區(qū)域表面KMs的 端部存在不流過電子的部分)(a時，產(chǎn)生與柵極寬度實效性變小同樣的效果，并且導通電流 降低。這里，在源極區(qū)域表面l(Ms上產(chǎn)生的電子不流過的區(qū)域X的面積依賴于在導電 面109s的輪廓中橫切p+型接觸區(qū)域10 的部分的長度Z。即，上述長度Z越大，在源極區(qū) 域表面l(Ms上產(chǎn)生的電子難以流過的區(qū)域X的面積越大，與此相伴，因為在源極區(qū)域表面 104s的一部分端部上沒有流過電子OCa > 0)，所以給實效性的柵極寬度帶來的影響變大。此外這里，對導電面109s朝1方向偏移的情況進行了說明，不過即使在導電面 109s朝-χ方向、或與χ方向垂直的y方向及_y方向偏移的情況下也是同樣的。這樣，在圖38所示的MOSFET中具有如下的問題當定位偏移變大時，導通電阻增 大，并使MOSFET特性降低。另外還具有這樣的問題在MOSFET的產(chǎn)品之間產(chǎn)生由定位偏移 引起的導通電阻偏差，從而無法獲得高成品率。本申請人為了解決上述問題，提出了如下的方案，通過控制導電體中的與源極以 及接觸區(qū)域相接的面(導電面)的形狀、和半導體層表面上的源極以及接觸區(qū)域的形狀，來 抑制由定位偏移引起的導通電阻增大。圖41是用于說明專利文獻2所提出的半導體元件的結(jié)構(gòu)的圖，圖42是例示產(chǎn)生 定位偏移時的半導體元件結(jié)構(gòu)的圖。圖41 (a)以及圖42(a)是表示源極電極109、接觸區(qū) 域105以及源極區(qū)域104的剖面示意圖，圖41(b)以及圖42(b)是表示碳化硅外延層的表 面120s的俯視圖。如圖41(b)所示，在碳化硅外延層120s的表面中，在具有朝χ、y方向延伸的邊的 正方形狀的η型源極區(qū)域表面l(Ms內(nèi)側(cè)，配置有P+型接觸區(qū)域表面105s。p+型接觸區(qū)域表 面10 是具有與χ、y方向例如成45°角度的邊的正方形(或菱形)。在這樣構(gòu)成的情況 下，如圖42(a)以及(b)所示，即使產(chǎn)生圖示程度的定位偏移(Δ χ)，也能夠?qū)щ娒?09s 的輪廓中橫切P+型接觸區(qū)域10 的部分的長度Z的變化抑制為比現(xiàn)有(例如，圖40(b)) 的小，所以能夠抑制在源極區(qū)域表面l(Ms上產(chǎn)生的電子難以流過的區(qū)域Y增大。因此，電 子難以流過的區(qū)域Y不易到達源極區(qū)域表面l(Ms的左端部，從而在源極區(qū)域表面l(Ms的 全部左端部流過電子。因此，柵極寬度實質(zhì)上沒有降低，所以能夠抑制參照圖40(b)如前所 述的元件特性(M0SFET特性)降低。

發(fā)明內(nèi)容
為了解決上述課題，利用與專利文獻2不同的手段，研發(fā)出了本發(fā)明，本發(fā)明的主 要目的是，在具備形成于半導體層表面的η型和P型半導體區(qū)域、以及具有與這些半導體 區(qū)域接觸的導電面的導電體的半導體元件中，即使導電面與上述半導體區(qū)域的定位產(chǎn)生偏 移，也能夠抑制由這樣的偏移所引起的元件特性的降低。本發(fā)明的半導體元件具備基板；半導體層，其形成在上述基板上；第1導電類型 半導體區(qū)域，其形成在上述半導體層的表面；第2導電類型半導體區(qū)域，在上述半導體層的 上述表面上，其包圍上述第1導電類型半導體區(qū)域；以及導電體，其具有與上述第1導電類 型半導體區(qū)域和第2導電類型半導體區(qū)域接觸的導電面，該半導體元件的特征是，上述半 導體層包含碳化硅，在上述半導體層的上述表面上，上述第1導電類型半導體區(qū)域具有沿 著第1軸延伸的至少一個第1帶狀部分，上述第1導電類型半導體區(qū)域的沿著上述第1軸 的寬度大于上述導電面的沿著上述第1軸的寬度，上述導電面的輪廓橫切上述至少一個第 1帶狀部分。在某一優(yōu)選實施方式中，在上述半導體層的上述表面上，上述第1導電類型半導 體區(qū)域還包含沿著與上述第1軸非平行的第2軸延伸的至少一個第2帶狀部分，上述第1 導電類型半導體區(qū)域的沿著上述第2軸的寬度大于上述導電面的沿著上述第2軸的寬度， 上述導電面的輪廓橫切上述至少一個第2帶狀部分。在某一優(yōu)選實施方式中，在上述半導體層的上述表面上，上述第1導電類型半導 體區(qū)域具有沿著上述第1軸向相互相反方向延伸的一對第1帶狀部分；和沿著上述第2軸 向相互相反方向延伸的一對第2帶狀部分。上述導電面可具有多邊形的形狀，該多邊形具有與上述第1軸平行的邊以及與上 述第2軸平行的邊。多邊形的頂點只要是實質(zhì)上能夠視為頂點的程度，就可以帶圓角。上述導電面可具有多邊形的形狀，該多邊形具有與上述第1軸平行的對角線以及 與上述第2軸平行的對角線。在某一優(yōu)選實施方式中，在上述半導體層的上述表面上，上述第2導電類型半導 體區(qū)域具有多邊形的形狀，上述第1軸以及上述第2軸分別與連結(jié)上述多邊形的重心和頂 點的線中的至少一個平行。上述多邊形可以是四邊形。在上述半導體層的上述表面上，上述第1導電類型半導體區(qū)域還可以具有與上述 第1帶狀部分以及上述第2帶狀部分連接的主部。在上述半導體層的上述表面上，上述第1導電類型半導體區(qū)域優(yōu)選具有點對稱形 狀。上述至少一個第1帶狀部分的與上述第1軸垂直方向的寬度優(yōu)選沿著上述第1軸 大致相同。在某一優(yōu)選實施方式中，上述至少一個第1帶狀部分的沿著上述第1軸的長度為 Iym以上。上述基板是裁切基板，上述第1軸可以與上述基板的裁切方向平行。上述半導體元件還可以具有第1導電類型阱區(qū)區(qū)域，其與上述第1導電類型半導體區(qū)域電連接、且在上述半導體層的表面上包圍上述第2導電類型半導體區(qū)域；柵極絕 緣膜，其覆蓋上述半導體層的一部分；柵極電極，其利用上述柵極絕緣膜與上述半導體層絕 緣；以及漏極電極，其形成在上述基板的背面。本發(fā)明的半導體元件的制造方法包含以下工序工序(a)，采用第1注入掩模，對 包含碳化硅的半導體層注入第1導電類型的雜質(zhì)，由此在上述半導體層的表面上形成第1 導電類型半導體區(qū)域；工序(b)，采用第2注入掩模，對上述半導體層注入第2導電類型的 雜質(zhì)，由此在上述半導體層的表面上形成第2導電類型半導體區(qū)域；以及工序(c)，設置具 有導電面的導電體，在上述工序(a)以及(b)中，在上述半導體層的上述表面上，形成上述 第2導電類型半導體區(qū)域，使其包圍上述第1導電類型半導體區(qū)域，上述工序(c)包含以下 工序，進行上述導電面與上述第1導電類型半導體區(qū)域之間的定位，以使上述導電面與上 述第1導電類型半導體區(qū)域以及上述第2導電類型半導體區(qū)域接觸，在上述半導體層的上 述表面上，上述第1導電類型半導體區(qū)域具有沿著第1軸延伸的至少一個第1帶狀部分，上 述第1導電類型半導體區(qū)域的沿著上述第1軸的寬度大于上述導電面的沿著上述第1軸的 寬度，上述導電面的輪廓橫切上述第1帶狀部分。發(fā)明效果根據(jù)本發(fā)明，在形成于半導體層表面的η型和ρ型半導體區(qū)域以及具備具有與這 些半導體區(qū)域接觸的導電面的導電體的半導體元件中，即使導電面與上述半導體區(qū)域的定 位產(chǎn)生了偏移，也能夠抑制這樣的偏移所導致的特性降低，所以能夠確保固定的元件特性。尤其，在將本發(fā)明適用于縱型MOSFET的情況下，當采用光刻在半導體層上形成源 極電極時，即使形成于半導體層表面的接觸區(qū)域和源極電極的定位產(chǎn)生偏移，也能夠確保 源極電極和接觸區(qū)域的接觸面積，從而能夠?qū)⒔佑|電阻抑制為較小。因此，能夠抑制縱型 MOSFET內(nèi)部的寄生雙極晶體管的動作所導致的開關遲延。另外，即使定位偏移量增加，也能 夠?qū)щ娒娴妮喞獧M切接觸區(qū)域的長度Z的變化抑制為較小，所以能夠確保根據(jù)設計的實 效性的柵極寬度。因此，能夠確保充分的導通電流。另外，能夠降低產(chǎn)品間的導通電阻的偏 差，并能夠提高成品率。此外根據(jù)本發(fā)明，無需使制造工藝變得復雜，就能夠制造如上所述的半導體元件。


圖1中(a)是表示本發(fā)明第1實施方式中的單元的示意性剖視圖，(b)是用于說 明多個單元的排列狀態(tài)的俯視圖。圖2中(a)是表示第1實施方式的源極電極19、p+型接觸區(qū)域15以及η型源極 區(qū)域14的剖面示意圖，(b)是例示源極電極19的導電面19s、p+型接觸區(qū)域表面15s以及 η型源極區(qū)域表面14s的俯視圖，(c)是例示ρ+型接觸區(qū)域表面15s以及η型源極區(qū)域表 面14s的俯視圖。圖3中(a)以及(b)是用于說明在ρ+型接觸區(qū)域表面15s以及源極區(qū)域表面Hs 上按照設計配置有源極電極19的導電面19s的理想情況的圖，(a)是表示單元100的一部 分的示意性剖視圖，(b)是半導體層表面IOs的俯視圖。圖4中(a) (c)是用于說明源極電極19的導電面19s被配置成從所設計的位 置向右偏移Δ χ的情況的圖，(a)是表示單元100的一部分的示意性剖視圖，(b)是半導體層表面IOs的俯視圖，(c)是用于說明電子難以流過的區(qū)域的放大俯視圖。圖5中(a) (C)是例示在本發(fā)明第1實施方式的半導體元件中使偏移量Δ χ變 化時的導電面19s以及P+型接觸區(qū)域表面15s的俯視圖。圖6中(a) (C)是例示在現(xiàn)有的半導體元件中使偏移量Δ χ變化時的導電面 109s以及接觸區(qū)域10 的俯視圖。圖7中(a)以及(b)分別是表示本發(fā)明第1實施方式以及現(xiàn)有的半導體元件的偏 移量Δχ、Ay和導電面19s、109s的輪廓中橫切ρ+型接觸區(qū)域表面15s、10 的部分的長 度Z之間的關系的坐標圖。圖8是例示本發(fā)明第1實施方式的導電面19s、p+型接觸區(qū)域表面15s、源極區(qū)域 表面14s的其它結(jié)構(gòu)的俯視圖。圖9中(a) (g)是用于說明本發(fā)明第1實施方式的半導體元件的制造方法的工 序剖視圖。圖10是表示本發(fā)明第1實施方式的其它半導體元件的示意性剖視圖。圖11中(a)是表示本發(fā)明第2實施方式的單元的示意性剖視圖，(b)是用于說明 多個單元的排列狀態(tài)的俯視圖。圖12中(a)是表示第2實施方式的源極電極19、p+型接觸區(qū)域15以及η型源極 區(qū)域14的剖面示意圖，(b)是例示源極電極19的導電面19s、p+型接觸區(qū)域表面15s以及 η型源極區(qū)域表面14s的俯視圖，(c)是例示ρ+型接觸區(qū)域表面15s以及η型源極區(qū)域表 面14s的俯視圖。圖13中(a)以及(b)是用于說明在P+型接觸區(qū)域表面1 以及源極區(qū)域表面Hs 上按照設計配置有源極電極19的導電面19s的理想情況的圖，(a)是表示單元100的一部 分的示意性剖視圖，(b)是半導體層表面IOs的俯視圖。圖14中(a)以及(b)是用于說明源極電極19的導電面19s被配置成從所設計的 位置向右偏移ΔΧ的圖，(a)是表示單元100的一部分的示意性剖視圖，(b)是半導體層表 面IOs的俯視圖。圖15中(a) (c)是例示在本發(fā)明第2實施方式的半導體元件中使偏移量Δ χ 變化時的導電面19s以及P+型接觸區(qū)域表面15s的俯視圖。圖16中(a)是表示比較例的半導體元件的俯視圖，(b)是表示本發(fā)明第2實施方 式的半導體元件的俯視圖。圖17是表示本發(fā)明第2實施方式的導電面19s、p+型接觸區(qū)域表面15s、源極區(qū)域 表面14s的其它結(jié)構(gòu)的俯視圖。圖18是表示本發(fā)明第2實施方式的導電面19s、p+型接觸區(qū)域表面15s、源極區(qū)域 表面14s的另一結(jié)構(gòu)的俯視圖。圖19是表示本發(fā)明第2實施方式的導電面19s、p+型接觸區(qū)域表面15s、源極區(qū)域 表面14s的另一結(jié)構(gòu)的俯視圖。圖20是表示本發(fā)明第2實施方式的導電面19s、p+型接觸區(qū)域表面15s、源極區(qū)域 表面14s的另一結(jié)構(gòu)的俯視圖。圖21是表示本發(fā)明第2實施方式的導電面19s、p+型接觸區(qū)域表面15s、源極區(qū)域 表面14s的另一結(jié)構(gòu)的俯視圖。
圖22中本發(fā)明的第2實施方式中的導電面19s，ρ+型接觸區(qū)域表面15s，源極區(qū)域 表面14s的另一結(jié)構(gòu)示俯視圖。圖23是表示本發(fā)明第2實施方式的導電面19s、p+型接觸區(qū)域表面15s、源極區(qū)域 表面14s的另一結(jié)構(gòu)的俯視圖。圖M是表示本發(fā)明第2實施方式的導電面19s、p+型接觸區(qū)域表面15s、源極區(qū)域 表面14s的另一結(jié)構(gòu)的俯視圖。圖25是表示本發(fā)明第2實施方式的導電面19s、ρ+型接觸區(qū)域表面15s、源極區(qū) 域表面14s的另一結(jié)構(gòu)的俯視圖。圖沈是表示本發(fā)明第2實施方式的導電面19s、ρ+型接觸區(qū)域表面15s、源極區(qū) 域表面14s的另一結(jié)構(gòu)的俯視圖。圖27是表示本發(fā)明第2實施方式的導電面19s、ρ+型接觸區(qū)域表面15s、源極區(qū) 域表面14s的另一結(jié)構(gòu)的俯視圖。圖觀是表示本發(fā)明第2實施方式的導電面19s、ρ+型接觸區(qū)域表面15s、源極區(qū) 域表面14s的另一結(jié)構(gòu)的俯視圖。圖四是表示本發(fā)明第2實施方式的導電面19s、ρ+型接觸區(qū)域表面15s、源極區(qū) 域表面14s的另一結(jié)構(gòu)的俯視圖。圖30是表示本發(fā)明第2實施方式的導電面19s、ρ+型接觸區(qū)域表面15s、源極區(qū) 域表面14s的另一結(jié)構(gòu)的俯視圖。圖31是表示本發(fā)明第2實施方式的導電面19s、ρ+型接觸區(qū)域表面15s、源極區(qū) 域表面14s的另一結(jié)構(gòu)的俯視圖。圖32是表示本發(fā)明第2實施方式的導電面19s、P+型接觸區(qū)域表面15s、源極區(qū) 域表面14s的另一結(jié)構(gòu)的俯視圖。圖33是表示本發(fā)明第2實施方式的導電面19s、ρ+型接觸區(qū)域表面15s、源極區(qū) 域表面14s的另一結(jié)構(gòu)的俯視圖。圖34中(a) (g)是用于說明本發(fā)明第2實施方式的半導體元件的制造方法的 工序剖視圖。圖35是表示本發(fā)明第2實施方式的其它半導體元件的示意性剖視圖。圖36中(a)是表示本發(fā)明第3實施方式的單元的示意性剖視圖，(b)是用于說明 多個單元的排列狀態(tài)的俯視圖。圖37中(a)是表示本發(fā)明第3實施方式的源極電極19、p+型接觸區(qū)域15以及η 型源極區(qū)域14的剖面示意圖，(b)是例示源極電極19的導電面19s、p+型接觸區(qū)域表面15s 以及η型源極區(qū)域表面14s的俯視圖。圖38是表示采用SiC的縱型MOSFET中的現(xiàn)有單元1000的示意性剖視圖。圖39中(a)以及(b)是用于說明現(xiàn)有單元1000的結(jié)構(gòu)的圖，(a)是表示源極電 極109、接觸區(qū)域105以及源極區(qū)域104的剖視圖，(b)是表示碳化硅外延層表面120s的俯 視圖。圖40中(a)是表示產(chǎn)生源極電極109的定位偏移時的源極電極109、接觸區(qū)域105 以及源極區(qū)域104的剖視圖，(b)是表示碳化硅外延層表面120s的俯視圖。圖41中(a)以及(b)是用于說明專利文獻2所公開的半導體元件結(jié)構(gòu)的圖，(a)是表示源極電極109、接觸區(qū)域105以及源極區(qū)域104的示意性剖視圖，(b)是表示碳化硅 外延層的表面120s的俯視圖。圖42中(a)以及(b)是用于說明在專利文獻2所公開的半導體元件中產(chǎn)生源極 電極109的定位偏移時的圖，(a)是表示源極電極109、接觸區(qū)域105以及源極區(qū)域104的 示意性剖視圖，(b)是表示碳化硅外延層表面120s的俯視圖。圖43中(a)以及(b)分別是用于說明在專利文獻2所公開的半導體元件中npn 晶體管(104、103、120)為ON的剖視圖以及俯視圖。圖44中(a)是用于說明Si-MOSFET的阱區(qū)區(qū)域的形成方法的俯視圖，(b)是表示 Si-MOSFET中的阱區(qū)區(qū)域以及源極區(qū)域的形狀的一例的俯視圖。符號說明10半導體層11 基板12 η型漂移區(qū)域13 ρ型阱區(qū)區(qū)域14 η型源極區(qū)域14 s源極區(qū)域表面15 P+型接觸區(qū)域15s接觸區(qū)域表面16溝道層17柵極絕緣膜18柵極電極19源極電極(導電體)19s導電面21 漏極電極22層間絕緣膜23上部布線電極31掩模層33掩模層35掩模層60 63、70 77、91 93帶狀部分65、79、99 主部100、200、300、1000 單元
具體實施例方式參照圖41、圖42，如上所述在專利文獻2所提出的半導體元件中，即使發(fā)生定位偏 移，也能夠防止實效性的柵極寬度減少的情況，所以能夠抑制導通電阻的降低。但是，隨著 定位偏移量(Δχ)增加，接觸區(qū)域和源極電極的接觸面積減少。因此，當偏移量變大時，源 極區(qū)域與源極電極的接觸面積變大，源極區(qū)域與源極電極之間的接觸電阻變小。結(jié)果，開關 元件的導通電阻降低，接觸區(qū)域與源極電極之間的接觸電阻變大，所以擔心會開關遲延。
因此，本發(fā)明人在研究了能夠達到如下效果的接觸區(qū)域以及源極電極導電面的形 狀之后，提出本發(fā)明申請，該效果是，即使定位偏移量(Δχ)增加，也能夠確保接觸區(qū)域與 源極電極的導電面之間的接觸面積，并且能夠?qū)щ娒孑喞袡M切接觸區(qū)域的部分的長度 Z的變化抑制為較小。根據(jù)本發(fā)明申請的某一實施方式，在包含碳化硅的半導體層的表面上形成有接觸 區(qū)域和包圍接觸區(qū)域的源極區(qū)域。接觸區(qū)域具有沿著第1軸延伸的至少一個第1帶狀部分。 接觸區(qū)域的沿著第1軸的寬度大于源極電極的導電面的沿著第1軸的寬度，源極電極的導 電面被設計為其輪廓橫切第1帶狀部分。因此，即使產(chǎn)生定位偏移，也能夠使導電面的輪廓 位于接觸區(qū)域的第1帶狀部分上。因此，能夠抑制第1導電類型的半導體區(qū)域與導電面的 接觸面積由于定位偏移而減少的情況。另外，還能夠?qū)щ娒孑喞獧M切第1導電類型半導 體區(qū)域的長度Z的變化抑制為較小，所以源極區(qū)域中未流過電子的區(qū)域的面積如當初設計 的那樣較小、且能夠維持按壓狀態(tài)，從而能夠確保如設計那樣的實效性的柵極寬度。優(yōu)選在包含碳化硅的層表面上，接觸區(qū)域還包含沿著與第1軸非平行的第2軸延 伸的至少一個第2帶狀部分。由此，與定位偏移的方向無關，都能夠獲得上述效果。最好第 2軸與第1軸垂直。由此，能夠更有效地防止由于相互垂直的2方向(例如x、y方向)的 定位偏移而導致的接觸區(qū)域與源極電極導電面之間的接觸電阻以及導通電阻增大。此外， 第1以及第2軸即可以不與x、y方向平行，也可以平行。另外，接觸區(qū)域可具有沿著第1軸向相互相反方向延伸的一對第1帶狀部分和沿 著第2軸向相互相反方向延伸的一對第2帶狀部分。由此，即使產(chǎn)生x、y、-x、-y方向的定 位偏移，也能夠使接觸區(qū)域與導電面之間的接觸面積大致恒定。優(yōu)選第1帶狀部分的與第1軸垂直方向的寬度是沿著第1軸近似相同的。同樣， 優(yōu)選第2帶狀部分的與第2軸垂直方向的寬度是沿著第2軸大致相同的。由此，在產(chǎn)生定 位偏移的情況下，也能夠維持接觸區(qū)域與導電面的接觸面積大致恒定。此外，本發(fā)明申請的半導體元件不僅限于如上所述的縱型M0SFET。本發(fā)明申請可 適用于如下的半導體元件，該半導體元件具備包含碳化硅的半導體層；形成在半導體層 表面的第1導電類型半導體區(qū)域(例如，接觸區(qū)域)以及包圍第1導電類型半導體區(qū)域的 第2導電類型半導體區(qū)域(例如，源極區(qū)域)；以及具有與第1導電類型半導體區(qū)域以及第 2導電類型半導體區(qū)域接觸的導電面的導電體。由此，能夠抑制由于定位偏移而引起的第1 導電類型半導體區(qū)域與導電面之間的接觸面積減少。在本發(fā)明的半導體元件中，可將源極電極的導電面以及接觸區(qū)域表面設計成分別 具有如上所述的形狀，這樣即使在導電面與接觸區(qū)域之間產(chǎn)生工藝上的定位偏移也不要 緊。此外，在本說明書中，「半導體元件」不限于縱型M0SFET，可以廣泛地包括采用半導體層 形成的元件。以下，參照附圖來更具體地說明本發(fā)明的實施方式。在以下附圖中，為了簡化說 明，用同一參照符號來表示實質(zhì)上具有同一功能的構(gòu)成要素。此外，本發(fā)明不限于以下實施 方式。(第1實施方式)參照圖1 圖4，對本發(fā)明的半導體元件的第1實施方式進行說明。本實施方式的 半導體元件是采用了碳化硅的縱型M0SFET。
本實施方式的半導體元件由如下的單元構(gòu)成，該單元具備半導體層；與半導體 層電連接的源極電極以及漏極電極；以及用于使半導體元件在導通狀態(tài)和截止狀態(tài)之間切 換的柵極電極。另外，還典型具有排列多個單元的構(gòu)造。這里，以由多個單元構(gòu)成的半導體 元件為例進行說明，該多個單元具有近似四邊形的平面形狀。圖1 (a)是表示本實施方式的單元的剖面示意圖，(b)是用于說明多個單元的排列 狀態(tài)的俯視圖。圖1 (a)所示的單元100具備基板11 ；形成在基板11表面的半導體層10 ；與半 導體層10電連接的源極電極19 ；覆蓋半導體層10至少一部的柵極電極18以及與基板11 的背面電連接的漏極電極21。在半導體層10和柵極電極18之間順次形成有溝道層16以 及柵極絕緣膜17?；?1是由碳化硅構(gòu)成的η型半導體基板。這里，作為基板11例如采用由4H_SiC 構(gòu)成、并具有比(OOOl)Si面傾斜幾度(截止角(* 7角))且使間隔密度增大的表面的裁 切(才7力7卜)基板。半導體層10例如是形成在基板11上的碳化硅外延層。此外，半導體層10可以是 包含碳化硅的層，但不僅限于碳化硅外延層。半導體層10具有針對每個單元分離而形成 的P型阱區(qū)區(qū)域13 ；以及由半導體層10中未形成有P型阱區(qū)區(qū)域13的部分構(gòu)成的η型漂 移區(qū)域12。在ρ型阱區(qū)區(qū)域13的內(nèi)部形成有高濃度且包含η型雜質(zhì)的η型源極區(qū)域14以 及濃度高于P型阱區(qū)區(qū)域13且包含ρ型雜質(zhì)的與ρ型阱區(qū)區(qū)域13電連接的ρ+型接觸區(qū) 域15。溝道層16例如是由4H-SiC構(gòu)成的η型外延層，該溝道層16被設置成連接相鄰的ρ 型阱區(qū)區(qū)域13、且與η型源極區(qū)域14相接。源極電極19具有與η型源極區(qū)域14和ρ+型接觸區(qū)域15雙方都接觸的導電面 19s,并針對這些區(qū)域14、15形成歐姆接觸。各單元中的源極電極19通過上部布線電極23 并聯(lián)連接。另外，上部布線電極23和柵極電極18通過層間絕緣膜22電氣分離。各單元100如圖1 (b)所示2維地進行排列，并根據(jù)需要附加布線焊盤(pad)及終 端構(gòu)造，來構(gòu)成縱型MOSFET。在本實施方式中，源極電極19和η型源極區(qū)域14以及P+型接觸區(qū)域15例如被 設計成具有圖2(a) (c)所示的形狀。圖2(a)是表示第1實施方式中的源極電極19、ρ+型接觸區(qū)域15以及η型源極區(qū) 域14的剖面示意圖。圖2(b)是例示源極電極19的導電面19s、p+型接觸區(qū)域表面15s以 及η型源極區(qū)域表面14s的俯視圖，圖2 (c)是例示ρ+型接觸區(qū)域表面15s以及η型源極 區(qū)域表面14s的俯視圖。圖2(a)是沿著圖2(b)以及(c)中11-11’線的剖面示意圖。圖2所示的例子中，在半導體層的表面IOs上，接觸區(qū)域表面1 具有十字型的形 狀。更具體地說，具有沿著第1軸i延伸的帶狀部分60 ；沿著第1軸i向與帶狀部分60 相反方向延伸的帶狀部分61 ；沿著與第1軸i垂直的第2軸ii延伸的帶狀部分62 ；以及沿 著第2軸ii向帶狀部分62相反方向延伸的帶狀部分63。這些帶狀部分60 63與位于接 觸區(qū)域表面15s中央的主部65連接。另外，帶狀部分60 63橫切導電面19s的輪廓中對 應的邊，并朝向源極區(qū)域14的端(邊)延伸。在本實施方式中，帶狀部分60、61的與第1軸i垂直方向的寬度60w、61w以及帶 狀部分62、63的與第2軸ii垂直方向的寬度62w、63w相互近似相等，例如是0. 8 μ m。另外，接觸區(qū)域表面15s的沿著第1軸i以及第2軸ii的寬度Cl、C2例如都是4. 4 μ m。帶 狀部分60、61的沿著第1軸i的長度60u、61u以及帶狀部分62、63的沿著第2軸ii的長 度 62u、6;3u 都是 1.8μπι。η型源極區(qū)域表面Hs形成為完全包圍接觸區(qū)域表面15s。在此例中，源極區(qū)域表 面Hs具備四邊形的形狀，該四邊形具有沿著第1軸i以及第2軸ii的邊。這里，η型源 極區(qū)域表面14s的一邊長度Wl、W2例如是5.6μπι的正方形。另外，源極電極19的導電面 19s也具備四邊形的形狀，該四邊形具有沿著第1軸i以及第2軸ii的邊。這里，導電面 19s的一邊長度A1、A2例如是3μπι的正方形。接觸區(qū)域表面15s、源極區(qū)域表面Hs以及導電面19s的形狀以及尺寸雖沒有特別 地限定，但可以將接觸區(qū)域表面15s的沿著第1軸i以及第2軸ii的寬度Cl和C2適當設 定為小于源極區(qū)域表面14s的寬度Wl、W2，大于導電面19s的沿著第1軸i以及第2軸ii 的寬度A1、A2。因此，即使在產(chǎn)生定位偏移的情況下，帶狀部分60 63的最接近源極區(qū)域 側(cè)的端部被配置為從導電面19s露出。帶狀部分60 63的剩余部分以及主部65與導電 面19s接觸。此外一般情況下，接觸區(qū)域15是通過對源極區(qū)域14進行相對定位來形成的，所以 根據(jù)光刻工序的設備精度，存在接觸區(qū)域15和源極區(qū)域14的定位偏移約0. 2 μ m左右的情 況?？紤]到這樣的偏移，最好將接觸區(qū)域表面15s的輪廓(外周)與源極區(qū)域表面14s的 輪廓(外周)的最小距離設計成0. 2 μ m以上。由此，即使在產(chǎn)生定位偏移的情況下，因為 在半導體層表面IOs中，接觸區(qū)域15被源極區(qū)域14可靠地包圍，所以能夠確保執(zhí)行溝道寬 度。因為如上所述地設計本實施方式的源極電極19、η型源極區(qū)域14以及ρ+型接觸 區(qū)域15，所以即使在源極電極19和ρ+型接觸區(qū)域15的定位中產(chǎn)生偏移(定位偏移)的情 況下，也能夠確保固定的元件特性。以下，參照附圖對其理由進行詳細說明。圖3(a)以及(b)是用于說明將源極電極19的導電面19s按照設計配置在半導體 層表面IOs的理想情況的圖，圖4(a)以及(b)是用于說明將源極電極19的導電面19s配 置成從所設計的位置朝χ方向偏移ΔΧ的情況的圖。圖3(a)以及圖4(a)是表示單元100 的一部分的剖面示意圖，圖3(b)以及圖4(b)是半導體層表面IOs的俯視圖。此外如上所述，由于光掩模的位置偏移，而主要在垂直的2個方向(x、y)以及其相 反方向(-χ，-y)上產(chǎn)生定位偏移。在該例中，帶狀部分的延伸方向(第1軸i、第2軸ii) 被設計為分別與χ、y方向大致平行。在采用裁切基板作為基板11的情況下，預先在形成定位標記(該標記相對于周邊 具有凹或凸的形狀、且在光刻工序的掩模定位中成為必需)的裁切基板(這里，可以是在該 基板上預先堆積外延層的所謂外延基板)上形成外延層時，定位標記變形，結(jié)果，具有如下 的問題，即，在與裁切方向大致平行的方向上容易產(chǎn)生定位偏移。因此，帶狀部分60 63 中的至少一個可被設計為在裁切方向上平行延伸、例如第1軸i與裁切方向平行。由此，能 夠更可靠地獲得本發(fā)明申請的效果。如圖3(a)以及(b)所示，在定位偏移ΔΧ、Δ y為零的情況下，在半導體層上配置 導電面19s，以使各帶狀部分的端部從導電面19s露出0.7μπι。在導通狀態(tài)下，來自源極電 極19的電子從在η型源極區(qū)域14中與導電面19s相接的部分流入其整個周圍，并到達溝道層(未圖示)。此時，如圖3(b)中箭頭所示，在η型源極區(qū)域表面Hs上流過電子，因此 沒有實效性地降低柵極寬度。與此相對，如圖4(a)以及(b)所示，在導電面19s從所設計的位置朝χ方向偏移 Δ χ時，如果Δ χ的絕對值是接觸區(qū)域表面1 在χ方向的寬度Cl和導電面1如在1方向 的寬度Al之差的1/2以下(0< Δχ彡(Cl-Al)/2)，則導電面19s的輪廓被配置為橫切 帶狀部分60 63。因此，接觸區(qū)域表面1 中與導電面19相接的部分的面積(以下，簡稱 為「接觸面積」。)Si與定位偏移為零時的接觸面積&(圖3(b))大致相同。此外，當偏移量 Δχ的絕對值進一步變大時(I Δχ > (Cl-Al)/2))，接觸面積S1比&減少。但是，減少量 由下式進行表示，其遠遠小于現(xiàn)有的減少量(例如圖40、圖42)。接觸面積的減少量=帶狀部分的寬度X (| AxI-(Cl-Al)/2)因此，根據(jù)本實施方式，即使產(chǎn)生定位偏移，也能夠確保接觸區(qū)域表面1 與導電 面19s的接觸面積大致恒定，從而能夠抑制由接觸面積減少所引起的接觸電阻增大。關于 偏移量Δ χ、Δ y的范圍，為了能可靠地獲得上述效果，而優(yōu)選接觸區(qū)域表面1 在x、y方向 的寬度C1、C2和導電面19s在x、y方向的寬度A1、A2之差Cl-Al、C2_A2例如為Ι.Ομπι以 上2. Ομπι以下(在此例中為1.4μπι)。另外，如圖4(b)所示，當產(chǎn)生定位偏移時，在位于η型源極區(qū)域表面Hs中的ρ+型 接觸區(qū)域表面1 左側(cè)的部分，依據(jù)偏移量Δχ的大小，形成來自源極電極19的電子難以 流過的區(qū)域Yl。此外，當P+型接觸區(qū)域表面1 從η型源極區(qū)域表面Hs朝4個方向露出 時，電子難以流過的區(qū)域具有4處(ΥΟ、Υ1、Υ2、Υ;3)。但是，電子以某種程度蔓延到η型源極 區(qū)域表面14s，因此未流過電子的區(qū)域YO TO與參照圖40(a)以及(b)如前所述的現(xiàn)有半 導體元件中的未流過電子的區(qū)域X相比，被抑制為極小。如圖4(c)所示，如果將電子難以 流過的區(qū)域= 0、1、2、3)橫切η型源極區(qū)域表面14s周端部分的長度分別設為Ym(m =a、b、c、d)，則通過適當選擇p+型接觸區(qū)域表面1 各自的寬度60w、61w，62w、63w (例如 為0. 8 μ m)，可以看出作為私+Yb+Yc+Yd < Xa的條件。這是因為，能夠?qū)щ娒?9s橫切接 觸區(qū)域表面15s的長度Z抑制為比圖40(b)所示的長度Z小。結(jié)果，能夠使實效性的柵極 寬度比現(xiàn)有的大。此外，如果偏移量ΔΧ例如為0.5μπι左右，則未流過電子的區(qū)域Y2沒有 到達源極區(qū)域表面14s的左端部，或者即使到達了左端部, 也極小，所以電子流過源極區(qū) 域表面Hs的大致整個左端部。因此，實效性的柵極寬度與圖3(a)以及(b)所示的理想情 況大致相等。這樣，根據(jù)本實施方式，即使產(chǎn)生定位偏移，也能夠抑制接觸區(qū)域表面1 與導電 面19s之間的接觸電阻增大，并且能夠確保實效性的柵極寬度，并且能夠?qū)崿F(xiàn)與定位偏移 為零時等同的元件特性。此外這里，僅對導電面19s朝1方向偏移的情況進行了說明，但導 電面19s朝-χ方向或與χ方向垂直的y方向及_y方向偏移的情況也是同樣的。這里，參照圖5 圖7，更詳細地說明根據(jù)本實施方式、即使在產(chǎn)生定位偏移的情 況下也能夠抑制長度Z的值的理由。圖5(a) (C)是例示在本實施方式的半導體元件中使偏移量Δχ變化時的導電 面19s以及p+型接觸區(qū)域表面15s的俯視圖，圖6 (a) (c)是例示在參照圖38 圖40如 前所述的現(xiàn)有半導體元件中使偏移量Δχ變化時的導電面109s以及接觸區(qū)域10 的俯視 圖。
16
此外，在圖6(a) (c)所示的現(xiàn)有半導體元件中，導電面109s的形狀分別與本實 施方式中的導電面19s的形狀相同。即，這里將導電面109s中一邊的長度設為3μπι。另 外，圖7(a)以及(b)分別表示在本實施方式以及現(xiàn)有的半導體元件中，偏移量ΔΧ、Ay和 在導電面19s、109s輪廓中橫切ρ+型接觸區(qū)域表面15s、10 的部分的長度Z之間的關系 的坐標圖。如圖5 (a) (c)所示，在本實施方式中，即使導電面19s和ρ+型接觸區(qū)域表面15s 之間的定位偏移量ΔΧ從零開始增加，在導電面19s輪廓中橫切ρ+型接觸區(qū)域表面15s的 部分的長度Z也不發(fā)生變化。當在坐標圖中示出ΔΧ與長度Z的關系時可知，該關系為圖7(a)所示的直線72， 長度Z相對于偏移量Δχ恒定且不變化。更具體地說，長度Z相對于偏移量Δχ在定位偏 移程度的范圍內(nèi)恒定且不變化。此例中，在偏移量Δ χ超過1. 1之前，長度Z恒定且不變化。 但是，在圖5(c)中，例如當Δχ = 0.7時，在ρ+型接觸區(qū)域表面15s的右側(cè)，導電面19s的 輪廓沒有橫切P+型接觸區(qū)域表面15s。當Δχ超過0.7時，ρ+型接觸區(qū)域表面1 和導電 面19s的接觸面面積開始減少。因此在該例中優(yōu)選I ΔΧ| <0.7。此外這里，對導電面 19s和ρ+型接觸區(qū)域表面1 朝χ方向偏移的情況進行了說明，但即使在朝著與χ方向垂 直的y方向偏移的情況下，偏移量Ay和長度Z的關系也與直線72相同。與此相對，在現(xiàn)有的半導體元件中，如圖6(a) (c)所示，當導電面109s與接觸 區(qū)域表面10 之間的定位偏移量Δ X從零開始增加時，在Δ X到達0.45 μ m之前，導電面 109s的輪廓不與接觸區(qū)域表面10 重疊，所以導電面109s中橫切接觸區(qū)域表面10 的 部分的長度Z為零。但是，當Δ χ到達0.45 μ m時，長度Z不連續(xù)變化、且與接觸區(qū)域表面 105s的1邊長度相等(2:例如為2.14!11)。然后，即使偏移量Δχ變化到1.5μπι(導電面 19s的寬度Ax的1/2)，上述長度Z也保持2. 1 μ m恒定。當在坐標圖上表示偏移量Δ χ和 長度Z的關系時，該關系為圖7(b)所示的線76。此外，即使在導電面109s和ρ+型接觸區(qū) 域表面10 朝y方向偏移的情況下，偏移量Ay和長度Z的關系也與線76相同。由圖7(a)以及(b)可知，在偏移量Δχ、Δ y小于0. 45 μ m時，現(xiàn)有半導體元件中 的長度Z為零，比本實施方式的半導體元件中的長度Z小。但是，即使在本實施方式的半導 體元件中，長度Z也相對于導電面19s的寬度充分小(Z = 0. 8 μ m)，電子也蔓延到位于η 型源極區(qū)域14中的導電面19s左側(cè)的部分。因此，未流過電子的區(qū)域Y不到達源極區(qū)域表 面14s的左端部，所以不會降低實效性的柵極寬度。從而，在偏移量Δχ、Δγ小于0.45μπι 時，本實施方式的半導體元件以及現(xiàn)有的半導體元件都能夠確保與沒有定位偏移的理想情 況等同的MOSFET特性。另一方面，當偏移量Δ χ、Ay為0.45 μ m以上且小于0.7μπι時，在現(xiàn)有的半導體 元件中，長度Z較大為2.1 μ m，從而導致實效性的柵極寬度降低(圖40)。與此相對，在本 實施方式的半導體元件中，長度Z被抑制為顯著小于現(xiàn)有半導體元件中的長度Z (2. Iym), 由此未流過電子的區(qū)域Y給實效性的柵極寬度帶來的影響比現(xiàn)有的低。此外，在實際的光刻工序中產(chǎn)生的偏移量一般是1. 0 μ m以下，優(yōu)選為0. 5 μ m以 下。在實際的光刻工序中產(chǎn)生的偏移量Δχ、Ay不僅受用于光刻的曝光機精度、還受其它 要因的影響。例如，半導體基板的彎曲、刻蝕及外延增長等引起的加工偏移和基板、膜及掩 模等的膨脹、收縮、尺寸移動等也成為要因。多個要因重疊的結(jié)果是，還具有產(chǎn)生比假定量大的偏移(例如0.5μπι以上)這樣的情況，但在這樣的情況下，根據(jù)本實施方式的結(jié)構(gòu)，即 使偏移量增加，也能夠?qū)㈤L度Z抑制為較小，所以與現(xiàn)有相比能夠降低導通電阻。此外，在采用Si層作為半導體層的縱型MOSFET中，提出了使與源極電極接觸的阱 區(qū)區(qū)域表面成為十字型或X字型形狀的方案(日本特開平5-335584號公報，日本特開平 11-330469號公報，日本特開平7-66392號公報，日本特開2004-104003號公報等)。在這 些Si-MOSFET中，不需要如SiC-MOSFET那樣，為了減小源極電極與阱區(qū)區(qū)域的接觸電阻而 形成接觸區(qū)域。因此，使阱區(qū)區(qū)域以及源極區(qū)域和源極電極的導電面接觸。在上述在先文獻所提出的Si-MOSFET中，形成十字型及X字型形狀的阱區(qū)區(qū)域，由 此，將源極區(qū)域分割成四個。以下說明其理由。在Si-MOSFET中，如圖44 (a)所示，阱區(qū)區(qū)域124經(jīng)由開口部1沈利用已注入Si 層的雜質(zhì)的熱擴散來形成。因此，阱區(qū)區(qū)域124的角部與其它部分相比，雜質(zhì)濃度變低。由 此，當在阱區(qū)區(qū)域124的角部形成溝道時，角部的溝道的閾值電壓比在其它部分形成的溝 道的閾值電壓低，這樣溝道表面變得更容易翻轉(zhuǎn)。結(jié)果，容易產(chǎn)生Si-MOSFET的截止狀態(tài)下 的漏電流。因此，在日本特開2004-104003號公報中提出了如下這樣的結(jié)構(gòu)如圖44(b)所 示，在Si層表面上，利用具有X字型形狀的阱區(qū)區(qū)域IM來分割源極區(qū)域125，并且不在阱 區(qū)區(qū)域124的角部配置源極區(qū)域125。由此，在阱區(qū)區(qū)域124的角部沒有形成溝道，所以能 夠降低如上所述的漏電流。另外，在日本特開平7-66392號公報中提出了如下的結(jié)構(gòu)為了 實質(zhì)性地減少基礎區(qū)域中雜質(zhì)濃度低的部分的接觸電阻，而利用具有十字型形狀的阱區(qū)區(qū) 域來分割源極區(qū)域。由此，來抑制在柵極電壓關斷時寄生晶體管導通的情況。同樣，在日本 特開平11-330469號公報中也公開了利用具有十字型形狀的基礎區(qū)域來分割源極區(qū)域的 結(jié)構(gòu)。此外，在日本特開平5-335584號公報中也公開了為了使寄生晶體管難以動作而形成 X字型的阱區(qū)區(qū)域的情況。這樣，在上述在先文獻中是以與本發(fā)明申請完全不同的目的，在Si層表面上形成 例如具有十字型形狀的阱區(qū)區(qū)域的。形成阱區(qū)區(qū)域，將源極區(qū)域分割為4個，該阱區(qū)區(qū)域沒 有被源極區(qū)域包圍。這是因為，如果被源極區(qū)域包圍，則導致在阱區(qū)區(qū)域的角部形成溝道。另一方面，在采用SiC層作為半導體層的MOSFET中，注入SiC層的雜質(zhì)即使進行 活化處理也幾乎不擴散，所以阱區(qū)區(qū)域角部的雜質(zhì)濃度與其它部分的雜質(zhì)濃度大致等同。 因此，即使在阱區(qū)區(qū)域的角部形成溝道，也難以產(chǎn)生如上所述的漏電流問題。為了進一步增 大實效性的柵極寬度，優(yōu)選在阱區(qū)區(qū)域表面的整個周緣部形成溝道。從而認為，上述在先文 獻所公開的結(jié)構(gòu)不適用于SiC-MOSFET。在本發(fā)明申請中，為了解決由于定位偏移而導致元件特性降低這樣的SiC特有的 問題，而在SiC層表面IOs上，形成具有帶狀部分的P+型接觸區(qū)域15。另外，利用η+型源 極區(qū)域14完全包圍該ρ+型接觸區(qū)域15的周圍。因此，既能夠在阱區(qū)區(qū)域13表面的整個 周緣部形成溝道來確保柵極寬度，又能夠解決上述問題。本實施方式中的導電面19s以及P+型接觸區(qū)域表面15s的形狀，即使在偏移量 Δ χ、Δ y增加時，也能夠?qū)㈤L度Z抑制為較小，而且可以是P+型接觸區(qū)域表面1 以及源極 區(qū)域表面Hs與導電面19s相接的面積比近似相同的形狀。本實施方式中的ρ+型接觸區(qū)域表面1 的形狀只要具有沿著第1軸i延伸的至少一個第1帶狀部分既可，不僅限于參照圖1 圖4在前面敘述的形狀。另外，接觸區(qū)域表面 15s的尺寸也沒有特別地限定。接觸區(qū)域表面15s的沿著第1軸i的寬度Cl比導電面19s 的沿著第1軸i的寬度Al大，且導電面19s的輪廓只要橫切至少一個第1帶狀部分60、61 既可。因此雖未圖示，但接觸區(qū)域表面10 可僅由與第1軸i平行的帶狀部分構(gòu)成。這樣 的結(jié)構(gòu)，能夠確保導電面19s與接觸區(qū)域表面1 的接觸面積，且能夠獲得抑制導通電阻增 大的效果。如本實施方式所示優(yōu)選，接觸區(qū)域表面1 還包含沿著與第1軸i非平行的第2軸 ii延伸的至少一個第2帶狀部分62、63。由此，與定位偏移的方向無關，都能夠獲得上述效 果。在本實施方式中，第1軸i以及第2軸ii分別于χ、y方向平行，不過也可以不平行。另外，在本實施方式中，接觸區(qū)域15具有沿著第1軸i向相互相反方向延伸的一 對第1帶狀部分60、61 ；以及沿著第2軸ii向相互相反方向延伸的一對第2帶狀部分62、 63。因此，即使產(chǎn)生x、y、-x、-y方向的定位偏移，也能夠使接觸面積的變化大致恒定。另 外，帶狀部分60、61的與第1軸垂直方向的寬度60w、61w沿著第1軸i大致相同，帶狀部分 62,63的與第2軸ii垂直方向的寬度62w、63w沿著第2軸ii大致相同。由此，即使產(chǎn)生定 位偏移也能夠更可靠地維持第1導電類型的半導體區(qū)域15和導電面19s的接觸面積大致 恒定。此外，為了確保第1導電類型的半導體區(qū)域15與導電面19s的接觸面積，而優(yōu)選寬 度60w 63w例如是0. 4 μ m以上。另一方面，為了將源極區(qū)域14中未流過電流的區(qū)域Y 抑制為充分小來抑制導通電阻的增大，而優(yōu)選寬度60w 63w例如為導電面19s的一邊長 度的1/3以下。在本實施例中因為導電面19s的一邊長度是3μπι，所以在此情況下，優(yōu)選寬 度60w 63w為Ιμπι以下。當然，如果導電面19s的大小變大，則寬度60w 63w也適當 變大。第1帶狀部分60、61的沿著第1軸i的長度60u、61u優(yōu)選為LOym以上。由此， 在朝著X方向以及-X方向分別偏移0. 5 μ m的情況下，能夠可靠地獲得上述效果。同樣，第 2帶狀部分62、63的沿著第2軸ii的長度62u、6;3u優(yōu)選為1. Oym以上。另一方面，這些長 度的上限沒有特別地限定，只要小于源極區(qū)域表面14s的沿著第1軸i以及第2軸ii的長 度C1、C2的1/2既可。此外優(yōu)選，接觸區(qū)域表面1 具有點對稱形狀。由此，與定位偏移的方向無關，都 能夠更有效地抑制定位偏移所引起的元件特性降低。第1導電類型的半導體區(qū)域15的主部65的尺寸以及形狀也沒有特別地限定。在 主部65中沿著第1軸i的寬度可以比第2帶狀部分62、63的寬度62w、63w長，且沿著第2 軸ii的寬度可以比第1帶狀部分60、61的寬度60w、61w長。圖8例示出具有這樣的主部 65的結(jié)構(gòu)。在圖8所示的例子中，P+型接觸區(qū)域表面1 相對于源極區(qū)域表面14s被配置為 十字型，此外還在十字型交點(中心部)處配置比十字型交點大的尺寸的主部65。根據(jù)這 樣的結(jié)構(gòu)，能夠進一步增大在P+型接觸區(qū)域表面1 與導電面19s的中央附近的接觸面積。 在此例中，在P+型接觸區(qū)域表面1 上，將縱0. 8 μ m、橫4. 4μ m的兩個長方形以重心重疊 的狀態(tài)、90度垂直地進行配置，此外，在其交點上還具有重疊了一邊是1. 6 μ m的正方形這 樣的形狀。這里，一邊是1. 6 μ m的正方形部分為主部，上述長方形中與主部重疊的部分分 別為帶狀部分60 63。
在此例中，即使偏移量Δχ、Ay增加，也能夠確保ρ+型接觸區(qū)域表面15s以及源 極區(qū)域表面14s與導電面19s相接的面積比大致恒定?？梢允箮畈糠?0 63的長度及 寬度、主部的形狀及大小變化。另外在上述例中，導電面19s為正方形，但只要滿足上述關 系，即使是長方形或其它形狀也不要緊。在圖8所示的例子中優(yōu)選，當形成具有寬度大于帶狀部分60 63寬度的主部65 時，選擇導電面19s的寬度，使其大于主部65的寬度、且小于接觸區(qū)域表面15s的寬度。由 此，即使產(chǎn)生定位偏移，主部65的整體也能夠與導電面19s容易地接觸，所以能夠更可靠地 確保接觸區(qū)域表面15s與導電面19s的接觸面積。另外，因為導電面19s的輪廓被容易地 配置在帶狀部分60 63上，所以能夠抑制定位偏移所引起的接觸面積減少。本實施方式中的源極電極的導電面19s及源極區(qū)域表面Hs也不限于如圖所示的 四邊形。本實施方式的導電面19s可以是具有與第1軸i平行的邊以及與第2軸ii平行 的邊的多邊形形狀(例如四 八邊形)。由此，能夠使導電面19s的輪廓橫切接觸區(qū)域表面 15s的長度Z大致恒定。具體地說，長度Z與帶狀部分的寬度60w 63w相等。因此，通過 控制帶狀部分的寬度60w 63w，可將未流過電流的區(qū)域Y抑制為較小，能夠抑制導通電阻。 此外，即使定位偏移變大，接觸區(qū)域表面1 和導電面19s的接觸面積也能夠大致恒定，所 以還可以抑制寄生晶體管的動作。此外，導電面19s可以如后述的實施方式那樣，具有與第 1軸i平行的對角線以及與第2軸ii平行的對角線的多邊形形狀。在本實施方式中，為了簡單，使半導體層的表面IOs為平坦，但實際上，半導體層 表面IOs中與源極電極19接觸的部分有時比半導體層表面IOs中未與源極電極19接觸的 部分低。如上所述，在半導體層10上堆積了導電材料之后，通過進行高溫熱處理來形成源 極電極19。根據(jù)此方法獲得的源極電極19包含反應層，該反應層通過半導體層10上的碳化 硅與構(gòu)成源極電極19的導電材料反應來形成的。這是因為，該反應層的下表面、即源極電 極19的導電面19s位于反應層形成前的半導體層的表面IOs之下。另外，還存在例如裝置干擾或加工條件偏移等的影響而導致的尺寸移動，及導電 面19s、109s小于設計值的情況。在這樣的情況下，接觸區(qū)域表面15s、l(^s相對于導電面 19s、109s的比例變大，這樣即使偏移量Δ χ、Ay減小，也能夠容易地重疊導電面109s和接 觸區(qū)域表面105s，所以通過適用本發(fā)明，能夠獲得更大的效果。在采用光刻來形成ρ+型接觸區(qū)域15及源極電極19的情況下，由于光刻析像度的 影響，P+型接觸區(qū)域表面1 及源極電極19中的導電面19s有時不具有遵照設計的形狀。 具體地說，假設將這些形狀設計為角形，但在實際形成時，角形的角有可能帶圓角。即使在 這樣的情況下，只要設計成滿足本發(fā)明的偏移量ΔΧ、Ay與長度Z之間的關系的形狀，就能 夠抑制定位偏移所導致的元件特性降低，所以是本發(fā)明的范圍內(nèi)。<制造方法>本實施方式的半導體元件可利用如下說明的方法來制作。首先，如圖9(a)所示，在由碳化硅構(gòu)成的基板11上形成碳化硅層來作為半導體層 10。作為基板11，例如采用主面從(0001)向[11-20] (112方向(〃-)0)方向呈8度的截 止角度的、直徑3英寸的4H-SiC基板。該基板11的導電類型是η型，載體濃度為lX1019cm_3。半導體層10可以采用加熱
20爐利用CVD法來形成。這里，使在基板11的主面上摻雜有η型雜質(zhì)的碳化硅層外延增長。 半導體層10的厚度依據(jù)半導體元件所要求的規(guī)格而不同，但例如在5 100 μ m的范圍內(nèi) 進行調(diào)整。另外，半導體層10的雜質(zhì)濃度可在IXlO14 IXlO17cnT3的范圍內(nèi)進行適當調(diào) 整。此外，在基板11與半導體層10之間可具備由η型碳化硅構(gòu)成的緩沖層。緩沖層中，例 如雜質(zhì)濃度是1 X IO18Cm-3,厚度是1 μ m。接著，如圖9(b)所示，在半導體層10的選擇區(qū)域中形成第1雜質(zhì)離子注入層(厚 度例如Iym) 13'ο具體地說，首先在半導體層10的表面形成例如由硅氧化膜(SiO2)構(gòu)成的掩模層 31。掩模層31具有規(guī)定了半導體層10中作為第1雜質(zhì)離子注入層13’的區(qū)域的開口部。 掩模層31的形狀可通過光刻以及刻蝕來任意形成。這里，對掩模層31中開口部的形狀進 行設計，以使第1雜質(zhì)離子注入層13’的表面形狀為正方形(一邊的長度例如為6. 6 μ m)。 掩模層31的厚度由其材料及注入條件來決定，但優(yōu)選設定為比注入射程充分大。然后，從掩模層31的上方向半導體層10注入ρ型的雜質(zhì)離子(例如Al離子)。 離子注入時的基板溫度可在200 1000°C的范圍內(nèi)進行調(diào)整，或者也可以是室溫。在離子 注入后，去除掩模層31。由此，在半導體層10中已注入雜質(zhì)離子的區(qū)域內(nèi)形成第1雜質(zhì)離 子注入層13’。另外，半導體層10中未注入雜質(zhì)離子的剩余區(qū)域為η型漂移區(qū)域12。接著，如圖9(c)所示，在半導體層10上形成第2雜質(zhì)離子注入層(厚度例如為 0. 2 μ m) 14’。具體地說，首先在半導體層10上形成掩模層33，該掩模層33具有露出第1雜 質(zhì)離子注入層13’的一部分表面的開口部。這里，設計掩模層33中開口部的形狀，使第2雜質(zhì)離子注入層14’的表面為正方 形(一邊的長度例如為5.6 μ m)。掩模層33可采用與掩模層31同樣的材料利用同樣的 方法來形成。然后，從掩模層33的上方向半導體層10注入η型雜質(zhì)離子(例如氮離子及 磷離子)。在離子注入后，去除掩模層33。由此，在第1雜質(zhì)離子注入層13’的內(nèi)部形成第 2雜質(zhì)離子注入層14’。此外，如圖9(d)所示，在半導體層10上形成第3雜質(zhì)離子注入層15’。在半導體 層10上形成掩模層35，從其上方向半導體層10注入P型雜質(zhì)離子(例如鋁離子)，由此形 成第3雜質(zhì)離子注入層15，該掩模層35具有露出1個雜質(zhì)離子注入層13’的一部分的開口 部。掩模層35中開口部的形狀被設計成第3雜質(zhì)離子注入層15’的表面為如圖2(c)所示 的的十字型。在離子注入后，去除掩模層35。接著，如圖9(e)所示，針對第1、第2以及第3雜質(zhì)離子注入層13’、14’、15’以 1700°C左右的高溫進行活化熱處理，來分別形成ρ型阱區(qū)區(qū)域13、η型源極區(qū)域14以及ρ+ 型接觸區(qū)域15。所獲得的ρ型阱區(qū)區(qū)域13以及η型源極區(qū)域14的載體濃度由前述離子注入時的 條件來決定，分別調(diào)整為IXlO17 IXlO19Cm-3范圍內(nèi)以及1 X IOw 1 X IO21cnT3范圍內(nèi)。 另外，P+型接觸區(qū)域15的載體濃度被調(diào)整為比ρ型阱區(qū)區(qū)域13的載體濃度高。接著，如圖9(f)所示，通過外延增長在半導體層10上形成由η型碳化硅構(gòu)成的溝 道層16，使其一部分開口來露出η型源極區(qū)域14。溝道層16中的平均雜質(zhì)濃度被調(diào)整為 1 X IO15 1 X IO18CnT3的范圍內(nèi)。溝道層16可以為單層，也可以具有層疊構(gòu)造。之后，如圖9(g)所示，形成柵極絕緣膜17、源極電極19、漏極電極21、柵極電極18、層間絕緣膜22以及上部布線電極23，獲得半導體元件(縱型M0SFET)100。例如，可通過在1100 1200°C的溫度下對由碳化硅構(gòu)成的溝道層16表面進行熱 氧化來形成柵極絕緣膜17。取而代之，可通過在溝道層16上堆積單層或多層的絕緣膜來形 成。柵極絕緣膜17的厚度可以在20nm 200nm的范圍內(nèi)進行調(diào)整。在柵極絕緣膜17上 形成了低電阻的多晶硅膜及金屬膜后，通過進行圖案形成來形成柵極電極18。源極電極19可如下地形成。在形成了柵極絕緣膜17以及柵極電極18后，堆積覆 蓋柵極電極18的層間絕緣膜22。在該層間絕緣膜22上形成有露出半導體層10的一部分 表面的開口部。然后，在該開口部堆積Ni等導電材料，并如上所述利用高溫來進行熱處理，由此 獲得源極電極19。通過上述熱處理，半導體層10中的碳化硅與導電材料進行反應來形成反 應層，因此所獲得的源極電極19，在至少一部分上含有反應層。在所獲得的源極電極19與 半導體層10中的ρ+型接觸區(qū)域15以及η型源極區(qū)域14之間通過該反應層來形成良好的 歐姆接觸。此外，在以這種方法形成源極電極19的情況下，源極電極19中的導電面的形狀可 根據(jù)形成在層間絕緣膜22上的開口部形狀來進行調(diào)整。另外，在具有開口部的層間絕緣膜22的前面堆積金屬(例如Ni)，并以高溫進行熱 處理，從而在半導體層10上形成了反應層，之后即使去除無助于反應層形成的層間絕緣膜 22上的金屬也不要緊。例如，通過在基板11的背面堆積金屬材料(Ni或Ti等)并進行熱處理來形成漏 極電極21。上部布線電極23形成在層間絕緣膜22的開口部，并與源極電極19電連接。作 為上部布線電極23的材料例如可采用鋁等。源極電極19的形成方法不限于上述方法。例如，在形成層間絕緣膜22之前可形 成源極電極19。具體地說，在形成了覆蓋半導體層10的導電膜之后，圖案形成為規(guī)定的形 狀，此外，還可以通過利用1000°C左右的高溫進行熱處理來形成源極電極。在此方法中，可 通過針對導電膜的圖案形成來控制源極電極19的導電面的形狀，因此能夠更精確地形成 微細尺寸的導電面及四邊形等的多邊形狀的導電面。另外，在利用此方法來形成源極電極 19的情況下，在源極電極19形成之后，設置覆蓋基板表面的層間絕緣膜22。在層間絕緣膜 22上，采用干刻蝕等方法，形成露出源極電極19的一部分的開口部，并可在該開口部中形 成上部布線電極23。此外，在上述方法中，采用掩模層31來形成了作為阱區(qū)區(qū)域13的第1雜質(zhì)離子注 入層13’，之后采用掩模層33來形成作為源極區(qū)域14的第2雜質(zhì)離子注入層14’，接著，采 用掩模層35來形成作為ρ+型接觸區(qū)域15的第3雜質(zhì)離子注入層15’，但形成這些雜質(zhì)離 子注入層13’，14’，15’的順序沒有特別地限定。例如，在形成了作為P+型接觸區(qū)域15的 第3雜質(zhì)離子注入層15’之后，可形成作為源極區(qū)域14的第2不鈍物離子注入層14’。此外，本實施方式的半導體元件的結(jié)構(gòu)不限于圖1所示的結(jié)構(gòu)。例如，在圖1(a) 所示的結(jié)構(gòu)中，在半導體層10上形成由碳化硅構(gòu)成的溝道層16，但如圖10所示的半導體元 件那樣，可不具有溝道層16。在不具有這樣的溝道層16的構(gòu)造的情況下，根據(jù)對柵極電極 18給與的電壓，來反轉(zhuǎn)柵極電極下的漂移區(qū)域部分的導電類型，由此能夠形成溝道。(第2實施方式)
以下，參照附圖對本發(fā)明第2實施方式的半導體元件進行說明。本實施方式的半 導體元件是縱型M0SFET，與上述實施方式不同的點是，在半導體層表面中，源極區(qū)域具有多 邊形形狀，接觸區(qū)域的帶狀部分向源極區(qū)域的多邊形的頂點延伸。在本發(fā)明人進一步研究后發(fā)現(xiàn)，在圖41所示的現(xiàn)有半導體元件中，伴隨著定位偏 移量的增加，除了接觸區(qū)域與源極電極導電面的接觸面積減少之外，還具有如下這樣的新 課題。以下，參照圖43(a)以及(b)來說明該新課題。在縱型MOSFET等半導體元件中，當從ON狀態(tài)變?yōu)镺FF狀態(tài)時，瞬時流過電流。此 時，如果P型阱區(qū)區(qū)域103的電阻較高，則圖43(a)所示的寄生晶體管(npn晶體管(104、 103、120))為ON狀態(tài)，這樣有可能引起開關遲延及元件破壞。為了使該npn晶體管不為0N， 需要降低P型阱區(qū)區(qū)域103的電阻。因此，將高濃度(即，電阻低)的P+型接觸區(qū)域105以 盡量拓寬的形態(tài)配置在P型阱區(qū)區(qū)域103上，并抑制ρ型阱區(qū)區(qū)域103端的電位上升，從而 抑制npn晶體管(104、103、120)成為ON。另一方面，在如圖43(b)所示的菱形形狀的P+型接觸區(qū)域105的情況下，ρ型阱區(qū) 區(qū)域103與ρ+型接觸區(qū)域105之間的距離(參照箭頭130)比圖39所示的結(jié)構(gòu)遠。因此， P型阱區(qū)區(qū)域103的電位容易上升，npn晶體管(104、103、120)導通的抑制效果降低。本發(fā)明人根據(jù)上述知識為了實現(xiàn)如下的結(jié)構(gòu)而深入地進行了研究，上述結(jié)構(gòu)即使 在產(chǎn)生了定位偏移的情況下，也能夠確保導電面與源極電極以及接觸區(qū)域之間的接觸面 積，除此之外還能夠更有效地抑制上述npn晶體管成為ON。結(jié)果發(fā)現(xiàn)，在半導體層的表面 上，只要接觸區(qū)域的帶狀部分朝著源極區(qū)域的各頂點延伸，就能夠解決上述問題。本實施方式的半導體元件是采用碳化硅的縱型M0SFET?？v型MOSFET由單元構(gòu)成， 該單元具備半導體層；與半導體層電連接的源極電極和漏極電極；以及用于使半導體元 件在導通狀態(tài)和截止狀態(tài)之間切換的的柵極電極，該縱型MOSFET典型地具有排列多個單 元的構(gòu)造。這里，以由多個單元構(gòu)成的半導體元件為例進行說明，該多個單元具有近似四邊 形的平面形狀。在本實施方式的半導體元件中，可以將源極電極的導電面以及接觸區(qū)域表面設計 成分別具有后述的形狀，這樣即使在導電面與接觸區(qū)域之間產(chǎn)生工藝上的定位偏移也不要 緊。此外，在本說明書中，「半導體元件」不限于縱型M0SFET，可以廣泛包括采用半導體層形 成的元件。圖11(a)是表示本實施方式中的單元200的剖面示意圖，(b)是用于說明多個單 元200的排列狀態(tài)的俯視圖。圖12(a) (c)是用于說明源極電極19、p+型接觸區(qū)域15以 及η型源極區(qū)域14的結(jié)構(gòu)的圖。圖12(a)是沿著圖12(b)以及(c)中XII-XII’線的剖面 示意圖，圖12(b)是例示在源極區(qū)域表面14s、接觸區(qū)域表面15s以及半導體層的表面IOs 上配置的源極電極19的導電面19s的俯視圖。另外，圖12(c)是例示源極區(qū)域表面14s以 及接觸區(qū)域表面15s的俯視圖。此外，在圖12(a)中，為了便于示出源極電極19的導電面 19s與接觸區(qū)域表面1 之間的關系，將沿著導電面19s的四邊形的對角線延伸的線作為 XII-XII’線。為了簡單，對與圖1所示的單元100同樣的構(gòu)成要素標注相同的參照符號，并 省略說明。本實施方式中，在半導體層的表面IOs上，接觸區(qū)域表面1 是X字型，且具有其 一部分沒有與導電面19s接觸(即，露出)的形狀。由此，即使導電面19s與接觸區(qū)域表面1 之間的定位偏移量(Δχ)增加，也能夠確保接觸區(qū)域表面15s與導電面19s的接觸面 積。更具體地說，接觸區(qū)域表面1 具有沿著第1軸i延伸的帶狀部分70 ；沿著第1 軸i向與帶狀部分70相反方向延伸的帶狀部分71 ；沿著與第1軸i垂直的第2軸ii延伸 的帶狀部分72 ；以及沿著第2軸ii向與帶狀部分72相反方向延伸的帶狀部分73。這些帶 狀部分70 73與位于接觸區(qū)域表面15s中央的主部79連接。在本實施方式中，帶狀部分 70,71的與第1軸i垂直方向的寬度70w、71w以及帶狀部分72、73的與第2軸ii垂直方向 的寬度72w、73w近似相等，例如為0. 7μ m。另外，接觸區(qū)域表面1 的沿著第1軸i以及第 2軸ii的寬度Cl、C2例如都為5 μ m。帶狀部分70、71的沿著第1軸i的長度70u、71u以 及帶狀部分72、73的沿著第2軸ii的長度72u、7;3u都為2. 15 μ m。在本實施方式中，第1軸i以及第2軸ii分別相對于x、y方向構(gòu)成45°的角度。 這些軸i、ii與X、y方向構(gòu)成的角度沒有特別地限定。η型源極區(qū)域表面Hs形成為完全包圍接觸區(qū)域表面15s。在此例中，源極區(qū)域表 面14s具有四邊形的形狀，該四邊形具有與產(chǎn)生定位偏移的x、y方向平行的邊。源極區(qū)域表 面14s的一邊長度fe、Wy例如是5. 6 μ m的正方形。接觸區(qū)域表面15s的各帶狀部分70 73分別從位于接觸區(qū)域表面15s中央的主部79向η型源極區(qū)域表面Hs延伸。各帶狀部 分70 73的延伸方向與連結(jié)多邊形形狀的η型源極區(qū)域表面14s的重心和η型源極區(qū)域 表面14s的頂點的線之中的至少一個平行。另外，源極電極19的導電面19s也具有四邊形的形狀，該四邊形具有與x、y方向 平行的邊。這里，導電面19s的一邊長度Ax、Ay例如是3μπι的正方形。由此，在圖示的例 子中，導電面19s具有與第1軸i平行的對角線以及與第2軸ii平行的對角線。源極區(qū)域表面14s以及導電面19s的形狀和尺寸沒有特別地限定，但接觸區(qū)域表 面15s的沿著第1軸i以及第2軸ii的寬度Cl以及C2比導電面19s的沿著第1軸i以及 第2軸ii的寬度大，比源極區(qū)域表面14s的沿著第1軸i以及第2軸ii的寬度小。因此， 在沒有產(chǎn)生定位偏移的情況下，帶狀部分70 73如圖所示，從主部79超過與導電面19s 的輪廓中對應的頂點，向源極區(qū)域14a的頂點延伸。帶狀部分70 73的最接近源極區(qū)域 側(cè)的端部從導電面19s露出，但帶狀部分70 73的剩余部分以及接觸區(qū)域表面15s的主 部65與導電面19s接觸。此外，本實施方式的源極區(qū)域表面14s的形狀最好是從四邊形、五邊形、六邊形、 七邊形、八邊形中選擇的多邊形。如果是其中的四邊形、六邊形、八邊形，則包含與連結(jié)重心 和各頂點的線平行的多個帶狀部分，且能夠形成具有點對稱形狀的接觸區(qū)域表面15s，因此 優(yōu)選。本實施方式中的源極電極19、n型源極區(qū)域14以及p+型接觸區(qū)域15如上所述地 進行設計，所以即使在源極電極19與ρ+型接觸區(qū)域15的定位產(chǎn)生了偏移(定位偏移)時 也能夠確保固定的元件特性。以下，參照附圖對其理由進行詳細敘述。圖13(a)以及(b)是用于說明將源極電極19的導電面19s按照設計配置在半導 體層表面IOs的理想情況，圖14(a)以及(b)是用于說明將源極電極19的導電面19s配置 成從所設計的位置朝Χ方向偏移ΔΧ的情況的圖。圖13(a)以及圖14(a)是表示單元200 的一部分的剖面示意圖，圖13(b)以及圖14(b)是半導體層表面IOs的俯視圖。
24
在如圖13(a)以及(b)所示的理想情況下，4個帶狀部分的端部從導電面19s露 出。在導通狀態(tài)下，來自源極電極19的電子從η型源極區(qū)域14中與導電面19s相接的部 分流入其整個周圍，并到達溝道層(未圖示)。此時，因為在η型源極區(qū)域表面Hs上流過 電子，所以沒有實效性降低柵極寬度。與此相對，如圖14(a)以及(b)所示，即使導電面19s從所設計的位置向右(χ方 向)偏移ΔΧ，在未流過電子的區(qū)域內(nèi)實質(zhì)上也沒有產(chǎn)生來自源極電極19的電子。這點與 參照圖40(a)以及(b)如前所述的現(xiàn)有半導體元件中的未流過電子的區(qū)域X相比有顯著的 差別。例如，在圖示程度的偏移量(Δχ:0.5μπι)的情況下，在源極區(qū)域表面14s的整個左 端部流過電子，且柵極寬度實質(zhì)上沒有降低。因此，能夠獲得與圖13(a)以及(b)所示的理 想情況大致相同的MOSFET特性。另外，導電面19s的輪廓被配置為橫切4個帶狀部分。因此，接觸區(qū)域表面1 和 導電面19s的接觸面積S1與偏移量為零時的接觸面積圖13(b))大致相同。接著，參照圖15(a) (c)繼續(xù)進行說明。圖15(a) (c)是例示在本實施方式 的半導體元件中使偏移量Δ χ變化時的導電面19s以及P+型接觸區(qū)域表面15s的俯視圖。圖15(a)是偏移量Δχ = 0時的例子，并且，圖15(b)以及(c)是偏移量Δχ = 0. 2 μ m、Δ χ = 0. 5 μ m時的例子。由這些例子可知，無論在任何情況下，電子都流過源極區(qū) 域表面14s的整個左端部，所以柵極寬度沒有實效性降低。這里，對導電面1如在1方向上進行偏移的情況進行了說明，不過導電面19s在-χ 方向或與X方向垂直的y方向及_y方向上偏移的情況也是同樣的。接著，參照圖16(a)以及(b)，對本實施方式中的npn晶體管導通的抑制效果進行 說明。圖16(a)是表示參照圖41如上所述的現(xiàn)有半導體元件的結(jié)構(gòu)的俯視圖，圖16(b)是 表示本實施方式的半導體元件結(jié)構(gòu)的俯視圖。如上所述，在圖16(a)所示的現(xiàn)有結(jié)構(gòu)中，P+型接觸區(qū)域表面10 、源極區(qū)域表面 104s以及阱區(qū)區(qū)域表面103s都是正方形，ρ+型接觸區(qū)域表面10 的各邊形成為相對于源 極區(qū)域表面10如以及阱區(qū)區(qū)域表面103s的各邊構(gòu)成45度的角度。根據(jù)這樣的結(jié)構(gòu)，在ρ 型阱區(qū)區(qū)域103的角部中，ρ型阱區(qū)區(qū)域103與ρ+型接觸區(qū)域105的距離130變長。因此， P型阱區(qū)區(qū)域103的電位容易上升，結(jié)果，抑制npn晶體管(104、103、120)不成為ON狀態(tài)的 效果降低。另一方面，根據(jù)圖16(b)所示的本實施方式的結(jié)構(gòu)，阱區(qū)區(qū)域表面13s以及源極區(qū) 域表面Hs是正方形，ρ+型接觸區(qū)域表面1 具有由4個帶狀部分構(gòu)成的X字型形狀，該4 個帶狀部分從阱區(qū)區(qū)域表面13s的中央部朝向阱區(qū)區(qū)域表面13s以及源極區(qū)域表面Hs的 頂點。在此情況下，P型阱區(qū)區(qū)域13的角部與接觸區(qū)域表面1 之間的距離136變小。另 外，在此結(jié)構(gòu)中，從P+型接觸區(qū)域105中的主部(X字型形狀的中央)到ρ型阱區(qū)區(qū)域13的 邊的中央的距離135最長。但是，該距離135比圖16(b)所示的距離130短。另外，在本實 施方式中，P型阱區(qū)區(qū)域13的邊的中央與接觸區(qū)域表面1 之間的距離137比距離135還 短。通過增大P+型接觸區(qū)域15的帶狀部分的與長邊方向(i、ii)垂直方向的寬度，可以使 距離137更短。結(jié)果，本實施方式與圖16(a)所示的現(xiàn)有結(jié)構(gòu)相比，能夠更有效地抑制npn 晶體管(14，13，10)為ON狀態(tài)的情況。此外如上所述，即使偏移量Δ χ、Ay增加，源極電極的導電面19s的輪廓只要在位于4個帶狀部分70 73上的范圍內(nèi)，就幾乎不改變接觸區(qū)域表面15s與源極電極導電面 19s的接觸面積。這樣，根據(jù)本實施方式，即使偏移量ΔΧ、Ay增加，也能夠確保接觸區(qū)域表面1 與源極電極的導電面19s的接觸面積，并且能夠抑制由未流過電子的區(qū)域?qū)е碌膶嵭缘?柵極寬度降低。此外，因為還能夠減小阱區(qū)區(qū)域表面13s與接觸區(qū)域表面15s的距離，所以 可以更有效地抑制npn晶體管(14，13，10)成為ON狀態(tài)的情況。呈現(xiàn)上述效果的導電面19s以及P+型接觸區(qū)域表面15s的形狀不限于圖12所示 的形狀。例如，源極區(qū)域表面14s的形狀不限于正方形，也可以是由四邊形至八邊形構(gòu)成的 任意多邊形。此時，接觸區(qū)域表面1 的形狀只要具有向源極區(qū)域表面14s的多邊形的對應 頂點延伸的多個帶狀部分既可。另外，沿著至少一個帶狀部分的延伸方向(例如第1軸)， 需要接觸區(qū)域表面15s的寬度大于導電面19s的寬度。圖17 圖33是例示本實施方式中的P+型接觸區(qū)域表面15s、源極區(qū)域表面Hs 以及導電面19s的其它形狀的俯視圖。圖17所示的源極區(qū)域表面14s是具有與x、y方向平行的邊的正方形狀。P+型接 觸區(qū)域表面1 具有使X字圖案和正方形圖案(一邊長度1.6μπι)重合的形狀，該X字圖 案為使縱0. 7 μ m、橫5 μ m的兩個長方形垂直且重心重疊；該正方形圖案配置在X字圖案的 中心部，寬度比各帶狀部分大。該正方形圖案為主部79，X字圖案中與主部79不重合的部 分為從P+型接觸區(qū)域表面15s中央朝向源極區(qū)域表面14s的各頂點的4個帶狀部分70 73。源極電極的導電面19s是具有與x、y方向平行的邊的正方形狀，選擇其一邊的長度，使 其大于主部79的寬度、且小于χ、y方向上的ρ+型接觸區(qū)域表面15s的寬度。如圖17所示的例子，當主部79具有比帶狀部分70 73的寬度70w 73w大的寬 度79w時，在ρ+型接觸區(qū)域表面15s的中央附近處，能夠使ρ+型接觸區(qū)域表面15s與導電 面19s的接觸面積進一步增大。另外，如此例所示，如果源極區(qū)域表面14s為第η角形(n 4以上8以下的偶數(shù))，則可以通過使朝向各頂點的帶狀部分70 73的寬度及長度相同， 來形成具有點對稱形狀的P+型接觸區(qū)域表面15s，因此優(yōu)選。此外，如果源極區(qū)域表面Hs 是第η角形(η :4以上8以下的偶數(shù))，則各帶狀部分70 73的延伸方向與ρ+型接觸區(qū)域 表面15s以及導電面19s的對角線大致平行。圖18所示的例子與圖12(b)所示的結(jié)構(gòu)的不同點是，P+型接觸區(qū)域表面15s的各 帶狀部分的前端15e突出(是銳角)。另外，p+型接觸區(qū)域表面15s的前端15e的形狀可 以是其它形狀，例如還可以為圓形(例如，半圓形狀)。在圖18所示的例子中，帶狀部分的 寬度大于圖12(b)所示的寬度，例如是0.5 Ι.Ομπι左右。這樣，ρ+型接觸區(qū)域表面1 的帶狀部分的寬度可在考慮了與導電面19s的接觸面積之后進行適當選擇。本實施方式中的ρ+型接觸區(qū)域表面1 優(yōu)選被設計為與柵極電極18(參照圖 11(a))不重疊。當參照圖18進行說明時，優(yōu)選ρ+型接觸區(qū)域表面15s的帶狀部分的前端 1 未到達柵極電極18的端面18e的情況。這是因為，P+型接觸區(qū)域表面1 粗糙，具有 很多缺陷，所以當在該表面1 上經(jīng)由溝道外延層16以及柵極氧化膜17形成柵極電極18 時，有可能使柵極電極18的可靠性降低。此外，不僅限于圖18所示的結(jié)構(gòu)，即使是本發(fā)明 申請中的其它結(jié)構(gòu)，也同樣優(yōu)選P+型接觸區(qū)域表面15s與柵極電極18不重疊的情況。圖19所示的例子與圖17所示的例子相類似，但不同點是，使ρ+型接觸區(qū)域表面15s的帶狀部分的前端1 突出。另外，在圖19所示的例子中，設于ρ+型接觸區(qū)域表面1 上X字型的交點(中心部)處的四邊形(主部79)的面積小于圖17所示的主部79的面積。 此外，主部79的面積也與ρ+型接觸區(qū)域表面15s的帶狀部分70 73的寬度同樣，在考慮 了與導電面19s的接觸面積之后，進行適當選擇。圖20所示的例子與圖19所示的例子的不同點是，P+型接觸區(qū)域表面15s的主部 79具備菱形(這里為正方形)形狀，該菱形具有與帶狀部分70 73的延伸方向平行的邊。 另外，在圖21所示的例子中，主部79是圓形狀。這樣，主部79的形狀沒有特別地限定。此外，如圖22所示的例子那樣，接觸區(qū)域表面15s除了具有向源極區(qū)域表面Hs 的頂點延伸的帶狀部分70 73之外，還可以具有從接觸區(qū)域表面15s的中央向源極區(qū)域 表面Hs延伸的其它帶狀部分80 83。這里，還具有從主部79向源極區(qū)域表面14s的各 邊延伸、即沿著x、y方向延伸的4個帶狀部分80 83。這些帶狀部分80 83可構(gòu)成例如 第1實施方式所說明的十字圖案。帶狀部分70 73、80 83的寬度可適當?shù)剡M行選擇。 例如圖23所示，這些帶狀部分的寬度可全部相同。此外，主部79的形狀也沒有被限定。如 圖M所示，主部79可以是菱形(參照圖20)，或者如圖25所示，可以是圓型(參照圖21)。在上述例子中，源極區(qū)域表面Hs是四邊形狀，但源極區(qū)域表面Hs也可以具有其 它形狀例如多邊形形狀。在圖26所示的例子中，源極區(qū)域表面Hs具有六邊形(尤其，正六 邊形)的形狀。另外，接觸區(qū)域表面1 具有從接觸區(qū)域表面15s的中央向源極區(qū)域表面 14s的六邊形的各頂點延伸的六個帶狀部分70 75。在此例中，導電面19s也是六邊形。 選擇導電面19s的寬度，使其小于接觸區(qū)域表面15s的寬度。此外，如圖27所示，各帶狀部 分的前端15e可以突出。另外，可以增大接觸區(qū)域表面15s的寬度。此外，如圖觀以及圖 29所示，接觸區(qū)域表面1 可具備主部79，該主部79具有比帶狀部分的寬度大的寬度。主 部79可以是六邊形(圖28)也可以是圓形(圖四)。在形成了具有寬度比帶狀部分大的主部79的情況下，優(yōu)選將導電面19s的寬度選 擇成大于主部79的寬度、且小于接觸區(qū)域表面15s的寬度。由此，即使產(chǎn)生定位偏移，因為 主部79的整體與導電面19s容易接觸，所以能夠更可靠地確保接觸區(qū)域表面1 與導電面 19s的接觸面積。另外，因為導電面19s的輪廓被容易地配置在帶狀部分上，所以能夠抑制 由定位偏移引起的接觸面積減少。在圖30所示的例子中，源極區(qū)域表面Hs具有八邊形(尤其，正八邊形)的形狀。 另外，接觸區(qū)域表面1 具有從接觸區(qū)域表面15s的中央向源極區(qū)域表面14s的八邊形的 各頂點延伸的8個帶狀部分70 77。在此例中，導電面19s也是八邊形。導電面19s的寬 度被選擇為比接觸區(qū)域表面15s的寬度小。另外，如圖31所示，各帶狀部分的前端1 可 以突出。另外，還可以增大接觸區(qū)域表面15s的寬度。此外，如圖32以及圖33所示，接觸區(qū)域表面1 可具備主部79，該主部79具有比 帶狀部分的寬度大的寬度。主部79可以是八邊形(圖32)也可以是圓形(圖33)。即使 在此情況下，也優(yōu)選將導電面19s的寬度選擇成大于主部79的寬度、且小于接觸區(qū)域表面 15s的寬度。根據(jù)圖17 圖33所示的結(jié)構(gòu)，與參照圖11 圖14如前所述的結(jié)構(gòu)同樣，即使導 電面19s與ρ+型接觸區(qū)域15之間的定位偏移量ΔΧ、Ay增加，也能夠抑制由未流過電子 的區(qū)域?qū)е碌膶嵭缘臇艠O寬度降低。另外，如果偏移量ΔΧ、Ay在規(guī)定的范圍內(nèi)，則配置導電面19s的輪廓，使其橫切帶狀部分，因此，源極電極19的導電面19s與ρ+型接觸區(qū)域表 面1 之間的接觸面積不根據(jù)偏移量而顯著變化。并且，因為能夠使源極區(qū)域表面14s與 P+型接觸區(qū)域表面15s的距離比現(xiàn)有的小，所以可有效地抑制npn晶體管成為導通狀態(tài)。此外，在圖17 圖33所例示的結(jié)構(gòu)中，在半導體層表面IOs上，接觸區(qū)域表面1 都具有點對稱形狀。當具有這樣的形狀時，與定位偏移的方向(X，-X、y, -y)無關，都能夠 更有效地抑制定位偏移所導致的元件特性降低，因此優(yōu)選。另外，在采用裁切基板作為基板11的情況下，為了有效抑制由于向裁切方向定位 偏移所導致的元件特性降低，而優(yōu)選將任意一個帶狀部分都配置為與裁切方向平行。或者， 導電面19s的輪廓可以具備多邊形形狀，該多邊形具有與裁切方向垂直的邊。如上所述，在實際的光刻工序中產(chǎn)生的偏移量一般為1. Ομπι以下，最好為0. 5μπι 以下。此外，還有產(chǎn)生比假定量大的偏移(例如0.5μπι以上)的情況，但在這樣的情況下， 根據(jù)本實施方式的結(jié)構(gòu)，即使偏移量增加，也能夠抑制由未流過電子的區(qū)域?qū)е碌膶嵭?的柵極寬度降低，從而能夠降低導通電阻。在偏移量例如為0. 5 μ m以下的情況下，優(yōu)選沿著產(chǎn)生定位偏移的方向(x、y方向) 的各帶狀部分的長度70u 73u(圖12)為1. Ομπι以上。此外，還存在例如裝置干擾或加工條件偏移等的影響而導致的尺寸移動，及導電 面19s小于設計值的情況。在這樣的情況下，接觸區(qū)域表面1 相對于導電面19s的比例 變大，這樣即使偏移量Δχ、Ay減小，也能夠容易地重疊導電面19s和接觸區(qū)域表面15s， 所以通過適用本發(fā)明，能夠獲得更大的效果。另外，在采用光刻來形成P+型接觸區(qū)域15及 源極電極19的情況下，由于光刻析像度的影響，P+型接觸區(qū)域表面1 及源極電極19中的 導電面19s有時不具有遵照設計的形狀。具體地說，假設將這些形狀設計為角形，但在實際 形成時，角形的角有可能帶圓角。即使在這樣的情況下，只要設計成具有上述的形狀，就能 夠抑制定位偏移所導致的元件特性降低，所以在本發(fā)明的范圍內(nèi)。在圖11 圖33所示的例子中，為了簡單，半導體層的表面IOs是平坦的。但實際 上存在如下的情況半導體層的表面IOs中與源極電極19接觸的部分比半導體層的表面 IOs中沒有與源極電極19接觸的部分低。如上所述，在半導體層10上堆積了導電材料之 后，通過進行高溫熱處理來形成源極電極19。通過此方法獲得的源極電極19含有反應層，該反應層是通過半導體層10中的碳 化硅與構(gòu)成源極電極19的導電材料反應而形成的。這是因為，該反應層的下表面、即源極 電極19中的導電面19s位于反應層形成前的半導體層表面IOs之下。<制造方法>本實施方式的半導體元件例如可通過如下說明的方法來進行制作。參照圖34，對 本實施方式的制造方法進行說明。首先，如圖34(a)所示，在碳化硅構(gòu)成的基板11上形成碳化硅層來作為半導體層 10。作為基板11，例如采用主面從(0001)向[11-20] (112方向0)方向具有8度截止角的、 直徑3英寸的4H-SiC基板。該基板11的導電類型是η型，雜質(zhì)濃度是lX1019cnT3。可采用加熱爐利用CVD法 來形成半導體層10。這里，在基板11的主面上使摻雜有η型雜質(zhì)的碳化硅層外延增長。半 導體層10的厚度根據(jù)半導體元件所要求的規(guī)格而不同，例如在5 100 μ m的范圍內(nèi)進行調(diào)整。另外，半導體層10的雜質(zhì)濃度可以在IXlO14 IXlO17cnT3范圍內(nèi)進行適當調(diào)整。 作為雜質(zhì)例如可采用氮或磷。此外，在基板11和半導體層10之間，可具有由η型碳化硅構(gòu) 成的緩沖層。緩沖層中，例如雜質(zhì)濃度為1\1018(^-3，厚度為1口!11。接著，如圖34(b)所示，在半導體層10的選擇區(qū)域內(nèi)形成有第1雜質(zhì)離子注入層 (厚度例如Iym) 13’。具體地說，首先在半導體層10的表面形成例如由硅氧化膜(SiO2)構(gòu)成的掩模層 31。掩模層31具有規(guī)定了半導體層10中作為第1雜質(zhì)離子注入層13’的區(qū)域的開口部。 掩模層31的形狀可通過光刻以及刻蝕來任意形成。這里，對掩模層31中開口部的形狀進 行設計，以使第1雜質(zhì)離子注入層13’的表面形狀為正方形(一邊的長度例如為6. 6 μ m)。 掩模層31的厚度由其材料及注入條件來決定，但優(yōu)選設定為比注入射程充分大。然后，從掩模層31的上方向半導體層10注入ρ型的雜質(zhì)離子(例如鋁離子)。離 子注入時的基板溫度可在200 1000°C的范圍內(nèi)進行調(diào)整，或者也可以是室溫。在離子注 入后，去除掩模層31。由此，在半導體層10中已注入雜質(zhì)離子的區(qū)域內(nèi)形成第1雜質(zhì)離子 注入層13’。另外，半導體層10中未注入雜質(zhì)離子的剩余區(qū)域為η型漂移區(qū)域12。接著，如圖34 (c)所示，在半導體層10上形成第2雜質(zhì)離子注入層(厚度例如為 0. 2 μ m) 14’。具體地說，首先在半導體層10上形成掩模層33，該掩模層33具有露出第1雜 質(zhì)離子注入層13’的一部分表面的開口部。這里，設計掩模層33中開口部的形狀，使第2雜質(zhì)離子注入層14’的表面外框為 正方形(一邊的長度例如為5. 6 μ m)，并且在下一工序中可同時形成對注入雜質(zhì)離子注入 層15’的區(qū)域進行保護的掩模層33’。掩模層33可采用與掩模層31同樣的材料利用同樣 的方法來形成。然后，從掩模層33的上方向半導體層10注入η型雜質(zhì)離子(例如氮離子 及磷離子)。在離子注入后，去除掩模層33。由此，在第1雜質(zhì)離子注入層13’的內(nèi)部形成 第2雜質(zhì)離子注入層14’。此外，如圖34(d)所示，在半導體層10上形成第3雜質(zhì)離子注入層15’。在半導體 層10上形成掩模層35，從其上方向半導體層10注入P型雜質(zhì)離子(例如鋁離子)，由此形 成第3雜質(zhì)離子注入層15，該掩模層35具有露出1個雜質(zhì)離子注入層13’的一部分的開口 部。掩模層35中開口部的形狀形成為第3雜質(zhì)離子注入層15’的表面為如圖2(c)所示的 的X字型。在離子注入后，去除掩模層35。接著，如圖34(e)所示，針對第1、第2以及第3雜質(zhì)離子注入層13’、14’、15’利用 1700°C左右的高溫進行活化熱處理，并分別形成ρ型阱區(qū)區(qū)域13、η型源極區(qū)域14以及ρ+ 型接觸區(qū)域15。所獲得的ρ型阱區(qū)區(qū)域13以及η型源極區(qū)域14的雜質(zhì)濃度由前述離子注入時的 條件來決定，分別調(diào)整為IXlO17 IXlO19Cm-3范圍內(nèi)以及1 X IOw 1 X IO21cnT3范圍內(nèi)。 另外，P+型接觸區(qū)域15的雜質(zhì)濃度被調(diào)整為比ρ型阱區(qū)區(qū)域13的雜質(zhì)濃度高、且能夠與之 后形成的導電層19歐姆接合的程度的濃度(例如IXlO19 IXlO21cnT3的范圍內(nèi))。接著，如圖34(f)所示，通過外延增長在半導體層10上形成由η型碳化硅構(gòu)成的 溝道層16，使其一部分開口來露出η型源極區(qū)域14。溝道層16中的平均雜質(zhì)濃度被調(diào)整 為1 X IO15 1 X IO18CnT3的范圍內(nèi)。溝道層16可以為單層，也可以具有層疊構(gòu)造。之后，如圖34(g)所示，形成柵極絕緣膜17、源極電極19、漏極電極21、柵極電極18、層間絕緣膜22以及上部布線電極23，獲得半導體元件(縱型M0SFET)100。此外，可通 過變更掩模層(31、33等)的圖案來制作圖12所示結(jié)構(gòu)以外的本實施方式中的其它結(jié)構(gòu)的 半導體元件。例如，可通過在1100 1200°C的溫度下對由碳化硅構(gòu)成的溝道層16表面進行熱 氧化來形成柵極絕緣膜17。取而代之，可通過在溝道層16上堆積單層或多層的絕緣膜來形 成。柵極絕緣膜17的厚度可以在20nm 200nm的范圍內(nèi)進行調(diào)整。在柵極絕緣膜17上 形成了低電阻的多晶硅膜及金屬膜后，通過進行圖案形成來形成柵極電極18。源極電極19可如下地形成。在形成了柵極絕緣膜17以及柵極電極18后，堆積覆 蓋柵極電極18的層間絕緣膜22。在該層間絕緣膜22上形成有露出半導體層10的一部分 表面的開口部。然后，在該開口部堆積Ni等導電材料，并如上所述利用高溫來進行熱處理，由此 獲得源極電極19。通過上述熱處理，半導體層10中的碳化硅與導電材料進行反應來形成 反應層(硅化層，碳化層及其混合層)，因此所獲得的源極電極19，在至少一部分上含有反 應層。在所獲得的源極電極19與半導體層10中的ρ+型接觸區(qū)域15以及η型源極區(qū)域14 之間通過該反應層來形成良好的歐姆接觸。此外，在以這種方法形成源極電極19的情況下，源極電極19中的導電面的形狀可 根據(jù)形成在層間絕緣膜22上的開口部形狀來進行調(diào)整。另外，在具有開口部的層間絕緣膜22的前面堆積金屬(例如Ni)，并以高溫進行熱 處理，從而在半導體層10上形成了反應層，之后即使去除無助于反應層形成的層間絕緣膜 22上的金屬也不要緊。例如，通過在基板11的背面堆積金屬材料(Ni或Ti等)并進行熱處理來形成漏 極電極21。上部布線電極23形成在層間絕緣膜22的開口部，并與源極電極19電連接。作 為上部布線電極23的材料例如可采用鋁等。源極電極19的形成方法不限于上述方法。例如，在形成層間絕緣膜22之前可形 成源極電極19。具體地說，在形成了覆蓋半導體層10的導電膜之后，圖案形成為規(guī)定的形 狀，此外，還可以通過利用1000°C左右的高溫進行熱處理來形成源極電極。在此方法中，可 通過針對導電膜的圖案形成來控制源極電極19的導電面的形狀，因此能夠更精確地形成 微細尺寸的導電面及四邊形等的多邊形狀的導電面。另外，在利用此方法來形成源極電極 19的情況下，在源極電極19形成之后，設置覆蓋基板表面的層間絕緣膜22。在層間絕緣膜 22上，采用干刻蝕等方法，形成露出源極電極19的一部分的開口部，并可在該開口部中形 成上部布線電極23。此外，在上述方法中，采用掩模層31來形成了作為阱區(qū)區(qū)域13的第1雜質(zhì)離子注 入層13’，之后采用掩模層33來形成作為源極區(qū)域14的第2雜質(zhì)離子注入層14’，接著，采 用掩模層35來形成作為ρ+型接觸區(qū)域15的第3雜質(zhì)離子注入層15’，但形成這些雜質(zhì)離 子注入層13’，14’，15’的順序沒有特別地限定。例如，在形成了作為P+型接觸區(qū)域15的 第3雜質(zhì)離子注入層15’之后，可形成作為源極區(qū)域14的第2不鈍物離子注入層14’此外，本實施方式的半導體元件的結(jié)構(gòu)不限于圖11所示的結(jié)構(gòu)。例如，在圖11(a) 所示的結(jié)構(gòu)中，在半導體層10上形成由碳化硅構(gòu)成的溝道層16，不過也可以如圖35所示 的半導體元件那樣，不具有溝道層16。在不具有溝道層16的情況下，可根據(jù)對柵極電極18給與的電壓，使柵極電極下的阱區(qū)區(qū)域部分的導電類型反轉(zhuǎn)，由此來形成溝道。(第3實施方式)以下，參照附圖，對本發(fā)明的半導體元件的第3實施方式進行說明。本實施方式的 半導體元件是采用碳化硅的縱型M0SFET，在由條紋形狀的單元構(gòu)成的點上，與前述實施方 式的半導體元件不同。這里，舉各個單元具有條紋形狀的梳形MOSFET為例進行說明，該條 紋是朝著與電子流向溝道內(nèi)的方向垂直的方向延伸的。圖36(a)是表示本實施方式中的單元的一例的剖面示意圖，圖36(b)是用于說明 本實施方式的半導體元件中的單元排列的上表面圖。為了簡單，對與圖1(a)以及(b)所示 的構(gòu)成要素相同的構(gòu)成要素標注相同的參照符號。單元300因為具有與圖1(a)所示的單元100基本相同的結(jié)構(gòu)并進行同樣地動作， 所以省略說明。但是，單元300是朝著與電子流向溝道內(nèi)的方向垂直的方向延伸的條紋型， 單元300中的ρ+型接觸區(qū)域15、n型源極區(qū)域14、源極電極19等的構(gòu)成要素也具有同樣的 條紋形狀。另外，這樣的單元300如圖36(b)所示地進行排列，并根據(jù)需要附加布線焊盤及 終端構(gòu)造，構(gòu)成MOSFET。圖37 (a)是用于說明源極電極19、p+型接觸區(qū)域15以及η型源極區(qū)域14的沿著 圖37(b)以及(c)中的XIV-XIV’線的示意性剖視圖。圖37(b)是例示半導體層的表面IOs 中的源極電極19的導電面19s、p+型接觸區(qū)域表面15s以及η型源極區(qū)域表面14s的俯視圖。本實施方式中的源極電極19的導電面19s，如圖37(b)所示，具有朝著與電子流向 溝道內(nèi)的方向垂直的方向延伸的條紋形狀(寬度例如3μπι)。在本說明書中，在半導體層 表面IOs內(nèi)，將與電子流向溝道內(nèi)的方向平行的軸設為「P軸」，將與P軸垂直的軸設為「q 軸」。ρ+型接觸區(qū)域表面1 位于源極區(qū)域表面Hs的中央部，具有沿著q軸延伸的主 部99 ；和從主部99沿著ρ軸朝相互相反的方向延伸的多對帶狀部分90、91、92、93……。p+ 型接觸區(qū)域表面1 的沿著ρ軸的寬度Cp大于導電面19s的沿著ρ軸的寬度Ap、且小于源 極區(qū)域表面14s的沿著ρ軸的寬度Wp。另外，導電面19s的沿著ρ軸的寬度Ap大于主部 99的沿著ρ軸的寬度。在圖37(b)以及(c)所示的俯視圖中，省略了單元端部中的源極區(qū)域表面14s及 P+型接觸區(qū)域表面15S的形狀，但P+型接觸區(qū)域表面1 可以被源極區(qū)域表面14s包圍， 或者可以被兩個條紋形狀的源極區(qū)域表面14s相夾。換言之，在半導體層的表面IOs中，只 要源極區(qū)域14存在于ρ+型接觸區(qū)域15和阱區(qū)區(qū)域13之間既可。在本說明書中，所謂「P+ 型接觸區(qū)域表面1 被源極區(qū)域表面14s包圍」，除了在條紋型的MOSFET中p+型接觸區(qū)域 表面1 被源極區(qū)域表面Hs包圍的情況之外，還具有被源極區(qū)域表面Hs相夾的情況。根據(jù)本實施方式，即使導電面19s與ρ+型接觸區(qū)域表面1 之間的定位偏移量 (例如，沿著溝道方向的偏移量)Δρ增加，也能夠大致恒定地確保源極電極19的導電面 19s與ρ+型接觸區(qū)域表面1 的接觸面積。由此，能夠降低感應電流所導致的元件破壞。另 外，即使偏移量Δ ρ增加，也因為導電面19s的輪廓橫切P+型接觸區(qū)域15的帶狀部分，所 以能夠?qū)M切部分的長度Z抑制為較小，因此難以在源極區(qū)域表面14s的端部生成未流過 電子的區(qū)域。從而，與有無定位偏移無關，都能夠確保實效性的柵極寬度以及導通電流。另外，還能夠降低由定位偏移所引起的導通電阻偏差，來提高成品率。工業(yè)上的可利用性本發(fā)明的半導體元件具備半導體層表面所形成的P型和η型半導體區(qū)域；以及 與這些半導體區(qū)域接觸的導電體，在該半導體元件中，即使是半導體區(qū)域與導電體之間的 定位產(chǎn)生了偏移的情況下，也能夠抑制由這樣的偏移引起的導通電阻降低。另外，因為能夠 降低導通電阻的偏差，所以可提高半導體元件的成品率。此外，還能夠抑制感應電流所引起 的開關遲延。本發(fā)明可廣泛適用于在高耐壓、大電流下使用的、由碳化硅構(gòu)成的功率半導體器 件。尤其適用于如基于光刻、受定位偏移較大影響的微型尺寸的半導體元件。例如，當適用 于由源極電極的寬度為5 μ m以下、最好為3 μ m以下的單元構(gòu)成的半導體元件時，本發(fā)明是 有利的。
權(quán)利要求
1.一種半導體元件，具備基板；半導體層，其形成在上述基板上；第1導電類型半導體區(qū)域，其形成在上述半導體層的表面；第2導電類型半導體區(qū)域，在上述半導體層的上述表面上，其包圍上述第1導電類型半 導體區(qū)域；以及導電體，其具有與上述第1導電類型半導體區(qū)域和第2導電類型半導體區(qū)域接觸的導 電面，該半導體元件的特征在于，上述半導體層包含碳化硅，在上述半導體層的上述表面上，上述第1導電類型半導體區(qū)域具有沿著第1軸延伸的 至少一個第1帶狀部分，上述第1導電類型半導體區(qū)域的沿著上述第1軸的寬度大于上述導電面的沿著上述第 1軸的寬度，上述導電面的輪廓橫切上述至少一個第1帶狀部分。
2.根據(jù)權(quán)利要求1所述的半導體元件，其中，在上述半導體層的上述表面上，上述第1導電類型半導體區(qū)域還包含沿著與上述第1 軸非平行的第2軸延伸的至少一個第2帶狀部分，上述第1導電類型半導體區(qū)域的沿著上述第2軸的寬度大于上述導電面的沿著上述第 2軸的寬度，上述導電面的輪廓橫切上述至少一個第2帶狀部分。
3.根據(jù)權(quán)利要求2所述的半導體元件，其中，在上述半導體層的上述表面上，上述第1導電類型半導體區(qū)域具有沿著上述第1軸向 相互相反方向延伸的一對第1帶狀部分；和沿著上述第2軸向相互相反方向延伸的一對第 2帶狀部分。
4.根據(jù)權(quán)利要求3所述的半導體元件，其中，上述導電面具有多邊形的形狀，該多邊形具有與上述第1軸平行的邊以及與上述第2 軸平行的邊。
5.根據(jù)權(quán)利要求3所述的半導體元件，其中，上述導電面具有多邊形的形狀，該多邊形具有與上述第1軸平行的對角線以及與上述 第2軸平行的對角線。
6.根據(jù)權(quán)利要求3 5中任意一項所述的半導體元件，其中，在上述半導體層的上述表面上，上述第2導電類型半導體區(qū)域具有多邊形的形狀，上 述第1軸以及上述第2軸分別與連結(jié)上述第2導電類型半導體區(qū)域的多邊形的重心和頂點 的線中的至少一條平行。
7.根據(jù)權(quán)利要求3 6中任意一項所述的半導體元件，其中，上述多邊形是四邊形。
8.根據(jù)權(quán)利要求2 7中任意一項所述的半導體元件，其中，在上述半導體層的上述表面上，上述第1導電類型半導體區(qū)域還具有與上述第1帶狀部分以及上述第2帶狀部分連接的主部。
9.根據(jù)權(quán)利要求1 8中任意一項所述的半導體元件，其中，在上述半導體層的上述表面上，上述第1導電類型半導體區(qū)域具有點對稱形狀。
10.根據(jù)權(quán)利要求1 9中任意一項所述的半導體元件，其中，上述第1帶狀部分的與上述第1軸垂直方向的寬度沿著上述第1軸大致相同。
11.根據(jù)權(quán)利要求1 10中任意一項所述的半導體元件，其中， 上述第1帶狀部分的沿著上述第1軸的長度是1 μ m以上。
12.根據(jù)權(quán)利要求1 11中任意一項所述的半導體元件，其中， 上述基板是裁切基板，上述第1軸與上述基板的裁切方向平行。
13.根據(jù)權(quán)利要求1 12中任意一項所述的半導體元件，其中， 還具有第1導電類型阱區(qū)區(qū)域，其與上述第1導電類型半導體區(qū)域電連接、且在上述半導體層 的表面上包圍上述第2導電類型半導體區(qū)域； 柵極絕緣膜，其覆蓋上述半導體層的一部分； 柵極電極，其利用上述柵極絕緣膜與上述半導體層絕緣；以及 漏極電極，其形成在上述基板的背面。
14.一種半導體元件的制造方法，包含以下工序工序(a)，采用第1注入掩模，對包含碳化硅的半導體層注入第1導電類型的雜質(zhì)，由此 在上述半導體層的表面上形成第1導電類型半導體區(qū)域；工序(b)，采用第2注入掩模，對上述半導體層注入第2導電類型的雜質(zhì)，由此在上述半 導體層的表面上形成第2導電類型半導體區(qū)域；以及 工序(c)，設置具有導電面的導電體，在上述工序(a)以及(b)中，在上述半導體層的上述表面上，按照包圍上述第1導電類 型半導體區(qū)域的方式，形成上述第2導電類型半導體區(qū)域，上述工序(c)包含以下工序，進行上述導電面與上述第1導電類型半導體區(qū)域之間的 定位，以使上述導電面與上述第1導電類型半導體區(qū)域以及上述第2導電類型半導體區(qū)域 接觸，在上述半導體層的上述表面上，上述第1導電類型半導體區(qū)域具有沿著第1軸延伸的 至少一個第1帶狀部分，上述第1導電類型半導體區(qū)域的沿著上述第1軸的寬度大于上述導電面的沿著上述第 1軸的寬度，上述導電面的輪廓橫切上述第1帶狀部分。
全文摘要
半導體元件具備在基板上形成的包含碳化硅的半導體層(10)；形成在半導體層(10)表面上的第1導電類型半導體區(qū)域(15)；在半導體層表面(10s)上包圍第1導電類型半導體區(qū)域(15)的第2導電類型半導體區(qū)域(14)；以及具有與第1導電類型半導體區(qū)域(15)和第2導電類型半導體區(qū)域(14)接觸的導電面(19s)的導電體(19)，在半導體層表面(10s)上，第1導電類型半導體區(qū)域(15)具有沿著第1軸(i)延伸的至少一個第1帶狀部分(60、61)，第1導電類型半導體區(qū)域(15)的沿著第1軸(i)的寬度(C1)大于導電面(19s)的沿著第1軸(i)的寬度(A1)，導電面(19s)的輪廓橫切至少一個第1帶狀部分(60、61)。
文檔編號H01L29/78GK102084483SQ20098010032
公開日2011年6月1日 申請日期2009年7月3日 優(yōu)先權(quán)日2008年7月9日
發(fā)明者內(nèi)田正雄, 林將志, 橋本浩一 申請人:松下電器產(chǎn)業(yè)株式會社