專利名稱：半導(dǎo)體器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明的實施例涉及一種半導(dǎo)體器件及制造半導(dǎo)體器件的方法。
背景技術(shù)：
在金屬氧化物半導(dǎo)體(M0S)晶體管中，可以包括形成在硅半導(dǎo)體襯底之上和/或 上方的場效應(yīng)晶體管(FET)、柵極氧化物層和/或柵電極。源極和/或漏極區(qū)可以形成在位 于柵電極的相對側(cè)的半導(dǎo)體襯底之上和/或上方。具有相對低濃度的輕摻雜漏極(LDD)區(qū) 可以形成在源極和/或漏極區(qū)內(nèi)側(cè)之上和/或上方。根據(jù)溝道類型，MOS晶體管可以分為N 型MOS晶體管和/或P型MOS晶體管。MOS晶體管的每個溝道可形成在單個半導(dǎo)體襯底之 上和/或上方。MOS晶體管可以涉及互補(bǔ)型金屬氧化物半導(dǎo)體(CMOS)晶體管。
為了制造MOSFET的源極和/或漏極區(qū)，可以在N型MOSFET和/或P型MOSFET之 上和/或上方執(zhí)行N+源極/漏極光刻工藝和/或P+源極/漏極光刻工藝中的每一個。因 此，在半導(dǎo)體技術(shù)中，需要通過工藝簡化來使工藝成本最小化，和/或需要使集成程度最大 化。

發(fā)明內(nèi)容
本發(fā)明的實施例涉及一種半導(dǎo)體器件及其工藝可被簡化的制造半導(dǎo)體器件的方 法。根據(jù)實施例，半導(dǎo)體器件及其制造方法可以減小工藝的相對次數(shù)和/或例如可以形成 PMOS晶體管和/或NMOS晶體管。 本發(fā)明的實施例涉及一種半導(dǎo)體器件。根據(jù)實施例，所述半導(dǎo)體器件可以包括可 形成在半導(dǎo)體襯底之上和/或上方的柵電極。在實施例中，半導(dǎo)體器件可以包括可形成在 柵電極的相對側(cè)的第一導(dǎo)電型第一離子注入?yún)^(qū)。在實施例中，半導(dǎo)體器件可以包括可形成 在第一導(dǎo)電型離子注入?yún)^(qū)之上和/或上方的第一導(dǎo)電型第二離子注入?yún)^(qū)，和/或該第一導(dǎo) 電型第二離子注入?yún)^(qū)可包括比第一導(dǎo)電型第一離子注入?yún)^(qū)低的濃度。在實施例中，半導(dǎo)體 器件可以包括可形成在柵電極的上表面之上和/或上方的自對準(zhǔn)硅化物層(salicide)，和 /或該自對準(zhǔn)硅化物層位于第一離子注入?yún)^(qū)和/或第二離子注入?yún)^(qū)之上和/或上方。
本發(fā)明的實施例涉及一種制造半導(dǎo)體器件的方法。根據(jù)實施例，制造半導(dǎo)體器件 的方法可以包括在半導(dǎo)體襯底之上和/或上方形成柵電極。在實施例中，制造半導(dǎo)體器件 的方法可以包括在柵電極的相對側(cè)形成第二導(dǎo)電型離子注入?yún)^(qū)。在實施例中，制造半導(dǎo)體 器件的方法可以包括例如通過在柵電極的相對側(cè)之上和/或上方注入第一導(dǎo)電型雜質(zhì)，形 成作為第一導(dǎo)電型第二離子注入?yún)^(qū)的第二導(dǎo)電型離子注入?yún)^(qū)，和/或形成可實質(zhì)上包圍第 一導(dǎo)電型第二離子注入?yún)^(qū)的第一導(dǎo)電型第一離子注入?yún)^(qū)。 本發(fā)明的實施例涉及一種半導(dǎo)體器件。根據(jù)實施例，所述半導(dǎo)體器件可以包括可 形成在半導(dǎo)體襯底之上和/或上方的第一柵電極和/或第二柵電極。在實施例中，半導(dǎo)體 器件可以包括可形成在第一柵電極相對側(cè)的第一導(dǎo)電型第一離子注入?yún)^(qū)。在實施例中，半 導(dǎo)體器件可以包括可形成在第一導(dǎo)電型第一離子注入?yún)^(qū)之上和/或上方的第一導(dǎo)電型第二離子注入?yún)^(qū)，和/或該第一導(dǎo)電型第二離子注入?yún)^(qū)可以包括比第一導(dǎo)電型第一離子注入 區(qū)低的濃度。在實施例中，半導(dǎo)體器件可以包括可形成在第二柵電極的相對側(cè)的第二導(dǎo)電 型離子注入?yún)^(qū)。在實施例中，半導(dǎo)體器件可以包括可形成在第一和/或第二柵電極的上表 面之上和/或上方的自對準(zhǔn)硅化物層，和/或該自對準(zhǔn)硅化物層位于第二導(dǎo)電型離子注入 區(qū)、第一離子注入?yún)^(qū)和/或第二離子注入?yún)^(qū)之上和/或上方。 本發(fā)明的實施例涉及一種制造半導(dǎo)體器件的方法。根據(jù)實施例，制造半導(dǎo)體器件 的方法可以包括在半導(dǎo)體襯底之上和/或上方形成第一和/或第二柵電極。在實施例中， 制造半導(dǎo)體器件的方法可以包括分別在第一和/或第二柵電極的側(cè)壁處形成第一和/或第 二柵極間隔件。在實施例中，制造半導(dǎo)體器件的方法可以包括使用第一和/或第二柵電極、 和/或第一和/或第二柵極間隔件作為掩模，在半導(dǎo)體襯底之上和/或上方注入第二導(dǎo)電 型雜質(zhì)。在實施例中，制造半導(dǎo)體器件的方法可以包括在包含第二柵電極和/或第二柵極 間隔件的區(qū)域之上和/或上方形成掩模，和/或蝕刻第一柵極間隔件的一部分以暴露可位 于第一柵極間隔件之下的半導(dǎo)體襯底的一部分。在實施例中，制造半導(dǎo)體器件的方法可以 包括使用掩模、和/或蝕刻后的第一柵極間隔件和/或第一柵電極作為掩模，在半導(dǎo)體襯底 之上和/或上方注入第一導(dǎo)電型雜質(zhì)。在實施例中，制造半導(dǎo)體器件的方法可以包括移除 掩模，和/或在暴露的半導(dǎo)體襯底和/或在第一和/或第二柵電極的上表面之上和/或上 方形成自對準(zhǔn)硅化物層。 本發(fā)明的半導(dǎo)體器件及其制造方法可以最小化工藝次數(shù)、最大化產(chǎn)量和/或最小 化制造成本。


示例性圖1-圖5是示出根據(jù)實施例的制造半導(dǎo)體器件的方法的剖面圖。
具體實施例方式
本發(fā)明的實施例涉及一種半導(dǎo)體器件及其制造方法。參考示例性圖5，其為示出根 據(jù)實施例的半導(dǎo)體器件的視圖。根據(jù)實施例，半導(dǎo)體器件可以包括位于半導(dǎo)體襯底100之 上和/或上方的NM0S晶體管區(qū)和/或PM0S晶體管區(qū)。在實施例中，NMOS晶體管的源極和 /或漏極區(qū)可相對柵電極130而實質(zhì)上彼此對稱，這樣就可以實質(zhì)上顯示NM0S晶體管的一 半和/或PMOS晶體管的一半。 根據(jù)實施例，可以在半導(dǎo)體襯底100之上和/或上方形成器件隔離層110和/或 110a。在實施例中，器件隔離層110和/或110a可以限定有源區(qū)，可在該有源區(qū)之上和/ 或上方形成晶體管。在實施例中，可以通過硅的局部氧化(LOCOS)和/或淺溝槽隔離(STI) 來形成器件隔離層110和/或110a。 根據(jù)實施例，例如對于NMOS晶體管，柵極介電層120可以形成在半導(dǎo)體襯底100 之上和/或上方。在實施例中，柵電極130可以形成在柵極介電層120之上和/或上方。 在實施例中，第一柵極間隔件140可以形成在柵極介電層120和/或柵電極130的側(cè)壁處。 在實施例中，可以將N+型雜質(zhì)注入到半導(dǎo)體襯底100之上和/或上方，例如將其注入在第 一柵極間隔件140的側(cè)表面處。在實施例中，可以形成N+型離子注入?yún)^(qū)150。在實施例中， N+型離子注入?yún)^(qū)150可以作為NMOS晶體管的源極和/或漏極區(qū)。在實施例中，自對準(zhǔn)硅化物(salicide)層170可以形成在柵電極和/或N+型離子注入?yún)^(qū)150之上和/或上方。
根據(jù)實施例，例如對于PMOS晶體管，柵極介電層120可以形成在半導(dǎo)體襯底100 之上和/或上方。在實施例中，柵電極130可以形成在柵極介電層120之上和/或上方。在 實施例中，第二柵極間隔件140a可以形成在柵極介電層120和/或柵電極130的側(cè)壁處。 在實施例中，與NMOS晶體管的第一間隔件140相比，可以通過過蝕刻而形成第二柵極間隔 件140a。 根據(jù)實施例，第二柵極間隔件140a的寬度可以小于第一柵極間隔件140的寬度。 在實施例中，第二柵極間隔件140a的高度可以小于第一柵極間隔件140的高度。在實施例 中，PMOS晶體管區(qū)中的第二器件隔離層110a可以小于NM0S晶體管區(qū)中的第一隔離層110。 在實施例中，PMOS晶體管區(qū)中的第二器件隔離層110a的寬度可以小于第一隔離層110的 寬度。在實施例中，第二器件隔離層110a的高度可以小于第一隔離層110的高度。在實施 例中，由第一和/或第二器件隔離層110和/或110a間隙填充的溝槽的大小可以實質(zhì)上相 同，使得例如通過第二器件隔離層110a來進(jìn)一步暴露半導(dǎo)體襯底100的上表面。
根據(jù)實施例，P+型雜質(zhì)可以注入到半導(dǎo)體襯底100之上和/或上方，例如將其注 入到第二柵極間隔件140a的側(cè)表面處。在實施例中，可以形成P+型離子注入?yún)^(qū)160。在 實施例中，？+型離子注入?yún)^(qū)160可以作為NMOS晶體管的源極和/或漏極區(qū)。在實施例中， P-型離子注入?yún)^(qū)150c(可以反向摻雜N+型離子注入?yún)^(qū))可以位于P+型離子注入?yún)^(qū)160之 上和/或上方。在實施例中，P+型離子注入?yún)^(qū)160可以形成為實質(zhì)上包圍P-型離子注入 區(qū)150c的形狀。 根據(jù)實施例，P+型離子注入?yún)^(qū)160可以接觸第二柵極間隔件140a和/或接觸第二 器件隔離層110a的每個邊緣。在實施例中，在反向摻雜之前形成的N+型離子注入?yún)^(qū)可以 在形成N+型離子注入?yún)^(qū)150的工藝中形成，從而例如形成NMOS晶體管的源極和/或漏極 區(qū)。在實施例中，自對準(zhǔn)硅化物層170可以形成在柵電極130和/或P+型離子注入?yún)^(qū)160 之上和/或上方。 根據(jù)實施例，介電層180可以實質(zhì)上覆蓋NM0S晶體管和/或PM0S晶體管，和/或 該介電層180可形成在半導(dǎo)體襯底100之上和/或上方。根據(jù)實施例，接觸孔可以形成在 介電層180之上和/或上方，和/或該接觸孔可以暴露NMOS晶體管的源極和/或漏極區(qū)、 和/或柵電極130。在實施例中，接觸孔可以形成在介電層180之上和/或上方，和/或該 接觸孔可以暴露PMOS晶體管的源極和/或漏極區(qū)、和/或柵電極130。在實施例中，阻擋層 181和/或接觸電極183可以形成在接觸孔之上和/或上方。在實施例中，金屬布線185可 以電連接到接觸電極183，和/或該金屬布線185可形成在介電層180之上和/或上方。
本發(fā)明的實施例涉及一種制造半導(dǎo)體器件的方法。參考示例性圖1-圖5，其為示 出根據(jù)實施例的制造半導(dǎo)體器件的方法的剖面圖。參考圖l，例如使用淺溝槽隔離(STI)方 法，在半導(dǎo)體襯底100的預(yù)定部分之上和/或上方可以形成器件隔離層IIO，該半導(dǎo)體襯底 100具有NMOS晶體管區(qū)和/或PMOS晶體管區(qū)。根據(jù)實施例，器件隔離層IIO可以限定NMOS 和/或PMOS晶體管區(qū)的有源區(qū)。 根據(jù)實施例，在半導(dǎo)體襯底100之上和/或上方可以形成氧化物層，在該氧化物層 之上和/或上方可形成器件隔離層110。在實施例中，可以形成柵極介電層120。在實施例 中，可以在柵極介電層120之上和/或上方沉積多晶硅，從而例如形成柵電極層。在實施例中，可以蝕刻柵電極層和/或柵極介電層。在實施例中，可以形成NMOS晶體管和/或PM0S 晶體管的每個柵電極130和/或柵極介電層120。 根據(jù)實施例，例如使用各自的光刻工藝，可以在NM0S晶體管的有源區(qū)和/或PM0S 晶體管的有源區(qū)之上和/或上方形成N輕摻雜漏極(NLDD)區(qū)和/或P輕摻雜漏極(PLDD) 區(qū)。在實施例中，例如使用NM0S晶體管的柵電極130作為掩模，通過在半導(dǎo)體襯底100之 上和/或上方注入低濃度N型雜質(zhì)，可以形成NLDD。幾乎在同時，例如可以使用光致抗蝕劑 圖案190來遮掩PM0S晶體管區(qū)。 根據(jù)實施例，例如使用PM0S晶體管的柵電極130作為掩模，通過在半導(dǎo)體襯底100 之上和/或上方注入低濃度P型雜質(zhì)，可以形成PLDD。在實施例中，幾乎在同時，例如可以 使用光致抗蝕劑圖案190來遮掩NM0S晶體管區(qū)。在實施例中，可以在半導(dǎo)體襯底100之上 和/或上方形成ONO層或其它層，其中柵電極130可形成在半導(dǎo)體襯底100上方。在實施 例中，例如通過各向異性蝕刻工藝(例如反應(yīng)離子刻蝕)，可以在柵電極130的側(cè)壁處形成 柵極間隔件140。 再參考圖l，在半導(dǎo)體襯底100之上和/或上方可以執(zhí)行空白(blank) N+注入工 藝，其中柵電極130和/或柵極間隔件140可以形成在半導(dǎo)體襯底100上方。在實施例中， 間隔件140可以形成在柵電極130的側(cè)壁處。在實施例中，實質(zhì)上不需要光刻工藝就可將 N+型雜質(zhì)注入在半導(dǎo)體襯底100之上和/或上方。在實施例中，對于NMOS晶體管和/或 PMOS晶體管，使用柵電極130和/或柵極間隔件140作為離子注入掩模，可以在半導(dǎo)體襯底 100之上和/或上方形成N+型離子注入?yún)^(qū)150。 參考圖2，光致抗蝕劑圖案190可以實質(zhì)上覆蓋NM0S晶體管區(qū)，和/或該光致抗蝕 劑圖案190可以形成在半導(dǎo)體襯底100之上和/或上方。在實施例中，使用光致抗蝕劑圖 案190作為蝕刻掩模，可以部分蝕刻PMOS晶體管區(qū)中的柵極間隔件140和/或器件隔離層 110。在實施例中，柵極間隔件140和/或器件隔離層110可以包括氧化硅層，使得它們可 以在實質(zhì)上相同的蝕刻工藝期間同時被蝕刻。實施例不局限于執(zhí)行單個蝕刻工藝，其還可 以執(zhí)行額外的蝕刻工藝。在實施例中，例如可以增加氮化物層蝕刻工藝以蝕刻柵極間隔件 的氮化物層。 根據(jù)實施例，NMOS的器件隔離層110和/或柵極間隔件140的大小可以實質(zhì)上與 PMOS晶體管的器件隔離層110a和/或柵極間隔件140a的大小不同。在實施例中，NMOS晶 體管的器件隔離層110和/或柵極間隔件140分別被稱為第一器件隔離層和/或第一柵極 間隔件。在實施例中，PMOS晶體管的器件隔離層110a和/或柵極間隔件140a分別被稱為 第二器件隔離層和/或第二柵極間隔件。在實施例中，第二柵極間隔件140a可以形成在柵 極介電層120和/或柵電極130的側(cè)壁處。 根據(jù)實施例，與NMOS晶體管的第一柵極間隔件140相比，可以通過過蝕刻來形成 第二柵極間隔件140a。在實施例中，第二柵極間隔件140a的寬度可以小于第一柵極間隔件 140的寬度。在實施例中，第二柵極間隔件140a的高度可以小于第一柵極間隔件140的高 度。在實施例中，PMOS晶體管區(qū)之上和/或上方的第二器件隔離層110a可以小于NMOS晶 體管區(qū)之上和/或上方的第一器件隔離層110。在實施例中，PMOS晶體管區(qū)之上和/或上 方的第二柵極隔離層110a的寬度可以小于第一器件隔離層110的寬度。在實施例中，第二 器件隔離層110a的高度可以小于第一器件隔離層110的高度。
根據(jù)實施例，由第一和/或第二器件隔離層110和/或110a間隙填充的溝槽的大 小可以實質(zhì)上相同。在實施例中，例如通過第二器件隔離層110a，可以進(jìn)一步暴露半導(dǎo)體襯 底110的上表面。在實施例中，例如通過蝕刻第二器件隔離層110a，可以部分暴露溝槽的上部。 參考圖3，P+型離子注入?yún)^(qū)可以形成在有源區(qū)之上和/或上方。根據(jù)實施例，例如 使用可以形成在NMOS晶體管區(qū)之上和/或上方的光致抗蝕劑圖案作為離子注入掩模，P+型 雜質(zhì)可以位于PMOS晶體管區(qū)之上和/或上方。在實施例中，例如在PMOS晶體管中，可以減 小第二器件隔離層110a和/或第二柵極間隔件140a的大小。在實施例中，通過在半導(dǎo)體 襯底IOO(該半導(dǎo)體襯底100通過第二柵極間隔件140a和/或第二器件隔離層110a更多 地暴露出來)之上和/或上方注入P+型雜質(zhì)，可以形成P+型離子注入?yún)^(qū)。在實施例中，？+ 型離子注入?yún)^(qū)可以作為PMOS晶體管的源極和/或漏極區(qū)。 根據(jù)實施例，P-型離子注入?yún)^(qū)150c可以形成在P+型離子注入?yún)^(qū)160之上和/或 上方，而N+型離子注入?yún)^(qū)150a可以被反向摻雜。在實施例中，通過蝕刻而額外暴露的半導(dǎo) 體襯底100可以形成P+型離子注入?yún)^(qū)160。在實施例中，第二柵極間隔件140a和/或P-型 離子注入?yún)^(qū)150c可以彼此隔開，和/或P+型離子注入?yún)^(qū)160可以形成在這兩者之間。在 實施例中，P-型離子注入?yún)^(qū)150c和/或第二柵極間隔件140a可以彼此隔開，和/或P+型 離子注入?yún)^(qū)160可以形成在這兩者之間。在實施例中，？+型離子注入?yún)^(qū)160可以形成為實 質(zhì)上包圍P-型離子注入?yún)^(qū)150c的形狀。 參考圖4，可以在半導(dǎo)體襯底100之上和/或上方形成金屬層以用于自對準(zhǔn)硅化 物。在實施例中，例如通過退火工藝等，自對準(zhǔn)硅化物層170可以形成在柵電極130的上表 面之上和/或上方，和/或形成在位于源極和/或漏極區(qū)中的半導(dǎo)體襯底100的上表面之 上和/或上方。在實施例中，例如在PMOS晶體管中，P-型離子注入?yún)^(qū)150c和/或P+型離 子注入?yún)^(qū)160(其可以實質(zhì)上包圍P-型離子注入?yún)^(qū)150c)可以通過自對準(zhǔn)硅化物層170而 彼此電連接。在實施例中，在使用反向摻雜方法形成P-型離子注入?yún)^(qū)150c的工藝期間，待 注入的N+型雜質(zhì)和/或P+型雜質(zhì)可以不是全部被反向摻雜的，而是可以形成PN 二極管。 在實施例中，性能的惡化得以最小化和/或接觸電阻中的改變得以最小化。
參考圖5，介電層180可以實質(zhì)上覆蓋NMOS晶體管。根據(jù)實施例，PMOS晶體管可 以形成在半導(dǎo)體襯底100之上和/或上方。在實施例中，接觸孔可以形成在介電層180之 上和/或上方，和/或該接觸孔可以暴露NMOS晶體管的源極和/或漏極區(qū)、和/或柵電極 130。在實施例中，接觸孔可以形成在介電層180之上和/或上方，和/或該接觸孔可以暴 露PMOS晶體管的源極和/或漏極區(qū)、和/或柵電極。在實施例中，阻擋層181和/或接觸 電極183可以形成在接觸孔之上和/或上方。在實施例中，金屬布線185可以電連接至接 觸電極183，和/或該金屬布線185可以形成在介電層180之上和/或上方。
根據(jù)實施例，接觸電極183可以連接至PMOS晶體管的源極和/或漏極區(qū)，和/或 該接觸電極183可以形成在P-型離子注入?yún)^(qū)150c之上和/或上方。在實施例中，幾乎在 同時，通過自對準(zhǔn)硅化物層170(其可以形成在接觸電極183和P-型離子注入?yún)^(qū)150c之 間)可以最小化接觸電阻。在實施例中，半導(dǎo)體器件可以包括其結(jié)構(gòu)有微小變化的PMOS晶 體管，但也可以被應(yīng)用于NMOS晶體管。 根據(jù)實施例，半導(dǎo)體器件及其制造方法可以在半導(dǎo)體襯底之上和/或上方形成NM0S晶體管和/或PMOS晶體管。在實施例中，半導(dǎo)體器件及其制造方法可以最小化工藝的 次數(shù)、最大化產(chǎn)量和/或最小化制造成本。在實施例中，制造半導(dǎo)體器件的方法可以使用用 于N+源極和/或漏極光刻工藝和/或P+源極和/或漏極光刻工藝的單個光刻工藝，從而 形成N型MOSFET和/或P型M0SFET。在實施例中，通過工藝簡化能夠最小化工藝成本。
對本領(lǐng)域的技術(shù)人員來說，對所公開的實施例做出各種更改與變化均是顯而易見 的。因此，所公開的實施例旨在涵蓋各種顯而易見的更改與變化，只要它們落入所附權(quán)利要 求及其等同物的范圍之內(nèi)即可。
權(quán)利要求
一種裝置，包括柵電極，位于半導(dǎo)體襯底上方；第一導(dǎo)電型第一離子注入?yún)^(qū)，位于所述柵電極的相對側(cè)；第一導(dǎo)電型第二離子注入?yún)^(qū)，位于所述第一導(dǎo)電型離子注入?yún)^(qū)上方，所述第一導(dǎo)電型第二離子注入?yún)^(qū)包括比所述第一導(dǎo)電型第一離子注入?yún)^(qū)低的濃度；以及自對準(zhǔn)硅化物層，位于所述柵電極的至少一個上表面上方，且位于所述第一離子注入?yún)^(qū)和所述第二離子注入?yún)^(qū)上方。
2 根據(jù)權(quán)利要求1所述的裝置，包括柵極間隔件，位于所述柵電極的相對側(cè)壁處，所述 柵極間隔件和所述第一導(dǎo)電型第二離子注入?yún)^(qū)彼此隔開。
3. 根據(jù)權(quán)利要求1所述的裝置，包括器件隔離層，所述器件隔離層被間隙填充在形成 于所述半導(dǎo)體襯底上方的溝槽中，所述器件隔離層和所述第一導(dǎo)電型第二離子注入?yún)^(qū)彼此 隔開。
4. 根據(jù)權(quán)利要求1所述的裝置，其中所述第一導(dǎo)電型第二離子注入?yún)^(qū)包括被反向摻雜 的第二導(dǎo)電型離子注入?yún)^(qū)。
5. 根據(jù)權(quán)利要求1所述的裝置，包括 所述柵電極作為第一柵電極； 第二柵電極，位于所述半導(dǎo)體襯底上方；第二導(dǎo)電型離子注入?yún)^(qū)，位于所述第二柵電極的相對側(cè)；以及所述自對準(zhǔn)硅化物層位于所述第二柵電極和所述第二導(dǎo)電型離子注入?yún)^(qū)的至少一個 上表面上方。
6. 根據(jù)權(quán)利要求5所述的裝置，包括第一柵極間隔件，位于所述第一柵電極的相對側(cè)壁處；以及第二柵極間隔件，位于所述第二柵電極的相對側(cè)壁處，所述第一柵極間隔件和所述第 一導(dǎo)電型第二離子注入?yún)^(qū)彼此隔開。
7. —種方法，包括以下步驟 在半導(dǎo)體襯底上方形成柵電極；在所述柵電極的相對側(cè)形成第二導(dǎo)電型離子注入?yún)^(qū)，其中通過在所述柵電極的相對側(cè) 上方注入第一導(dǎo)電型雜質(zhì)，形成作為第一導(dǎo)電型第二離子注入?yún)^(qū)的所述第二導(dǎo)電型離子注 入?yún)^(qū)；以及形成實質(zhì)上包圍所述第一導(dǎo)電型第二離子注入?yún)^(qū)的第一導(dǎo)電型第一離子注入?yún)^(qū)。
8. 根據(jù)權(quán)利要求7所述的方法，其中在所述柵電極的相對側(cè)形成所述第二導(dǎo)電型離子 注入?yún)^(qū)的步驟包括在所述柵電極的相對側(cè)形成柵極間隔件；使用所述柵電極和所述柵極間隔件的至少之一作為掩模，在所述柵電極的相對側(cè)形成 所述第二導(dǎo)電型離子注入?yún)^(qū)；以及通過蝕刻所述柵極間隔件的一部分，暴露所述柵極間隔件之下的所述半導(dǎo)體襯底的一 部分。
9. 一種方法，包括在半導(dǎo)體襯底上方形成第一柵電極和第二柵電極；在所述第一柵電極的側(cè)壁處形成第一柵極間隔件，并在所述第二柵電極的側(cè)壁處形成 第二柵極間隔件；使用所述第一柵電極、所述第二柵電極、所述第一柵極間隔件和所述第二柵極間隔件 的至少之一作為第一掩模，在所述半導(dǎo)體襯底上方注入第二導(dǎo)電型雜質(zhì)；在包括所述第二柵電極和所述第二柵極間隔件的至少之一的區(qū)域上方形成第二掩模；蝕刻所述第一柵極間隔件的一部分，以暴露所述第一柵極間隔件之下的所述半導(dǎo)體襯 底的一部分；使用所述第二掩模、蝕刻后的所述的第一柵極間隔件和所述第一柵電極的至少之一作 為第三掩模，在所述半導(dǎo)體襯底上方注入第一導(dǎo)電型雜質(zhì)； 移除所述第二掩模；以及對于所暴露的半導(dǎo)體襯底，以及對于所述第一柵電極和所述第二柵電極的至少之一的上表面，在這兩者的至少之一的上方形成自對準(zhǔn)硅化物層。
10.根據(jù)權(quán)利要求9所述的方法，其中注入所述第一導(dǎo)電型雜質(zhì)的步驟包括 在所述第一柵電極的相對側(cè)形成第一導(dǎo)電型第一離子注入?yún)^(qū)；以及 在所述第一導(dǎo)電型離子注入?yún)^(qū)上方形成第一導(dǎo)電型第二離子注入?yún)^(qū)，所述第一導(dǎo)電型第二離子注入?yún)^(qū)包括比所述第一導(dǎo)電型第一離子注入?yún)^(qū)低的濃度。
全文摘要
本發(fā)明公開一種半導(dǎo)體器件及其制造方法。所述制造半導(dǎo)體器件的方法可以包括以下步驟在半導(dǎo)體襯底上方形成柵電極；在柵電極的相對側(cè)形成第二導(dǎo)電型離子注入?yún)^(qū)，通過在柵電極的相對側(cè)上方注入第一導(dǎo)電型雜質(zhì)，形成作為第一導(dǎo)電型第二離子注入?yún)^(qū)的第二導(dǎo)電型離子注入?yún)^(qū)；和/或形成實質(zhì)上包圍第一導(dǎo)電型第二離子注入?yún)^(qū)的第一導(dǎo)電型第一離子注入?yún)^(qū)。通過使用用于N+源極和/或漏極光刻工藝和/或P+源極和/或漏極光刻工藝的每一個的單個光刻工藝，所述制造半導(dǎo)體器件的方法可以形成N型MOSFET和/或P型MOSFET。本發(fā)明的半導(dǎo)體器件及其制造方法可以最小化工藝次數(shù)、最大化產(chǎn)量和/或最小化制造成本。
文檔編號H01L27/088GK101740629SQ200910226420
公開日2010年6月16日 申請日期2009年11月20日 優(yōu)先權(quán)日2008年11月21日
發(fā)明者權(quán)勍煜 申請人:東部高科股份有限公司