專(zhuān)利名稱(chēng)：一種靜電放電保護(hù)電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及靜電放電技術(shù)領(lǐng)域，特別設(shè)計(jì)一種靜電放電保護(hù)電路。
技術(shù)背景
隨著集成電路制造工藝水平進(jìn)入線寬的深亞微米時(shí)代，集成電路中的MOS元件 都采用輕摻雜漏(LDD，LightlyDopedDrdn)結(jié)構(gòu)，并且硅化物工藝已廣泛應(yīng)用于MOS 元件的擴(kuò)散層上。同時(shí)為了降低柵極多晶的擴(kuò)散串聯(lián)電阻，采用了多晶化合物的制造工 藝。隨著集成電路元件的縮小，MOS元件的柵極氧化層厚度越來(lái)越薄，這些制造工藝的 改進(jìn)可大幅度提高集成電路內(nèi)部的運(yùn)算速度，并可提高電路的集成度。但是這些改進(jìn)帶 來(lái)了一個(gè)很大的弊端，即深亞微米集成電路更容易遭受到靜電放電(ESD，Electro Static Discharge)沖擊而失效，從而造成產(chǎn)品的可靠性下降。
ESD是指一定量的電荷從一個(gè)物體(例如人體)轉(zhuǎn)移到另一個(gè)物體上(例如芯 片)的過(guò)程。目前對(duì)集成電路的防ESD危害要求都是以防人體靜電為主，并建立了人體 模型(HBM，Human Body Model)。HMB是ESD模型中建立最早和最主要的模型之一。 它描述的是當(dāng)一個(gè)帶有靜電的人用手接觸集成電路芯片的引腳時(shí)發(fā)生的人體向芯片引腳 的放電現(xiàn)象。因此，ESD常常在集成電路的輸入口、輸出口以及從電源到地的電路內(nèi)部 形成。這個(gè)過(guò)程可導(dǎo)致芯片在很短的時(shí)間內(nèi)通過(guò)一個(gè)非常大的電流，35%以上的芯片失 效是由ESD引起的。
參見(jiàn)圖1，該圖為現(xiàn)有技術(shù)中的一種ESD保護(hù)電路。
現(xiàn)有技術(shù)中的一種ESD保護(hù)電路是由多個(gè)柵極接地NMOS (GGNM0S， Gate-Ground-NMOS)并聯(lián)組成的。圖1只示出一個(gè)GGNMOS的連接示意圖。GGNMOS的漏極連接焊盤(pán)Pad，即作為電路的引腳引出。GGNMOS的柵極和源極均接地。
參見(jiàn)圖2，該圖為多個(gè)GGNMOS并聯(lián)組成的ESD保護(hù)電路的截面圖。
圖2所示的ESD保護(hù)電路由2nNM0S并聯(lián)組成的，這里，η為自然數(shù)，柵極G 接地(圖中未示出)。B代表buck，即p-well接觸(NM0S中一般接地)。
該電路用作ESD保護(hù)時(shí)，ESD電流是通過(guò)其寄生NPN泄放掉的(圖中虛線所 示)。每個(gè)NMOS對(duì)應(yīng)一個(gè)寄生NPN。當(dāng)有ESD脈沖加在NMOS的漏極，隨著ESD 電壓的升高，會(huì)有一個(gè)流向p-well的漏電流，每個(gè)寄生NPN的基極都通過(guò)一個(gè)p-well電 阻與p-well接觸相連接。當(dāng)此漏電流流過(guò)這些p-well電阻時(shí)就在電阻上產(chǎn)生壓降。B端 接地(O電位)，因此電阻上的壓降就等于NPN的基極電位。當(dāng)NPN的基極電位足夠高 使得基極-發(fā)射極發(fā)生正偏時(shí)，NPN導(dǎo)通開(kāi)始泄放ESD電流?？梢园l(fā)現(xiàn)由于各個(gè)NMOS 處的漏電流在相同的漏極電壓下都一樣，所以NPN的開(kāi)啟就取決于基極電阻的大小，而 越處于版圖的中間的NPN，其基極電阻越大，即R2+R1 > Rl、R3+R2+R1 > R2+R1 > Rl,以此類(lèi)推。NPN的基極電阻越大就越容易開(kāi)啟。因此當(dāng)漏極D加上一個(gè)ESD脈沖 時(shí)，總是位于中間的NPN先開(kāi)啟，而此時(shí)兩邊的NPN并未開(kāi)啟。只要任意一個(gè)或幾個(gè) NPN開(kāi)啟，就認(rèn)為這個(gè)GGNMOS的ESD保護(hù)電路開(kāi)始工作，而這一開(kāi)啟點(diǎn)所對(duì)應(yīng)的電壓就是觸發(fā)電壓。參見(jiàn)圖3，橫坐標(biāo)代表電壓，單位為V，縱坐標(biāo)代表電流，單位是A。 曲線A最右邊的那個(gè)點(diǎn)約9.1V (對(duì)于某一 0.18um工藝而言)，這個(gè)點(diǎn)稱(chēng)為ESD保護(hù)器件 的觸發(fā)點(diǎn)。一旦一個(gè)或幾個(gè)NPN開(kāi)啟，電壓會(huì)迅速被拉低，反映到圖3中有一個(gè)電壓回 滯現(xiàn)象，隨后隨著ESD電壓繼續(xù)升高，流過(guò)NPN的ESD電流越來(lái)越大，因此電壓也在升 高，升到圖中第二個(gè)轉(zhuǎn)折點(diǎn)處約7.4V，稱(chēng)這個(gè)點(diǎn)為ESD保護(hù)器件的二次擊穿點(diǎn)，電壓再 次變小，此時(shí)剛才導(dǎo)通的NPN就會(huì)被燒毀。
綜上所述，上述ESD保護(hù)電路中，只有中間部分的最先開(kāi)啟的一些NPN在放 電，由于電壓一直不能高過(guò)NPN的觸發(fā)電壓(9.IV)，因此直到這些NPN被燒毀，兩邊的 NPN也不能正常開(kāi)啟，進(jìn)而不能放電，也就起不到ESD保護(hù)作用。發(fā)明內(nèi)容
本發(fā)明解決的問(wèn)題是提供一種ESD保護(hù)電路，能夠使ESD電路中所有的寄生 NPN開(kāi)啟，導(dǎo)通均勻性好。
為解決上述問(wèn)題，本發(fā)明實(shí)施例提供一種靜電放電保護(hù)電路，包括多個(gè)柵極 接地并聯(lián)的NMOS管；每個(gè)NMOS管的漏極連接焊盤(pán)Rid，柵極接地，源極接地，襯 底接地；將所述NMOS管分組，每組包括至少一個(gè)NMOS管；每組NMOS管的四周用 P-well接觸包圍。
優(yōu)選地，每組包括兩個(gè)NMOS管。
優(yōu)選地，每組包括四個(gè)NMOS管。
優(yōu)選地，每組包括六個(gè)NMOS管或每組包括八個(gè)NMOS管。
優(yōu)選地，所述每組NMOS管的周?chē)屯馊Φ腜-well接觸之間設(shè)置一圈n-Well。
本發(fā)明實(shí)施例提供一種靜電放電保護(hù)電路，包括多個(gè)并聯(lián)的N型場(chǎng)氧器件 NFOD管；每個(gè)NFOD管的漏極連接焊盤(pán)Pad，源極接地，襯底接地；將所述NFOD管 分組，每組包括至少一個(gè)NFOD管；每組NFOD管的四周用P_well接觸包圍。
優(yōu)選地，每組包括兩個(gè)NFOD管。
優(yōu)選地，每組包括四個(gè)NFOD管。
優(yōu)選地，每組包括六個(gè)NFOD管或每組包括八個(gè)NFOD管。
優(yōu)選地，所述每組NFOD管的周?chē)屯馊Φ腜-well接觸之間設(shè)置一圈n-well。
與現(xiàn)有技術(shù)相比，本發(fā)明具有以下優(yōu)點(diǎn)
本發(fā)明提供的ESD保護(hù)電路，ESD保護(hù)電路包括多指NMOS管ESD保護(hù)電路 和多指NFOD管ESD保護(hù)電路，無(wú)論是什么類(lèi)型管子的ESD保護(hù)電路，均將管子分組， 并且在每組周?chē)O(shè)置一圈P-well接觸，這樣可以使每組位于中間管子的寄生NPN的基極 電阻與位于兩側(cè)的管子的寄生NPN的基極電阻相差較小，這樣由于基極電阻的均勻性較 好，因此當(dāng)有ESD脈沖加在PAD上產(chǎn)生漏電流流入基極電阻時(shí)，可以使所有NPN的基 極-發(fā)射極正偏，所有NPN均勻?qū)?，泄放ESD電流。


圖1是現(xiàn)有技術(shù)中的一種ESD保護(hù)電路；
圖2是多個(gè)GGNMOS并聯(lián)組成的ESD保護(hù)電路的截面圖；4
圖3是是現(xiàn)有技術(shù)中ESD保護(hù)電路的I-V曲線圖4是現(xiàn)有技術(shù)中圖2對(duì)應(yīng)的版圖5是本發(fā)明由多指NMOS管組成的ESD保護(hù)電路的版圖6是圖5中一組管子對(duì)應(yīng)的截面圖7是本發(fā)明由多指NMOS管組成的ESD保護(hù)電路的又一實(shí)施例版圖8是圖7對(duì)應(yīng)的截面圖9是現(xiàn)有技術(shù)中NFOD組成的ESD保護(hù)電路的電路圖10是現(xiàn)有技術(shù)中多指NFOD組成的ESD保護(hù)電路的版圖11是本發(fā)明多指NFOD組成的ESD保護(hù)電路的版圖12是圖11中一組管子對(duì)應(yīng)的截面圖13是由NFOD管組成的ESD的另一種實(shí)施例對(duì)應(yīng)的截面圖14是圖13對(duì)應(yīng)的版圖。
具體實(shí)施方式
為使本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能夠更加明顯易懂，下面結(jié)合附圖對(duì)本發(fā) 明的具體實(shí)施方式
做詳細(xì)的說(shuō)明。
參見(jiàn)圖4，該圖為現(xiàn)有技術(shù)中圖2對(duì)應(yīng)的版圖。
從圖4可以看出，版圖周?chē)囊蝗κ菆D2中的B。
版圖中間是多個(gè)NMOS管并聯(lián)。
參見(jiàn)圖5，該圖為本發(fā)明由多指NMOS管組成的ESD保護(hù)電路的版圖。
比較圖5和圖4，可以明顯地看出，本發(fā)明相對(duì)于現(xiàn)有技術(shù)的區(qū)別時(shí)將并聯(lián)的多 指NMOS管分組，每組包括至少一個(gè)NMOS管；每組NMOS管的四周用P_well接觸包圍。
需要說(shuō)明的是，每組中包括幾個(gè)NMOS管，本發(fā)明實(shí)施例不具體限定，一般為 了節(jié)省制造面積，每組中一般設(shè)置偶數(shù)個(gè)NMOS管。例如每組可以包括兩個(gè)、四個(gè)、六 個(gè)或八個(gè)等等。當(dāng)然為了使寄生NPN的基極電阻相差較小，可以每組設(shè)置較少個(gè)數(shù)的 NMOS管。例如，當(dāng)每組只包括2個(gè)NMOS管時(shí)，由于兩個(gè)管子的寄生NPN的基極到 B的距離相同，因此兩個(gè)基極電阻的阻值也相同，兩個(gè)NPN會(huì)同時(shí)導(dǎo)通，這樣導(dǎo)通均勻 性很好，可以有效泄放ESD電流。
本實(shí)施例是將ESD保護(hù)電阻分為四組，分別為第一組11，第二組12，第三組13 和第四組14，每組包括四個(gè)NMOS管。
為了更清楚地理解本發(fā)明，下面結(jié)合圖5中一組對(duì)應(yīng)的電路圖做詳細(xì)說(shuō)明。
參見(jiàn)圖6，該圖為圖5中一組管子對(duì)應(yīng)的截面圖。
該實(shí)施例是以每組設(shè)置四個(gè)NMOS管子為例來(lái)介紹的。圖6僅畫(huà)出了一組管子 的截面圖。
從圖6中可以看出，這組中間兩個(gè)NMOS管的寄生NPN的基極電阻為R1+R2的 阻值。兩側(cè)的NPN的基極電阻的阻值為Rl。因此中間NPN與兩側(cè)NPN的基極阻值相 差R2。不像現(xiàn)有技術(shù)那樣，中間的NPN基極電阻與兩側(cè)的NPN的基極電阻相差很大。
因此當(dāng)有ESD脈沖加在PAD上產(chǎn)生漏電流流入基極電阻時(shí)，可以使所有NPN的基極-發(fā)射極正偏，所有NPN均勻?qū)?，泄放ESD電流。
參見(jiàn)圖7，該圖為本發(fā)明由多指NMOS管組成的ESD保護(hù)電路的又一實(shí)施例版 圖。
本實(shí)施例提供的ESD保護(hù)電路，在圖5所示的實(shí)施例的基礎(chǔ)上每組管子的周?chē)?和外圈的P-well接觸之間添加了一圈n-welllll。
為了本領(lǐng)域技術(shù)人員更好地理解本發(fā)明的技術(shù)方案，下面結(jié)合圖7對(duì)應(yīng)的截面 圖詳細(xì)說(shuō)明。
參見(jiàn)圖8，該圖為圖7對(duì)應(yīng)的截面圖。
從圖8中可以看出，每一個(gè)NPN的基極到襯底接觸的電阻都不能直接通過(guò) P-well,被添加的一圈n-well擋住了，而必須經(jīng)一段P_sub襯底，由于P_sub襯底的單位 阻值比P-well的大，所以這樣就增大了所有NPN的基極電阻，因此當(dāng)NPN有漏電流流過(guò) 時(shí)，由于基極電阻增大了，這樣基極電壓也增大，因此，NPN更容易導(dǎo)通來(lái)放電，因此 導(dǎo)通均勻性更好。
以上實(shí)施例是針對(duì)由NMOS管組成的ESD保護(hù)電路提出的解決方案，以同樣的 解決方法可以解決由NFOD管組成的ESD保護(hù)電路，將NFOD管分組布置，并且在每組 周?chē)⑼馊Φ腜-well接觸內(nèi)部設(shè)置一圈n-well。下面結(jié)合附圖來(lái)詳細(xì)介紹。
參見(jiàn)圖9，該圖為現(xiàn)有技術(shù)中NFOD組成的ESD保護(hù)電路的電路圖。
NFOD管的漏極連接焊盤(pán)Pad，襯底接地，源極接地。
參見(jiàn)圖10，該圖為現(xiàn)有技術(shù)中多指NFOD組成的ESD保護(hù)電路的版圖。
參見(jiàn)圖11，該圖為本發(fā)明多指NFOD組成的ESD保護(hù)電路的版圖。
結(jié)合圖10和圖11，可以明顯地看出，本發(fā)明實(shí)施例提供的多指NFOD組成的 ESD保護(hù)電路，將NFOD分組，每組至少包括一個(gè)NFOD管，每組NMOS管的四周用 P-well接觸包圍。
需要說(shuō)明的是，每組中包括幾個(gè)NMOS管，本發(fā)明實(shí)施例不具體限定，一般為 了節(jié)省制造面積，每組中一般設(shè)置偶數(shù)個(gè)NMOS管。例如每組可以包括兩個(gè)、四個(gè)、六 個(gè)或八個(gè)等等。當(dāng)然為了使寄生NPN的基極電阻相差較小，可以每組設(shè)置較少個(gè)數(shù)的 NMOS管。例如，當(dāng)每組只包括2個(gè)NMOS管時(shí)，由于兩個(gè)管子的寄生NPN的基極到 B的距離相同，因此兩個(gè)基極電阻的阻值也相同，兩個(gè)NPN會(huì)同時(shí)導(dǎo)通，這樣導(dǎo)通均勻 性很好，可以有效泄放ESD電流。
本實(shí)施例是將ESD保護(hù)電路分為四組如圖10所示的第一組21，第二組22，第 三組23和第四組24。每組包括四個(gè)NFOD管。
為了更清楚地理解本發(fā)明，下面結(jié)合圖12中一組對(duì)應(yīng)的截面圖做詳細(xì)說(shuō)明。
參見(jiàn)圖12，該圖為圖11中一組管子對(duì)應(yīng)的截面圖。
該實(shí)施例是以每組設(shè)置四個(gè)NMOS管子為例來(lái)介紹的。圖6僅畫(huà)出了一組管子 的截面圖。
與NMOS管組成的ESD保護(hù)電路相同，中間NFOD管的寄生NPN的基極電阻 與兩側(cè)的寄生NPN管的基極電阻的阻值相差較小，因此當(dāng)有ESD脈沖加在PAD上產(chǎn)生 漏電流流入基極電阻時(shí)，可以使所有NPN的基極-發(fā)射極正偏，所有NPN均勻?qū)?，?放ESD電流。6
參見(jiàn)圖13，該圖為由NFOD管組成的ESD的另一種實(shí)施例對(duì)應(yīng)的截面圖。
本實(shí)施例在每組管子的周?chē)O(shè)置一圈n-well，與圖7所示的NMOS管組成的 ESD保護(hù)電路相同，由于增加了 n-well，每一個(gè)NPN的基極到襯底接觸的電阻都不能直 接通過(guò)P-well，被添加的一圈n-well擋住了，而必須經(jīng)一段P_sub襯底，由于P_sub襯底 的單位組織比P-well的大，所以這樣就增大了所有NPN的基極電阻，因此當(dāng)NPN有漏 電流流過(guò)時(shí)，由于基極電阻增大了，這樣基極電壓也增大，因此，NPN更容易導(dǎo)通來(lái)放 電，因此導(dǎo)通均勻性更好。
參見(jiàn)圖14，該圖為圖13對(duì)應(yīng)的版圖。
從圖14可以看出，每組管子周?chē)O(shè)置一圈n-well222。
以上所述，僅是本發(fā)明的較佳實(shí)施例而已，并非對(duì)本發(fā)明作任何形式上的限 制。雖然本發(fā)明已以較佳實(shí)施例揭露如上，然而并非用以限定本發(fā)明。任何熟悉本領(lǐng)域 的技術(shù)人員，在不脫離本發(fā)明技術(shù)方案范圍情況下，都可利用上述揭示的方法和技術(shù)內(nèi) 容對(duì)本發(fā)明技術(shù)方案做出許多可能的變動(dòng)和修飾，或修改為等同變化的等效實(shí)施例。因 此，凡是未脫離本發(fā)明技術(shù)方案的內(nèi)容，依據(jù)本發(fā)明的技術(shù)實(shí)質(zhì)對(duì)以上實(shí)施例所做的任 何簡(jiǎn)單修改、等同變化及修飾，均仍屬于本發(fā)明技術(shù)方案保護(hù)的范圍內(nèi)。
權(quán)利要求
1.一種靜電放電保護(hù)電路，包括多個(gè)柵極接地并聯(lián)的NMOS管；每個(gè)NMOS管的 漏極連接焊盤(pán)Pad，柵極接地，源極接地，襯底接地；其特征在于，將所述NMOS管分 組，每組包括至少一個(gè)NMOS管；每組NMOS管的四周用P-well接觸包圍。
2.根據(jù)權(quán)利要求1所述的靜電放電保護(hù)電路，其特征在于，每組包括兩個(gè)NMOS管。
3.根據(jù)權(quán)利要求1所述的靜電放電保護(hù)電路，其特征在于，每組包括四個(gè)NMOS管。
4.根據(jù)權(quán)利要求1所述的靜電放電保護(hù)電路，其特征在于，每組包括六個(gè)NMOS管 或每組包括八個(gè)NMOS管。
5.根據(jù)權(quán)利要求1至4任一項(xiàng)所述的靜電放電保護(hù)電路，其特征在于，所述每組 NMOS管的周?chē)屯馊Φ腜-well接觸之間設(shè)置一圈n-well。
6.—種靜電放電保護(hù)電路，包括多個(gè)并聯(lián)的N型場(chǎng)氧器件NFOD管；每個(gè)NFOD 管的漏極連接焊盤(pán)Pad，源極接地，襯底接地；其特征在于，將所述NFOD管分組，每組 包括至少一個(gè)NFOD管；每組NFOD管的四周用P_well接觸包圍。
7.根據(jù)權(quán)利要求6所述的靜電放電保護(hù)電路，其特征在于，每組包括兩個(gè)NFOD管。
8.根據(jù)權(quán)利要求6所述的靜電放電保護(hù)電路，其特征在于，每組包括四個(gè)NFOD管。
9.根據(jù)權(quán)利要求6所述的靜電放電保護(hù)電路，其特征在于，每組包括六個(gè)NFOD管或 每組包括八個(gè)NFOD管。
10.根據(jù)權(quán)利要求6至9任一項(xiàng)所述的靜電放電保護(hù)電路，其特征在于，所述每組 NFOD管的周?chē)屯馊Φ腜-well接觸之間設(shè)置一圈n-well。
全文摘要
一種靜電放電保護(hù)電路，包括多個(gè)柵極接地并聯(lián)的NMOS管；每個(gè)NMOS管的漏極連接焊盤(pán)Pad，柵極接地，源極接地，襯底接地；將NMOS管分組，每組包括至少一個(gè)NMOS管；每組NMOS管的四周用P-well接觸包圍。一種靜電放電保護(hù)電路，包括多個(gè)并聯(lián)的NFOD管；每個(gè)NFOD管的漏極連接焊盤(pán)Pad，源極接地，襯底接地；將NFOD管分組，每組包括至少一個(gè)NFOD管；每組NFOD管的四周用P-well接觸包圍?？梢允姑拷M位于中間的寄生NPN的基極電阻與位于兩側(cè)的寄生NPN的基極電阻相差較小，當(dāng)有ESD脈沖加在PAD上產(chǎn)生漏電流流入基極電阻時(shí)，可以使所有NPN的基極-發(fā)射極正偏，所有NPN均勻?qū)ā?br> 文檔編號(hào)H01L29/06GK102024811SQ20091019595
公開(kāi)日2011年4月20日 申請(qǐng)日期2009年9月17日 優(yōu)先權(quán)日2009年9月17日
發(fā)明者何軍, 單毅 申請(qǐng)人:上海宏力半導(dǎo)體制造有限公司