專利名稱：一種閃存的制作方法
技術領域：
本發(fā)明涉及一種半導體存儲器件，且特別涉及一種閃存。
背景技術：
閃存以其便捷，存儲密度高，可靠性好等優(yōu)點成為非揮發(fā)性存儲器中研 究的熱點。從二十世紀八十年代第一個閃存產(chǎn)品問世以來，隨著技術的發(fā)展
和各類電子產(chǎn)品對存儲的需求，閃存被廣泛用于手機，筆記本，掌上電腦和u 盤等移動和通訊設備中，閃存為一種非易變性存儲器，其運作原理是通過改 變晶體管或存儲單元的臨界電壓來控制門極通道的開關以達到存儲數(shù)據(jù)的目 的，使存儲在存儲器中的數(shù)據(jù)不會因電源中斷而消失，而閃存為電可擦除且 可編程的只讀存儲器的 一種特殊結構。
如今閃存已經(jīng)占據(jù)了非揮發(fā)性半導體存儲器的大部分市場份額，成為發(fā) 展最快的非揮發(fā)性半導體存儲器，然而現(xiàn)有的閃存在邁向更高存儲密度的時 候，通過縮小器件尺寸來提高存儲密度將會面臨很大的挑戰(zhàn)。
浮柵在向65nm以下縮小時，由于浮柵周圍絕緣層尺寸縮小會遇到多晶硅 材料浮柵內(nèi)電子容易流失的問題，只要多晶硅某一處漏電，整個多晶硅材料 的浮柵內(nèi)電子就會全部流失。因此，選用新的材料來制作浮柵越來越受到廠 家和研發(fā)人員的重一見。

發(fā)明內(nèi)容
為了克服現(xiàn)有技術中通過縮小器件尺寸來提高存儲密度遇到問題，本發(fā) 明提供了一種體積小、存儲容量大的閃存。
本發(fā)明提供了一種閃存，包括襯底和形成于襯底內(nèi)的源極區(qū)和漏極區(qū)； 分別從所述源極區(qū)和漏極區(qū)引出的源極和漏極；浮柵氧化膜，覆蓋于所述襯 底之上、源極和漏極之間的區(qū)域；選擇柵，形成于所述浮柵氧化膜之上，且位于所述源極和所述漏才及之間；第一浮4冊，形成于所述浮4冊氧化膜之上，且 位于所述源極和所述選擇4冊之間，所述第一浮4冊為納米硅；第二浮柵，形成 于所述浮柵氧化膜之上，且位于所述漏極和所述選擇4冊之間，所述第二浮柵 為納米硅；第一控制柵氧化膜和第二控制柵氧化膜，分別形成于所述第一浮 柵和所述第二浮柵之上；第一控制柵和第二控制柵，分別位于所述第一控制 柵氧化膜和所述第二控制^l氧化膜之上。
可選的，所述襯底包括p型硅村底、深n阱和p阱，所述深n阱位于所 述p型硅襯底上，所述p阱位于所述深n阱上。
可選的，所述源極區(qū)和漏極區(qū)，形成于所述p阱中。
由于采用了上述技術方案，與現(xiàn)有技術相比，本發(fā)明具有以下優(yōu)點本 發(fā)明所提供的閃存結構與通用的CMOS工藝兼容，能夠在不改變工藝制程技術 的情況下通過改變閃存的內(nèi)部結構，減小閃存的體積；閃存的浮柵采用納米 硅，相比于多晶硅材料，增加了閃存的尺寸縮小能力，另外，由多個相互絕 緣的納米硅制成的浮柵不會因為某一處漏電而導致浮柵內(nèi)電子全部流失，從 而提高了制成的器件的穩(wěn)定性。


圖1為本發(fā)明一種閃存的結構示意圖2為本發(fā)明一種閃存的從左側存儲單元讀入的實施例結構示意圖； 圖3為本發(fā)明一種閃存的存儲單元寫入的實施例結構示意圖。
具體實施例方式
下面結合附圖對本發(fā)明的具體實施方式
做詳細的說明。
首先，請參考圖1，圖1為本發(fā)明一種閃存的結構示意圖，從圖上可以看 到本發(fā)明一種閃存，包括襯底，所述村底包括p型硅襯底23、深n阱19和 p阱22，深n阱19位于所述p型硅襯底23之上，p阱22位于所述深n阱19之上；源極區(qū)21和漏極區(qū)18，形成于所述p阱22內(nèi)；源極11和漏極17， 從所述源極區(qū)21和所述漏極區(qū)18中引出；浮柵氧化膜20，位于所述p阱22 之上、源漏極之間；選擇柵14,形成于所述浮柵氧化膜20之上，且位于所述 源極11和所述漏極17之間；第一浮柵13,形成于所述浮柵氧化膜20之上， 且位于所述源極11和所述選擇柵14之間，所述第一浮柵13為納米硅；第二 浮柵16，形成于所述浮4冊氧化膜20之上，且位于所述漏極17和所述選擇柵 14之間，所述第二浮4冊16為納米硅；第一控制柵12氧化膜25和第二控制柵 15氧化膜24,分別形成于所述第一浮柵13和所述第二浮斥冊16之上；第一控 制柵12和第二控制柵15,分別位于所述第一控制柵12氧化膜25和所述第二 控制柵15氧化膜24之上。此外，該閃存結構的源極、漏極和各柵之間均采 用氧化物進行隔離。
實際操作時，如圖2所述，圖2為本發(fā)明一種閃存的從左側存儲單元讀 入的實施例結構示意圖，為達到從左側存儲單元讀入的目的，在第一控制柵 12和第二控制4冊15上加3伏特的電壓，在選擇4冊14上加3伏特的電壓，源 極11加零伏特電壓，漏極17加3伏特電壓。p阱22中有電子從源極11流到 選擇柵14，第一浮柵13電荷存儲的數(shù)量會影響到p阱22中電流的大小，本 發(fā)明中第一浮柵13為納米硅，當?shù)谝桓?3中電荷存儲飽和時，p阱22中 電流最小，當?shù)谝桓?3中無電荷時，p阱22中電流最大，因此設定p阱 22內(nèi)最小電流狀態(tài)為"0 0"，中間電流狀態(tài)為"0 1"，最大電流狀態(tài)為"10"， 這樣納米硅的第一浮柵13電荷存儲狀態(tài)可以作為區(qū)分存儲"0 0" "0 1" "1 0" 信息狀態(tài)，實現(xiàn)信息存儲的功能，圖中箭頭方向為電子流動的方向。
圖3是本發(fā)明的又一個較佳實施例，圖3為本發(fā)明一種閃存的存儲單元 寫入的實施例結構示意圖，為達到從左側存儲單元寫入的目的，于第一控制 柵12上加10伏特的電壓，第二控制4冊15上加3伏特的電壓，在選擇4冊14 上加3伏特的電壓，源極11加零伏特電壓，漏極17加3伏特電壓。第一控 制柵12上的電壓控制第一浮柵13上所存儲的電子，所以通過第一浮柵13上 所存儲的電子進一步地改變p阱22所需的臨界電壓，在讀取時，依據(jù)第一浮 柵13所存儲的電子而區(qū)分為兩種狀態(tài)，其是將p阱22中的電子經(jīng)由浮柵氧 化膜20而注入至第一浮柵13以改變第一浮柵13所存儲的電子數(shù)目，當?shù)谝桓?3存儲較多電子時，閾值電壓較高，而當?shù)谝桓?3存儲較少電子時， 閾值電壓較低。閾值電壓高，溝道電流小或截止，反之閾值電壓低，溝道電 流大或導通。為了增加注入至第一浮柵13的電子數(shù)目，必須在第一控制柵12 上加較高的電壓，例如10伏特，來保證第一浮柵13和p阱22的電勢差。
為了對閃存進行編程化，因此必須向第 一浮柵13注入所存儲的電子數(shù)量， 本例中利用的是熱電子注入方式，當電子經(jīng)由p阱22自源極11移動至漏極 17時，第一控制,柵12與源極11所形成的電場以及源極11和漏極17所形成 的電場會使漏極17周圍的電子開始加速移動而產(chǎn)生高能量的電子，最后第一 控制柵12所提供的10伏特正電壓會將通道中達到足以克服浮柵氧化膜20的 相對應能量障壁的電子吸引并傳導至第一浮4冊13，圖中箭頭方向為電子流動 的方向。
該結構與通用的CMOS工藝兼容，能夠在不改變工藝制程技術的情況下通 過改變閃存的內(nèi)部結構，減少閃存的體積；閃存的浮柵采用局部存儲電荷的 納米硅，相比于多晶硅材料，增加了閃存浮柵的可縮小化的能力，另外在精 度允許的情況下，本發(fā)明的結構還可以進一步縮小，可以大量提升存儲密度。
雖然本發(fā)明己以較佳實施例披露如上，但本發(fā)明并非限定于此。任何本 領域技術人員，在不脫離本發(fā)明的精神和范圍內(nèi)，均可作各種更動與修改， 因此本發(fā)明的保護范圍應當以權利要求所限定的范圍為準。
權利要求
1.一種閃存，其特征在于包括襯底和形成于襯底內(nèi)的源極區(qū)和漏極區(qū)；分別從所述源極區(qū)和漏極區(qū)引出的源極和漏極；浮柵氧化膜，覆蓋于所述襯底之上、源極和漏極之間的區(qū)域；選擇柵，形成于所述浮柵氧化膜之上，且位于所述源極和所述漏極之間；第一浮柵，形成于所述浮柵氧化膜之上，且位于所述源極和所述選擇柵之間，所述第一浮柵為納米硅；第二浮柵，形成于所述浮柵氧化膜之上，且位于所述漏極和所述選擇柵之間，所述第二浮柵為納米硅；第一控制柵氧化膜和第二控制柵氧化膜，分別形成于所述第一浮柵和所述第二浮柵之上；第一控制柵和第二控制柵，分別位于所述第一控制柵氧化膜和所述第二控制柵氧化膜之上。
2. 根據(jù)權利要求1所述的閃存，其特征在于所述襯底包括p型硅襯底、 深n阱和p阱，所述深n阱位于所述p型硅襯底上，所述p阱位于所述深n 阱上。
3. 根據(jù)權利要求2所述的閃存，其特征在于所述源才及區(qū)和漏極區(qū)，形成 于所述p阱中。
全文摘要
本發(fā)明提供一種閃存，包括源極和漏極，與襯底相連；浮柵氧化膜，位于襯底之上；選擇柵，形成于浮柵氧化膜之上，且位于源極和漏極之間；第一浮柵，形成于浮柵氧化膜之上，且位于源極和選擇柵之間，第一浮柵為納米硅；第二浮柵，形成于浮柵氧化膜之上，且位于漏極和選擇柵之間，第二浮柵為納米硅；第一控制柵氧化膜和第二控制柵氧化膜，分別形成于第一浮柵和第二浮柵之上；第一控制柵和第二控制柵，分別位于第一控制柵氧化膜和第二控制柵氧化膜之上。本發(fā)明提供的閃存的浮柵采用納米硅，相比于多晶硅材料，增加了閃存面積的可再縮的能力。
文檔編號H01L27/115GK101640205SQ20091019458
公開日2010年2月3日 申請日期2009年8月25日 優(yōu)先權日2009年8月25日
發(fā)明者博 張 申請人:上海宏力半導體制造有限公司