專利名稱：靜電放電保護晶體管及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體技術(shù)領(lǐng)域，特別涉及一種靜電放電保護晶體管及其制造 方法。
背景技術(shù)：
靜電是一種電能，它存在于物體表面，是正負(fù)電荷在局部失衡時產(chǎn)生的一 種現(xiàn)象。靜電現(xiàn)象是指電荷在產(chǎn)生和消失過程中所表現(xiàn)出的現(xiàn)象的總稱。靜電 產(chǎn)生原因有接觸分離起電、摩擦起電、感應(yīng)起電和傳導(dǎo)起電等。
當(dāng)帶了靜電荷的物體跟其他物體接觸時，這兩個具有不同靜電電位的物體 依據(jù)電荷中和的原則，存在著電荷流動，傳送足夠的電量以抵消電壓。這個高 速電量的傳送過程中，將產(chǎn)生潛在的破壞電壓、電流以及電》茲場，嚴(yán)重時將其
中物體擊毀。這就是靜電放電(ESD Electrostatic Discharge )。
靜電放電(簡寫為ESD)是集成電路(簡寫為IC)在制造、運輸、以及使用過程 中經(jīng)常發(fā)生并導(dǎo)致IC芯片損壞或失效的重要原因之一。工業(yè)調(diào)查表明大約有40 。的IC失效與ESD/EOS(過強的電應(yīng)力)有關(guān)。因此，為了獲得性能更好更可靠 的IC芯片，對ESD開展專門研究并找到控制方法是十分必要的。隨著芯片尺寸 的持續(xù)縮小，ESD問題表現(xiàn)得更加突出，已成為新一代集成電路芯片在制造和 應(yīng)用過程中需要重視并著力解決的一個重要問題。
現(xiàn)有技術(shù)中，為了提高MOS器件的ESD的防護能力，采用增加金屬珪化 物阻擋層(Silicide Blocking或Sali-cide Blocking)的工藝增加一張掩模版定義 SalicideBlocking區(qū)域，然后去除該區(qū)域的金屬硅化物，使源、漏和柵的方塊電 阻值恢復(fù)到原來的值，此時靜電放電時經(jīng)過大電阻時產(chǎn)生大的壓降，同時電流 減小，達(dá)到提高ESD的保護能力。
請參見圖1，在半導(dǎo)體基底100中的多晶珪柵極110、源極區(qū)120及漏極區(qū) 130的表面形成一金屬硅化物阻擋層140。此時，完整的深次微Salicide制程的
4ESD晶體管結(jié)構(gòu)已完整形成。其中，形成該金屬硅化物阻擋層的步驟更包括下 列步驟在半導(dǎo)體基底表面先濺鍍形成一鈥金屬層；再進行高溫快速加熱制程， 使鈦金屬層與多晶硅柵極及源極區(qū)、漏極區(qū)表面相接觸的部分產(chǎn)生硅化反應(yīng)以 形成硅化鈦(TiSi2)，進而自行對準(zhǔn)形成金屬硅化物；而未參與反應(yīng)或反應(yīng)后剩 余的鈥金屬將以濕刻蝕的方式選擇的加以去除，如此即可在半導(dǎo)體基底上形成 金屬硅化物結(jié)構(gòu)。且該金屬層的材質(zhì)除了為鈦金屬以外，還可以為鈷、鎳、鈀 或鉑等其它金屬。
雖然增加Salicide Blocking工序，可以極大程度的提升CMOS IC輸出級的 ESD保護能力，但是Salicide Blocking工序也增加了工藝的復(fù)雜度，而且在去除 金屬硅化物的同時，會對工藝線造成污染。

發(fā)明內(nèi)容
本發(fā)明旨在解決現(xiàn)有技術(shù)中，為了提高MOS器件的ESD防護能力所造成 的制造工藝復(fù)雜等技術(shù)問題。
有鑒于此，本發(fā)明提供一種靜電放電保護晶體管，包括 一半導(dǎo)體基底； 一柵極氧化層，位于所述半導(dǎo)體基底上； 一多晶硅柵極，位于所述柵極氧化層 上； 一源極區(qū)與一漏極區(qū)，位于所述半導(dǎo)體基底內(nèi)，并分別位于所述多晶硅柵 極的兩側(cè)； 一摻雜阱區(qū)集成在所述漏極區(qū)內(nèi)；兩個重離子摻雜區(qū)域分別形成于 所述摻雜阱區(qū)兩側(cè)的半導(dǎo)體基底內(nèi)； 一隔離結(jié)構(gòu)位于所述兩個重離子摻雜區(qū)域 之間。
進一步的，所述隔離結(jié)構(gòu)是淺溝槽。
進一步的，所述摻雜阱區(qū)為P型摻雜阱區(qū)。
進一步的，所述重離子摻雜區(qū)域為P+型區(qū)域。
進一步的，所述半導(dǎo)體基底還包括 一深摻雜阱區(qū)。
進一步的，所述深摻雜阱區(qū)為N型深摻雜阱區(qū)。
本發(fā)明還提供一種靜電放電保護晶體管的制造方法，包括以下步驟
提供一半導(dǎo)體基底；
在該半導(dǎo)體基底上形成一柵極氧化層；
在所述柵極氧化層上形成一多晶硅4冊極；
5對所述半導(dǎo)體基底進行離子注入，在所述多晶硅柵極的一側(cè)形成一源極區(qū)； 對所述多晶硅柵極的另一側(cè)的漏極區(qū)進行離子注入，形成一摻雜阱區(qū)； 對所述摻雜阱區(qū)進行離子注入，在所述摻雜阱區(qū)的兩側(cè)分別形成重離子摻 雜區(qū)域；
在所述兩個重離子摻雜區(qū)域之間形成一隔離結(jié)構(gòu)。 進一步的，所述隔離結(jié)構(gòu)是淺溝槽。 進一步的，所述摻雜阱區(qū)為P型摻雜阱區(qū)。 進一步的，所述重離子摻雜區(qū)域為P+型區(qū)域。 進一步的，所述半導(dǎo)體基底中形成有一深摻雜阱區(qū)。 進一步的，所述深摻雜阱區(qū)為N型深摻雜阱區(qū)。
綜上所述，本發(fā)明提供的靜電放電保護晶體管及其制造方法，是將摻雜阱 區(qū)集成在晶體管的漏端，兩端連接兩個重?fù)诫s區(qū)域，這兩個重?fù)诫s區(qū)域用淺溝 槽隔開，摻雜阱區(qū)電阻用于替代常規(guī)情況下用金屬硅化物阻擋層蓋住的有源區(qū) 電阻，由于摻雜阱區(qū)電阻的電阻值遠(yuǎn)大于金屬硅化物阻擋層的電阻，所以使用 摻雜阱區(qū)集成的晶體管后，器件面積可以大大減小，同時由于在這個器件中不 再需要使用金屬硅化物阻擋層，所以金屬硅化物阻擋層可以省略，有效降低了 制造工藝的難度及成本。


圖l所示為現(xiàn)有技術(shù)中靜電放電保護晶體管的截面圖； 圖2所示為本發(fā)明實施例提供的靜電放電保護晶體管的截面圖； 圖3A至圖3F所示為本發(fā)明另一實施例提供的制造靜電放電保護晶體管的 截面圖。
具體實施例方式
為使本發(fā)明的技術(shù)特征更明顯易懂，下面結(jié)合附圖，給出具體實施例，對 本發(fā)明做進一步的描述。
請參見圖2，其所示為本發(fā)明實施例提供的靜電放電保護晶體管的截面圖。 該靜電放電保護晶體管，包括
6半導(dǎo)體基底200;柵極氧化層210，位于所述半導(dǎo)體基底200上；多晶硅柵 極220，位于所述沖冊極氧化層210上；源極區(qū)230與漏才及區(qū)240，位于所述半導(dǎo) 體基底200內(nèi)，并分別位于所述多晶硅柵極220的兩側(cè)；摻雜阱區(qū)241集成在 所述漏極區(qū)240內(nèi)；兩個重離子摻雜區(qū)域242、243分別形成于所述摻雜阱區(qū)241 的兩側(cè)的半導(dǎo)體基底中；隔離結(jié)構(gòu)250位于所述兩個重離子摻雜區(qū)域242、 243 之間。
在本實施例中，該靜電放電保護的晶體管以PMOS為例。
在本實施例中,所述隔離結(jié)構(gòu)250是淺溝槽。
在本實施例中，所述摻雜阱區(qū)241為P型摻雜阱區(qū)。
在本實施例中，所述重離子摻雜區(qū)域242、 243為P+型區(qū)域。
在本實施例中，所述半導(dǎo)體基底還包括 一深摻雜阱區(qū)260，其摻雜于比一 般阱區(qū)更深的半導(dǎo)體基底中。在本實施例中，該深摻雜阱區(qū)260為N型深摻雜 阱區(qū)(deepN well )。該深摻雜阱區(qū)260在高壓器件中起到隔絕作用，較少噪音。
在該靜電放電保護晶體管中，由于摻雜阱區(qū)的電阻值遠(yuǎn)大于金屬硅化物阻 擋層的電阻，所以使用摻雜阱區(qū)集成的晶體管后，產(chǎn)生特定的電阻值時，器件 面積可以大大減小，同時由于在這個器件中不再需要使用金屬硅化物阻擋層， 所以金屬硅化物阻擋層可以省略，有效降低了制造工藝的難度及成本。
請結(jié)合參見圖3A至圖3F，其所示為本發(fā)明另一實施例提供的靜電放電保 護晶體管的制造的截面圖。
該制造方法包括以下步驟
首先，提供一半導(dǎo)體基底300，如圖3A所示。
在本實施例中，半導(dǎo)體基底300中具有深摻雜阱區(qū)310，其摻雜于比一般阱 區(qū)更深的半導(dǎo)體基底中。在本實施例中，所述深摻雜阱區(qū)310為N型深摻雜阱 區(qū)。該半導(dǎo)體基底300還具有用于器件隔離的淺溝槽370。
下一步，在該半導(dǎo)體基底300上形成一柵極氧化層320，如圖3B所示。 下一步，在所述柵極氧化層320上形成一多晶硅柵極330，如圖3B所示。 下一步，對所述半導(dǎo)體基底300進行離子注入，在所述多晶硅柵極330的 一側(cè)形成一源;f及區(qū)360,如圖3C所示。
下一步，對所述多晶硅柵極330的另一側(cè)形成漏極區(qū)340，并對漏極區(qū)340進行離子注入，形成一摻雜阱區(qū)341，如圖3D所示。 在本實施例中，摻雜阱區(qū)341為P型摻雜阱區(qū)。
下一步，對所述摻雜阱區(qū)341進行離子注入，在所述摻雜阱區(qū)341的兩側(cè) 的半導(dǎo)體基底中分別形成兩個重離子摻雜區(qū)域342、 343,如圖3E所示。 在本實施例中，所述重離子摻雜區(qū)域為P+型區(qū)域。
最后，在所述兩個重離子摻雜區(qū)域342、 343之間形成一隔離結(jié)構(gòu)350，如 圖3F所示。
在本實施例中，所述隔離結(jié)構(gòu)350是淺溝槽結(jié)構(gòu)。
根據(jù)本實施例提供的制造方法制作出的靜電放電保護晶體管，由于摻雜阱 區(qū)的電阻值遠(yuǎn)大于金屬硅化物阻擋層的電阻，所以使用摻雜阱區(qū)集成的晶體管 后，產(chǎn)生特定的電阻值時，器件面積可以大大減小，同時由于在這個器件中不 再需要使用金屬硅化物阻擋層，所以金屬硅化物阻擋層可以省略，有效降低了 制造工藝的難度及成本。
雖然本發(fā)明已以較佳實施例揭露如上，然其并非用以限定本發(fā)明，任何所 屬技術(shù)領(lǐng)域中具有通常知識者，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作些許 的更動與潤飾，因此本發(fā)明的保護范圍當(dāng)視權(quán)利要求書所界定者為準(zhǔn)。
8
權(quán)利要求
1.一種靜電放電保護晶體管，其特征在于，包括一半導(dǎo)體基底；一柵極氧化層，位于所述半導(dǎo)體基底上；一多晶硅柵極，位于所述柵極氧化層上；一源極區(qū)與一漏極區(qū)，位于所述半導(dǎo)體基底內(nèi)，并分別位于所述多晶硅柵極的兩側(cè)；一摻雜阱區(qū)集成在所述漏極區(qū)內(nèi)；兩個重離子摻雜區(qū)域分別形成于所述摻雜阱區(qū)兩側(cè)的半導(dǎo)體基底內(nèi)；一隔離結(jié)構(gòu)位于所述兩個重離子摻雜區(qū)域之間。
2. 根據(jù)權(quán)利要求1所述的靜電放電保護晶體管，其特征在于，所述隔離結(jié) 構(gòu)是淺溝槽。
3. 根據(jù)權(quán)利要求l所述的靜電放電保護晶體管，其特征在于，所述摻雜阱 區(qū)為P型摻雜阱區(qū)。
4. 根據(jù)權(quán)利要求1所述的靜電放電保護晶體管，其特征在于，所述重離子 摻雜區(qū)域為P+型區(qū)域。
5. 根據(jù)權(quán)利要求1所述的靜電放電保護晶體管，其特征在于，所述半導(dǎo)體 基底還包括 一深摻雜阱區(qū)。
6. 根據(jù)權(quán)利要求5所述的靜電放電保護晶體管，其特征在于，所述深摻雜 阱區(qū)為N型深摻雜阱區(qū)。
7. —種靜電放電保護晶體管的制造方法，其特征在于，包括以下步驟 提供一半導(dǎo)體基底； 在該半導(dǎo)體基底上形成一柵極氧化層； 在所述柵極氧化層上形成一多晶珪柵極；對所述半導(dǎo)體基底進行離子注入，在所述多晶硅柵極的一側(cè)形成一源極區(qū)； 對所述多晶硅柵極的另 一側(cè)的漏極區(qū)進行離子注入，形成一摻雜阱區(qū)； 對所述摻雜阱區(qū)進行離子注入，在所述摻雜阱區(qū)的兩側(cè)分別形成重離子摻 雜區(qū)域；在所述兩個重離子摻雜區(qū)域之間形成一隔離結(jié)構(gòu)。
8. 根據(jù)權(quán)利要求7所述的制造方法，其特征在于，所述隔離結(jié)構(gòu)是淺溝槽。
9. 根據(jù)權(quán)利要求7所述的制造方法，其特征在于，所述摻雜阱區(qū)為P型摻 雜阱區(qū)。
10. 根據(jù)權(quán)利要求7所述的制造方法，其特征在于，所述重離子摻雜區(qū)域 為P+型區(qū)域。
11. 根據(jù)權(quán)利要求7所述的制造方法，其特征在于，所述半導(dǎo)體基底中形 成有一深摻雜阱區(qū)。
12. 根據(jù)權(quán)利要求11所述的制造方法，其特征在于，所述深摻雜阱區(qū)為N 型深摻雜阱區(qū)。
全文摘要
本發(fā)明揭露了一種靜電放電保護晶體管，包括半導(dǎo)體基底；柵極氧化層，位于所述半導(dǎo)體基底上；多晶硅柵極，位于所述柵極氧化層上；源極區(qū)與漏極區(qū)，位于所述半導(dǎo)體基底內(nèi)，并分別位于所述多晶硅柵極的兩側(cè)；摻雜阱區(qū)集成在所述漏極區(qū)內(nèi)；兩個重離子摻雜區(qū)域分別形成于所述摻雜阱區(qū)兩側(cè)的半導(dǎo)體基底內(nèi)；隔離結(jié)構(gòu)位于所述兩個重離子摻雜區(qū)域之間。該靜電放電保護晶體管是將摻雜阱區(qū)集成在晶體管的漏端，兩端連接兩個重?fù)诫s區(qū)域，并用淺溝槽隔開，由于摻雜阱區(qū)電阻的電阻值遠(yuǎn)大于金屬硅化物阻擋層的電阻，所以使用摻雜阱區(qū)集成的晶體管后，器件面積可以大大減小，同時省略了金屬硅化物阻擋層，有效降低了制造工藝的難度及成本。
文檔編號H01L27/04GK101640199SQ200910194579
公開日2010年2月3日 申請日期2009年8月25日 優(yōu)先權(quán)日2009年8月25日
發(fā)明者劍 胡 申請人:上海宏力半導(dǎo)體制造有限公司