專利名稱：一種閃存的結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)于一種內(nèi)存的結(jié)構(gòu)，特別有關(guān)于一種閃存(FlashMemory)的結(jié)構(gòu)。
近來由于便攜式電子產(chǎn)品需求增多，閃存的需求明顯增加。由于其技術(shù)日趨成熟，成本下降，不僅刺激了購買意向，而且有新的市場應(yīng)用。近來發(fā)展的閃存結(jié)構(gòu)的可電除且可編程只讀存儲器已具有較快的存取速度。數(shù)字照相機(jī)的底片、個人隨身電子記事簿的內(nèi)存、個人MP3隨身聽、電子答錄裝置、可程序IC等等均是閃存應(yīng)用的市場。
典型的閃存是以摻雜的復(fù)晶硅制作浮置柵極(Floating Gate)與控制柵極(Control Gate)。當(dāng)內(nèi)存進(jìn)行編程(Program)時，適當(dāng)?shù)木幊屉妷悍謩e加到源極區(qū)、漏極區(qū)與控制柵極上，電子將由源極區(qū)經(jīng)由信道(Channel)流向漏極區(qū)。在此過程中，將有部分的電子會穿過復(fù)晶硅浮置柵極層下方的遂穿氧化層(Tunneling Oxide)，進(jìn)入并且會均勻分布在整個復(fù)晶硅浮置柵極層之中，此種電子穿越遂穿氧化層進(jìn)入復(fù)晶硅浮置柵極層的現(xiàn)象，稱為穿隧效應(yīng)(Tunneling Effect)。穿隧效應(yīng)可以分成兩種情況，一種稱為信道熱電子注入(Channel Hot-ElectronInjection)，另一種稱為Fowler-Nordheim穿隧(FN Tunneling)。通常閃存是以信道熱電子編程，并且通過源極旁邊或信道區(qū)域以Fowler-Nordheim遂穿抹除。但是，若復(fù)晶硅浮置柵極層下方的穿隧氧化層有缺陷(Weak Point)存在，則容易造成組件的漏電流，影響組件的可靠度。
為了解決閃存組件漏電流的問題，目前的作法是在基底上先形成一電荷陷入層(Trapping Layer)，電荷陷入層的材質(zhì)是由氧化硅/氮化硅/氧化硅(Oxide-Nitride-Oxide，簡稱ONO)復(fù)合層所構(gòu)成的堆棧式(Stacked)結(jié)構(gòu)，然后再在此ONO層上形成多晶硅柵極，最后在ONO層兩側(cè)的基底中形成源極區(qū)與漏極區(qū)。
因?yàn)镺NO電荷陷入層中的氮化硅層具有抓住電荷的效果，所以射入ONO層之中的電子并不會均勻分布于整個氮化硅中，而是以高斯分布的方式集中在氮化硅的局部區(qū)域上，因此，對于氧化層其缺陷的敏感度較小，組件漏電流的現(xiàn)象較不易發(fā)生。而因?yàn)殡姾上萑雽又兄饕蹲诫娮拥氖堑鑼?，所以此種內(nèi)存胞亦稱為氮化硅只讀存儲器(Silicon Nitride Read Only Memory，NROM)。
此外，ONO電荷陷入層的優(yōu)點(diǎn)還包括在組件編程時，電子僅會在接近源極或漏極上方的信道局部性地儲存。因此，在進(jìn)行編程時，可以分別對源/漏極區(qū)以與門極施加電壓，而在接近于另一端源/漏極區(qū)的氮化硅層中產(chǎn)生高斯分布的電子。所以可通過改變柵極與其兩側(cè)的源極/漏極區(qū)所施加電壓，可以在單一的ONO電荷陷入層中存在兩個具有高斯分布的電子、單一個具有高斯分布的電子或是不存在電子。因此，此種以氮化硅材質(zhì)作為電荷陷入層的閃存，可以在單一的存儲單元之中寫入四種狀態(tài)，是一種單一存儲單元二位(1 cell 2bit)的閃存。
然而，隨著內(nèi)存進(jìn)行編程/抹除次數(shù)的增加，ONO層的氧化硅層產(chǎn)生損傷(Damage)的情形也隨之加重，導(dǎo)致臨界電壓值(ThresholdVoltage，通常以Vth表示)發(fā)生變化。由于臨界電壓的改變會增加電子的漏失，進(jìn)而降低內(nèi)存的資料保持特性(Data Retention)，所以如何將臨界電壓值的變化降至最低已經(jīng)是刻不容緩的議題。
因此本發(fā)明的目的是提供一種閃存的結(jié)構(gòu)，可以降低臨界電壓的變化量，進(jìn)而提升閃存的Data Retention。
本發(fā)明提供一種閃存的結(jié)構(gòu)，此結(jié)構(gòu)包括一個電子陷入層、一個柵極與一個源極/漏極區(qū)，其中，電子陷入層是由一個第一氧化層、一個高介電常數(shù)材質(zhì)的介電層依次堆棧而成；而柵極配置在電子陷入層之上；源極/漏極區(qū)則是配置在電子陷入層兩側(cè)的基底之中。此外，依照高介電常數(shù)材質(zhì)的介電層的帶隙(Band Gap)大小決定電子陷入層是否需在高介電常數(shù)材質(zhì)的介電層上再包括一個第二氧化層，如果所使用的高介電常數(shù)介電層的Band Gap與氧化硅的Band Gap相近或更大，則不用此第二氧化層；反之，如果高介電常數(shù)介電層的Band Gap小于氧化硅的Band Gap，則電子陷入層需包括此第二氧化層。所謂的高介電常數(shù)的材質(zhì)是指比氮化硅/氧化硅(Si3N4/SiO2，亦稱為NO)高的介電常數(shù)的材料，并非為正規(guī)的名詞；而帶隙是指金屬與半導(dǎo)體中兩個容許電子能帶間的間隙。
本發(fā)明的優(yōu)點(diǎn)在于利用高介電常數(shù)材質(zhì)作為介電層的主要材質(zhì)，可大幅降低臨界電壓的變化值，進(jìn)而提升閃存的Data Retention。
下面結(jié)合附圖詳細(xì)說明本發(fā)明的實(shí)施方式

圖1是依照本發(fā)明一個較佳實(shí)施例的一種閃存結(jié)構(gòu)剖面圖。
附圖標(biāo)號說明100基底102，106氧化層104高介電常數(shù)介電層108柵極110源/漏極實(shí)施例請參照圖1，此結(jié)構(gòu)包括一個電子陷入層112、一個柵極108與一個源極/漏極區(qū)110，其相關(guān)位置為，柵極108位于電子陷入層112之上；而源極/漏極區(qū)110則是配置在電子陷入層112兩側(cè)的基底100中。其中，電子陷入層112是由一個第一氧化層102與一個介電層104依序堆棧而成，且介電層104的材質(zhì)為具有高介電常數(shù)(HighDielectric Constant)的材質(zhì)。
電子陷入層112中介電層104的材質(zhì)為何需具有高介電常數(shù)(ε)，其原因可從隨時間變化的臨界電壓值(以ΔVth(t)表示)與介電常數(shù)值的關(guān)系來看，如下式所示ΔVth(t)=-2.3tONO‾ϵONO×qn‾NDX22mEto×logt]]>式中εONO代表的是ONO層的介電常數(shù)；Eto代表的是氧化物井能量(Oxide Trap Energy)；qNDX代表的是井充電密度(Trap ChargeDensity)。要降低臨界電壓的變化量△Vth(t)，則必須提升電子陷入層112中的介電層104的介電常數(shù)，所以本發(fā)明所提供的閃存的結(jié)構(gòu)，是在電子陷入層112中采用具有高介電常數(shù)的材料來制作電子陷入層，以降低臨界電壓的變化量，進(jìn)而提升閃存的Data Retention。
而電子陷入層112中的第一氧化層102是用以加強(qiáng)基底100與高介電常數(shù)介電層104間的吸附力，以及減少缺陷(Defect)的產(chǎn)生。另外，如圖1所示，在電子陷入層112的高介電常數(shù)材質(zhì)的介電層104上還包括一個第二氧化層106，其中，第二氧化層106是用以加強(qiáng)高介電常數(shù)介電層104與后續(xù)形成其上的柵極108間的吸附力，以及減少缺陷(Defect)的產(chǎn)生。
所謂的高介電常數(shù)的材質(zhì)是指介電常數(shù)比氮化硅/氧化硅(Si3N4/SiO2，亦稱為NO)的介電常數(shù)高的材質(zhì)，高介電常數(shù)介電層104可以是氧化鋁(Al2O3)、氧化釔(Y2O3)、鋯氧化硅(ZrSixOy)、鉿氧化硅(HfSixOy)、三氧化二鑭(La2O3)、二氧化鋯(ZrO2)、二氧化鉿(HfO2)、五氧化二鉭(Ta2O5)、氧化鐠(Pr2O3)或二氧化鈦(TiO2)。下列表一為上述介電層材質(zhì)的介電常數(shù)，此外還包括Si3N4/SiO2、氧化硅(SiO2)與氮化硅(Si3N4)的介電常數(shù)。
表 一
由表一可知，本發(fā)明所述的高介電常數(shù)介電質(zhì)的介電常數(shù)高于Si3N4/SiO2的介電常數(shù)值8。另外，本實(shí)施例的高介電常數(shù)介電層104還可以是上述各高介電常數(shù)材質(zhì)的混合物或是上述各高介電常數(shù)材質(zhì)的堆棧層(Stack Layer)。因?yàn)槔酶呓殡姵?shù)的材質(zhì)作為介電層的材質(zhì)，所以可以大幅降低臨界電壓(Threshold Voltage)的變化值，進(jìn)而提升閃存的資料保持特性(Data Retention)。
另外，依照所使用的高介電常數(shù)介電層104材質(zhì)的帶隙(BandGap)大小，可決定是否在高介電常數(shù)介電層104上再包括一個第二氧化層106，如果所使用的介電層104的帶隙與氧化硅的帶隙相近或更大，則不用此第二氧化層106；反之，如果介電層104的帶隙小于氧化硅的帶隙，則需再包括第二氧化層106。下列表二為本實(shí)施例所使用的介電層104材質(zhì)的帶隙值，此外還包括氧化硅(SiO2)與氮化硅(Si3N4)的帶隙值。
表 二
如果介電層104的帶隙與公知的氧化硅層相近或更大，則介電層104可取代公知形成于介電層上的氧化層，并具有相同的功效。
本發(fā)明的特征在于利用高介電常數(shù)介電質(zhì)作為介電層的主要材質(zhì)，因此可大幅降低臨界電壓的變化值，進(jìn)而提升閃存的DataRetention，所以不但效率可以提高，而且達(dá)到增快速度的作用。
本發(fā)明的一個較佳實(shí)施例公開如上，但是其并非用以限定本發(fā)明，任何在本發(fā)明構(gòu)思范圍內(nèi)的改動，均落在本發(fā)明的保護(hù)范圍內(nèi)。
權(quán)利要求
1.一種閃存的結(jié)構(gòu)，包括一個電荷陷入層；一個柵極，配置在電荷陷入層的第二氧化層上；以及一個源/漏極區(qū)，位于該電荷陷入層兩側(cè)的基底內(nèi)，其特征是該電荷陷入層包括一層第一氧化層，其位于一個基底上；一層高介電常數(shù)介電層，其位于第一氧化層上；一層第二氧化層，其位于高介電常數(shù)介電層上。
2.根據(jù)權(quán)利要求1所述的閃存的結(jié)構(gòu)，其特征是該高介電常數(shù)介電層的帶隙值小于氧化硅的帶隙值。
3.根據(jù)權(quán)利要求1所述的閃存的結(jié)構(gòu)，其特征是該高介電常數(shù)介電層的介電常數(shù)大于8。
4.根據(jù)權(quán)利要求1所述的閃存的結(jié)構(gòu)，其特征是該高介電常數(shù)介電層的材質(zhì)是選自于氧化鋁、氧化釔、鋯氧化硅、鉿氧化硅、三氧化二鑭、二氧化鋯、二氧化鉿、五氧化二鉭、氧化鐠與二氧化鈦所組成的族群其中之一。
5.根據(jù)權(quán)利要求1所述的閃存的結(jié)構(gòu)，其特征是該高介電常數(shù)介電層的材質(zhì)是選自于氧化鋁、氧化釔、鋯氧化硅、鉿氧化硅、三氧化二鑭、二氧化鋯、二氧化鉿、五氧化二鉭、氧化鐠與二氧化鈦所組成的混合物族群其中之一。
6.根據(jù)權(quán)利要求1所述的閃存的結(jié)構(gòu)，其特征是該高介電常數(shù)介電層是選自于氧化鋁、氧化釔、鋯氧化硅、鉿氧化硅、三氧化二鑭、二氧化鋯、二氧化鉿、五氧化二鉭、氧化鐠與二氧化鈦所組成的堆棧層族群其中之一。
7.一種閃存的結(jié)構(gòu)，包括一個電荷陷入層；一個柵極，配置在電荷陷入層的高介電常數(shù)介電層上；以及一個源/漏極區(qū)，位于電荷陷入層兩側(cè)的基底內(nèi)，其特征是該電荷陷入層包括一層第一氧化層，其位于一基底上；一層高介電常數(shù)介電層，其位于第一氧化層上，并與第一氧化層形成一電荷陷入層。
8.根據(jù)權(quán)利要求7所述的閃存的結(jié)構(gòu)，其特征是該高介電常數(shù)介電層的帶隙值不小于氧化硅的帶隙值。
9.根據(jù)權(quán)利要求7所述的閃存的結(jié)構(gòu)，其特征是該高介電常數(shù)介電層的材質(zhì)是選自于氧化鋁、氧化釔、鋯氧化硅、鉿氧化硅、三氧化二鑭、二氧化鋯、二氧化鉿、五氧化二鉭、氧化鐠與二氧化鈦所組成的族群以及上述物質(zhì)組成的混合物的族群其中之一。
10.根據(jù)權(quán)利要求7所述的閃存的結(jié)構(gòu)，其特征是該高介電常數(shù)介電層是選自于氧化鋁、氧化釔、鋯氧化硅、鉿氧化硅、三氧化二鑭、二氧化鋯、二氧化鉿、五氧化二鉭、氧化鐠與二氧化鈦所組成的堆棧層族群其中之一。
全文摘要
一種閃存的結(jié)構(gòu)，此結(jié)構(gòu)包括一個電子陷入層、一個柵極與一個源極/漏極區(qū)，其中，電子陷入層是由一層第一氧化層、一層高介電常數(shù)材質(zhì)的介電層與一層第二氧化層依序堆棧而成；而柵極配置在電子陷入層上；源極/漏極區(qū)則是配置在電子陷入層兩側(cè)的基底之中。采用本發(fā)明可以降低臨界電壓的變化量，進(jìn)而提高閃存的資料保持特性。
文檔編號H01L27/115GK1393934SQ0112953
公開日2003年1月29日 申請日期2001年6月25日 優(yōu)先權(quán)日2001年6月25日
發(fā)明者謝榮裕, 林經(jīng)祥 申請人:旺宏電子股份有限公司