專利名稱：半導體裝置的制造方法
技術領域：
本發(fā)明涉及半導體裝置的制造方法，尤其涉及一種金屬柵極結構的制造 方法。
背景技術：
隨著半導體裝置持續(xù)的微縮化，目前已采用高介電常數(shù)材料與金屬來作
為金屬氧化物半導體晶體管(MOSFET)的柵極堆疊。在此類元件中，金屬層 需依照n型MOSFET或p型MOSFET調(diào)整適當?shù)墓瘮?shù)，以達到所期望的 臨界電壓(threshold voltage)。在目前的工藝中，n型MOSFET與p型MOSFET 的金屬層會經(jīng)過一道蝕刻程序進行圖案化。然而，以干蝕刻程序進行圖案化 可能會造成光致抗蝕劑殘留，且難以將其去除。另一方面，若使用濕蝕刻程 序進行圖案化可能會有側向蝕刻的問題，造成圖案化的輪廓不佳。

發(fā)明內(nèi)容
為解決上述問題，本發(fā)明提供一種半導體裝置的制造方法。在一實施例
中，本發(fā)明的方法包括提供一半導體基底，其具有第一區(qū)與第二區(qū)；形成 第一柵極堆疊于第一區(qū)且形成第二柵極堆疊于第二區(qū)，第一柵極堆疊與第二 柵極堆疊各自包含一虛置柵極；從第一柵極堆疊與第二柵極堆疊中去除虛置
柵極，以形成一溝槽；形成一金屬層填入部分溝槽；形成一氧化層于金屬層 上，且填滿溝槽的其余部分；對氧化層進行第一處理；形成一圖案化光致抗 蝕劑層于第一區(qū)上的氧化層；對第二區(qū)上的氧化層進行第二處理；蝕刻第二 區(qū)上的氧化層；蝕刻第二區(qū)上的金屬層；去除圖案化光致抗蝕劑層；以及， 去除第一區(qū)上的氧化層。
在另一實施例中，本發(fā)明的方法包括提供一半導體基底，其包含第一 柵極結構于第一區(qū)上以及第二柵極結構于第二區(qū)上，第一柵極結構與第二柵 極結構各自包含一虛置柵極；從第一柵極結構與第二柵極結構中去除虛置柵
4極，以形成一柵極溝槽；形成一金屬層填入部分柵極溝槽；形成一氧化層于 金屬層上，且填滿柵極溝槽的其余部分；對氧化層進行第一處理；形成一圖 案化光致抗蝕劑層于第一區(qū)上的氧化層；對第二區(qū)上的氧化層進行第二處 理；濕蝕刻第二區(qū)上的氧化層；濕蝕刻第二區(qū)上的金屬層；去除圖案化光致 抗蝕劑層；以及，濕蝕刻第一區(qū)上的氧化層。
在又一實施例中，本發(fā)明的方法包括提供一半導體基底，其具有第一 柵極結構于第一區(qū)以及第二柵極結構于第二區(qū)，第一柵極結構與第二柵極結 構各自包含一高介電常數(shù)層及一虛置柵極于高介電常數(shù)層上；從第一柵極堆 疊與第二柵極堆疊中去除虛置柵極，以形成一柵極溝槽；形成一金屬層于基 底上以填入部分柵極溝槽；形成一硬掩模層于金屬層上，且填滿柵極溝槽的 其余部分；對硬掩模層進行第一處理；形成一圖案化光致抗蝕劑層以保護第 一區(qū)上的硬掩模層；對第二區(qū)上未受保護的硬掩模層進行第二處理；以第一 濕蝕刻程序蝕刻第二區(qū)上未受保護的硬掩模層；以第二濕蝕刻程序蝕刻第二 區(qū)上的金屬層；去除圖案化光致抗蝕劑層；以及，以第三濕蝕刻程序去除第 一區(qū)上的硬掩模層。
本發(fā)明提供的半導體裝置的制造方法能夠避免在圖案化金屬層時殘留 光致抗蝕劑和側向蝕刻的問題。
為讓本發(fā)明的上述和其他目的、特征、和優(yōu)點能更明顯易懂，下文特舉 出較佳實施例，并結合隨附附圖，作詳細說明如下


圖1為一流程圖，其顯示本發(fā)明實施例制作一金屬柵極結構的方法。 圖2至圖4為一系列剖面圖，其顯示本發(fā)明實施例制作一金屬柵極結構 的流程。
圖5為一流程圖，其顯示本發(fā)明實施例制作一金屬柵極結構的另一方法。 其中，附圖標記說明如下
102、 104、 106、 108、 110、 112、 114、 116、 118、 120、 122、 302、 304、 306、 308、 310、 312、 314、 316~流程步驟 100、 300 制造方法 200 半導體裝置210 半導體基底
211a n型場效應晶體管區(qū) 211b p型場效應晶體管區(qū) 212 高介電常數(shù)層 214 第一金屬層
216~界面層
218H、司隔物
220 內(nèi)層介電層
222 第二金屬層
224 硬掩模層
226 圖案化光致抗蝕劑
具體實施例方式
以下將說明本發(fā)明的各種實施例，在本說明書的各種例子中可能會出現(xiàn) 重復的元件符號以便簡化描述，但這不代表在各個實施例和/或圖示之間有何 特定的關連。再者，當提到某一元件位在另一元件"之上"或"上方"，可 代表兩元件之間直接接觸或中間更插有其他元件或膜層。為了簡化圖示與突 顯本發(fā)明的特征，各元件之間可能未照實際比例描繪。
圖1為一流程圖，其顯示依照本發(fā)明實施例制作一金屬柵極結構的方法 100。圖2至圖4為一系列剖面圖，其顯示一具有金屬柵極結構的半導體裝 置200的制作流程。以下將配合圖1至圖4說明本發(fā)明實施例的制作方法 100。
請參照圖1和圖2，首先在一半導體基底210上形成各種柵極材料層， 如步驟102所示。在一實施例中，半導體基底210包含硅。此外，半導體基 底210也可包含鍺、硅鍺、或其他合適的半導體材料。在其他實施例中，半 導體基底210可包含碳化硅(SiC)、砷化鎵(GaAs)、磷化鎵砷(GaAsP)、砷化 鋁鎵(AlGaAs)、磷化鎵銦(GalnP)、或前述的組合。半導體基底210包含n型 場效應晶體管(NFET)區(qū)211a與p型場效應晶體管(PFET)區(qū)211b。
在一實施例中，高介電常數(shù)層212形成在半導體基底210上。高介電常 數(shù)層212可用適當?shù)姆椒ㄐ纬桑缭訉映练e(ALD)、有機金屬化學氣相
6沉積(MOCVD)、物理氣相沉積(PVD)、紫外光-臭氧氧化法、分子束外延(MBE) 等。在一實施例中，高介電常數(shù)層212包含Hf02。此外，高介電常數(shù)層212 可包含金屬氮化物、金屬硅化物、或其他金屬氧化物。在其他實施例中，高 介電常數(shù)層212包含HfSiO、 HfSiON、 HfZrO或其他合適的高介電常數(shù)材料。 高介電常數(shù)層212的厚度約從10A到30A。
在高介電常數(shù)層212上形成第一金屬層214，作為后續(xù)的濕蝕刻停止層。 第一金屬層214可包含氮化鉭(TaN)、氮化鉭硅(TaSiN)、鎢、碳化鉭(TaC)、 氮碳化鉭(TaCN)、氮化鈦鋁(TiAlN)、鋁、氮化鈦(TiN)、鈦等。第一金屬層 214的厚度約從10A到200A。
界面層216可額外地形成在高介電常數(shù)層212與半導體基底210之間。 在一實施例中，界面層216為一薄氧化硅層，在形成高介電常數(shù)層212之前 先形成在半導體基底210上。界面層216可用原子層沉積或熱氧化法形成。 界面層216的厚度約從5A到10A。
在第一金屬層214上形成一虛置柵極層。在一實施例中，虛置柵極層為 利用硅烷(SiH4)作為前驅物，以化學氣相沉積法所形成的復晶硅。
接下來，將上述各種柵極材料層圖案化以形成虛置柵極堆疊，如步驟104 所示。在一實施例中， 一圖案化光致抗蝕劑層形成在上述柵極材料層之上作 為掩模。在本例中，圖案化光致抗蝕劑層形成在復晶硅層上。此圖案化光致 抗蝕劑層可使用光刻技術形成，包括光致抗蝕劑涂布、軟烤、光掩膜對準、 曝光、曝光后烘烤、顯影、硬烤等。光刻曝光程序可使用其他方式取代，例 如無光掩膜光刻技術、電子束寫入、離子束寫入、分子拓印等。此外，可使 用一硬掩模來圖案化虛置柵極堆疊，例如沉積一硬掩模在基底上，然后以光 刻與蝕刻技術將其圖案化。
以第一蝕刻程序去除圖案化光致抗蝕劑層開口內(nèi)的虛置柵極層、第一金 屬層214、高介電常數(shù)層212，以形成虛置柵極堆疊。在一實施例中，第一 蝕刻程序為濕蝕刻。在另一實施例中，第一蝕刻程序為使用含氟等離子體(例 如CF4)的干蝕刻以去除復晶硅。另外，第一蝕刻程序可包括數(shù)道蝕刻步驟以 去除各種柵極材料層。之后，將圖案化光致抗蝕劑層去除。
接下來，形成各種晶體管元件，如步驟106所示。以虛置柵極堆疊為注 入掩模，利用離子注入在基底中形成輕慘雜源/漏極區(qū)(LDD)。在虛置柵極堆疊的側壁形成間隔物218。例如，可利用化學氣相沉積與 干蝕刻，形成氮化硅材質(zhì)的間隔物218。之后，以另一道離子注入在基底中 形成源/漏極區(qū)。在源/漏極區(qū)可形成硅化物以降低接觸電阻。
形成內(nèi)層介電層(ILD)220于基底210上。內(nèi)層介電層220包含氧化硅、 低介電常數(shù)材料、或其他適合的介電材料，可用化學氣相沉積(CVD)或其他 適合的方式形成。例如，可以高密度等離子體CVD形成內(nèi)層介電層220。內(nèi) 層介電層220位于多個虛置柵極堆疊之間以及虛置柵極堆疊之上。
以化學機械研磨(CMP)對內(nèi)層介電層220進行研磨以降低其高度，直到 露出n型場效應晶體管區(qū)211a與p型場效應晶體管區(qū)211b的虛置柵極堆疊。
接下來，去除虛置柵極，如步驟108所示。以蝕刻程序去除虛置柵極后， 形成如圖2所示的柵極溝槽。在本例中，NFET區(qū)211a與PFET區(qū)211b各 有一柵極溝槽。
于基底上形成第二金屬層222，如步驟110所示。如圖2所示，第二金 屬層222沉積在柵極溝槽中與內(nèi)層介電層220上。在柵極溝槽中的第二金屬 層222位于第一金屬層214上與間隔物218的側壁。在一實施例中，第二金 屬層222包含一 p型金屬(調(diào)整成具有適合p型晶體管的功函數(shù))。第二金屬 層222可用物理氣相沉積或其他適合的方法形成。第二金屬層222可包含 TiN、 Ti、 WN、 TaN、 TaSiN、 MoN、 W、 TaC、 TaCN、 TiAlN、 Al、或前述 的組合。第二金屬層222的厚度約從10A到200A。此外，第二金屬層222 也可包含n型金屬(調(diào)整成具有適合n型晶體管的功函數(shù))。
于基底上形成一硬掩模層224，如步驟112所示。硬掩模層224實質(zhì)上 填入柵極溝槽中。硬掩模層224包含氧化物，例如氧化硅。在其他實施例中， 硬掩模層224包含低介電常數(shù)材料，或者額外包含低介電常數(shù)材料。舉例而 言，硬掩模層224可包含旋涂式玻璃(SOG)形成的氧化物、低介電常數(shù)膜、 四乙氧基硅烷(TEOS)、等離子體加強CVD氧化物(PE-oxide)、高深寬比工藝 (high-aspect-ratio process; HARP)形成的氧化物。硬掩模層224的厚度約從 100A到5000A。在一實施例中，硬掩模層224的厚度約2000A。
接著，對硬掩模層224進行第一處理，如步驟114所示。在一實施例中， 第一處理使用干式氧等離子體(dry oxide plasma),其工藝條件例如氬氣流 量約150sccm，氧氣流量約30 sccm，總氣壓約7.5mT，處理持續(xù)時間約10秒。在另一實施例中，第一處理使用硫酸和過氧化氫的混合液(sumiric peroxide mixture; SPM)。在又一實施例中，第一處理使用臭氧與去離子水。 在又另一實施例中，第一處理使用過氧化氫。
請參照圖1與圖3，形成一圖案化光致抗蝕劑226，如步驟116所示。 在一實施例中，圖案化光致抗蝕劑226形成在PFET區(qū)211b。圖案化光致抗 蝕劑226形成在硬掩模層224上以作為蝕刻掩模。此圖案化光致抗蝕劑層可 使用光刻技術形成，包括光致抗蝕劑涂布、軟烤、光掩膜對準、曝光、曝光 后烘烤、顯影、硬烤等。光刻曝光程序可使用其他方式取代，例如電子束寫 入、離子束寫入、分子拓印等。
對硬掩模層224進行第二處理，如步驟118所示。此第二處理亦同時施 行于圖案化光致抗蝕劑226。在一實施例中，第二處理使用干式氧等離子體 (dry oxide plasma)，其工藝條件例如氬氣流量約120sccm，氧氣流量約60 sccm，總氣壓約7.5mT，處理持續(xù)時間約20秒。在另一實施例中，第二處 理使用硫酸和過氧化氫的混合液(sulfuric peroxide mixture; SPM)。在又一實施 例中，第二處理使用臭氧與去離子水。在又另一實施例中，第二處理使用過 氧化氫。
請參照圖1與圖4，對露出的硬掩模進行濕蝕刻，如步驟120所示。在 一實施例中，可使用氫氟酸(HF)溶液進行濕蝕刻，其濃度例如約1: 5 1: 1000， 蝕刻時間約10秒至5分鐘。在另一實施例中，可使用濃度約l: 100的稀釋 氫氟酸溶液，其溫度約在室溫，蝕刻時間約20秒。
濕蝕刻第二金屬層222以進行n型金屬圖案化(或p型金屬圖案化)，如 步驟122所示。例如將NFET區(qū)211a的p型金屬去除，而保留PFET區(qū)211b 的p型金屬。金屬層的蝕刻可使用氫氧化銨(NH40H)與過氧化氫(H202)的混 合液。圖案化光致抗蝕劑226可在蝕刻步驟122之前或之后去除。可使用N -甲基吡咯酮(NMP)、光致抗蝕劑剝除溶劑、或硫酸等化學品將圖案化光致抗 蝕劑剝除。
在本發(fā)明中，對硬掩模的雙重處理可控制光致抗蝕劑區(qū)與開口區(qū)之間不 同的濕蝕刻速率以降低側向蝕刻的問題。硬掩模包括氧化層(例如SOG)與低 介電常數(shù)層。在實施例中，對硬掩模的雙重處理可控制HF的濕蝕刻速率以 降低側向蝕刻。在蝕刻柵極金屬之前，于柵極金屬(p或n型)上形成一硬掩
9模層并施以雙重處理可降低側向蝕刻，以改善圖案化柵極金屬的結構與效 能。此外，本發(fā)明的方法可增加光致抗蝕劑對金屬膜的附著能力且顯著改善 濕蝕刻的側向蝕刻效應。本發(fā)明尚包括其他優(yōu)點，例如因為開口區(qū)未使用干 蝕刻工藝，因此無等離子體損害和/或光致抗蝕劑殘留的問題。
雖然圖中未顯示，本發(fā)明可進行其他工藝以形成各種元件。例如，上述 氧化硬掩模與雙重處理是用來圖案化P型金屬層，但也可取代或額外用來圖
案化n型金屬層。在其他實施例中，柵極材料是在圖案化n/p型金屬層后形
成。柵極材料可包括鋁、鎢、或其他適合的導電材料。柵極材料實質(zhì)上填滿 柵極溝槽。之后，進行化學機械研磨以去除多余的柵極材料。在另一實施例
中，在形成金屬柵極堆疊之前，先在基底中形成各種摻雜區(qū)例如n型阱、p 型阱，其中所用的n型慘質(zhì)例如磷、砷等，所用的p型摻質(zhì)例如硼、銦等。
在一實施例中，于形成金屬柵極堆疊后還包括形成多層內(nèi)連線。多層內(nèi) 連線包括垂直內(nèi)連線例如接觸插塞(contact)、介層插塞Oia)，以及水平內(nèi)連 線例如金屬線。多層內(nèi)連線可使用各種導電材料例如銅、鎢、硅化物等。在 一實施例中可使用鑲嵌(damascene)工藝來制作銅內(nèi)連線結構。在另一實施例 中，可使用鎢來形成接觸孔中的鎢插塞。
基底中可包含隔離結構，例如淺溝槽隔離(STI)。淺溝槽隔離的形成包括 蝕刻基底以形成一溝槽，再以絕緣材料例如氧化硅、氮化硅、氮氧化硅等填 入溝槽中。淺溝槽隔離可包含多層結構，例如一熱氧化襯層與氮化硅填入溝 槽中。在一實施例中，淺溝槽隔離的形成可包括成長一墊氧化層；以低壓 化學氣相沉積形成一氮化硅層；以光刻與蝕刻程序形成一STI開口；蝕刻基 底以形成一溝槽；選擇性(optionally)成長一熱氧化襯層以改善溝槽界面；以 CVD氧化物填入溝槽；以CMP進行平坦化；去除氮化硅層，留下STI結構。 另外，柵極間隔物亦可包含多層結構，例如氧化硅、氮化硅、或其他介電材 料。
雖然本發(fā)明已以多個較佳實施例公開如上，然其并非用以限定本發(fā)明， 任何所屬技術領域中的普通技術人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當 可作任意的修改與改變。例如，方法100提供一種"后柵極"(gatelast)工藝 來形成金屬柵極堆疊，其中包括氧化掩模、雙重處理、濕蝕刻等。然而，本 發(fā)明亦可使用"前柵極"(gatefirst)工藝，其中先以氧化掩模、雙重處理、濕蝕刻等來圖案化金屬柵極堆疊，然后再形成LDD、柵極間隔物、源/漏極區(qū)
等。此外，本發(fā)明也可采用混合(hybrid)工藝，例如p型金屬用后柵極工藝， 而n型金屬用前柵極工藝，反之亦可。這些金屬圖案化工藝包括形成氧化硬 掩模、對硬掩模進行雙重處理、對硬掩模與金屬層進行濕蝕刻來降低金屬濕 蝕刻時的側向蝕刻效應。氧化硬掩模與其雙重處理可用來圖案化n型金屬、 p型金屬層、或兩者的組合。
圖5為一流程圖，其顯示本發(fā)明實施例制作一金屬柵極結構的另一方法 300，此方法可用于前柵極工藝、混合工藝、或其他合適的工藝。如圖5所 示，方法300包括形成一高介電常數(shù)層于基底上，如步驟302所示；形成 一金屬層于高介電常數(shù)層上，如步驟304所示；形成一硬掩模層于金屬層上， 如步驟306所示；對硬掩模層進行第一處理，如步驟308所示；形成一圖案
化光致抗蝕劑于硬掩模層上，如步驟310所示；對硬掩模層進行第二處理，
如步驟312所示；進行第一濕蝕刻以去除硬掩模層露出的部分，如步驟314 所示；進行第二濕蝕刻以圖案化金屬層，如步驟316所示。在本方法中可形 成其他柵極材料層(例如蓋層)，或進行其他工藝步驟(例如形成界面層)。上述 的第一處理與第二處理、硬掩模層、及硬掩模層與金屬層的蝕刻實質(zhì)上與方 法100所描述者相同。
本發(fā)明的方法不限于具有MOS晶體管的半導體結構，而可應用在其他 具有金屬柵極堆疊的集成電路。例如，半導體結構200可包含動態(tài)隨機存取 存儲器(DRAM)、單電子晶體管(single electron transistor)、和/或其他微電子 裝置。在另一實施例中，半導體結構200包含鰭式場效應晶體管(FinFET)或 其他種類的晶體管，例如單柵極晶體管、雙柵極晶體管、或多柵極晶體管等， 且可作為各種應用例如感應單元(sensorcell)、存儲單元、邏輯單元等。另夕卜， 基底可在一塊材(bulk)半導體上形成外延層，或具有應變(strain)以增加效能。 例如，上述外延層可包含一不同于塊材半導體的半導體材料，例如以選擇性 外延法(selective epitaxial growth)于硅塊材上形成一硅鍺層，或于硅鍺塊材上 形成一硅層?；滓嗫砂^緣層上覆半導體(Semiconductor on Insulator; SOI)結構。在一實施例中，基底可包含一埋入式介電層，例如埋入氧化層 (buried oxide)， 可禾ll用注氧隔離(SIMOX; separation by implanted oxygen)技 術、芯片接合、選擇性外延等技術形成。
li雖然本發(fā)明己以多個較佳實施例公開如上，然其并非用以限定本發(fā)明， 任何所屬技術領域中的普通技術人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當 可作任意的修改與改變，因此本發(fā)明的保護范圍當以隨附的權利要求所確定 的范圍為準。
權利要求
1.一種半導體裝置的制造方法，包括提供一半導體基底，其具有第一區(qū)與第二區(qū)；形成第一柵極堆疊于該第一區(qū)且形成第二柵極堆疊于該第二區(qū)，該第一柵極堆疊與第二柵極堆疊各自包含一虛置柵極；從該第一柵極堆疊與第二柵極堆疊中去除該虛置柵極，以形成一溝槽；形成一金屬層填入部分該溝槽；形成一氧化層于該金屬層上，且填滿該溝槽的其余部分；對該氧化層進行第一處理；形成一圖案化光致抗蝕劑層于該第一區(qū)上的氧化層；對該第二區(qū)上的氧化層進行第二處理；蝕刻該第二區(qū)上的氧化層；蝕刻該第二區(qū)上的金屬層；去除該圖案化光致抗蝕劑層；以及去除該第一區(qū)上的氧化層。
2. 如權利要求1所述的半導體裝置的制造方法，其中該第一處理包括一 干式氧等離子體。
3. 如權利要求2所述的半導體裝置的制造方法，其中該第一處理包括 氬氣流量約150sccm，氧氣流量約30sccm，總氣壓約7.5mT，處理持續(xù)時間 約10秒。
4. 如權利要求1所述的半導體裝置的制造方法，其中該第二處理包括一 干式氧等離子體。
5. 如權利要求4所述的半導體裝置的制造方法，其中該第二處理包括 氬氣流量約120sccm，氧氣流量約60sccm，總氣壓約7.5mT，處理持續(xù)時間 約20秒。
6. 如權利要求1所述的半導體裝置的制造方法，其中該第一處理與該第 二處理其中之一包括硫酸和過氧化氫的混合液。
7. 如權利要求1所述的半導體裝置的制造方法，其中該第一處理與該第二處理其中之一包括臭氧與去離子水。
8. 如權利要求1所述的半導體裝置的制造方法，其中該氧化層包括氧化硅或旋涂式玻璃。
9. 如權利要求1所述的半導體裝置的制造方法，其中該氧化層包括四 乙氧基硅烷形成的氧化物、等離子體加強化學氣相沉積形成的氧化物、高深 寬比工藝形成的氧化物。
10. 如權利要求1所述的半導體裝置的制造方法，其中該氧化層的蝕刻包 括以氫氟酸進行濕蝕刻。
11. 如權利要求1所述的半導體裝置的制造方法，其中該金屬層的蝕刻使 用氫氧化銨與過氧化氫的混合液。
12. 如權利要求1所述的半導體裝置的制造方法，其中該氧化層的去除包 括以氫氟酸進行濕蝕刻。
13. —種半導體裝置的制造方法，包括提供一半導體基底，其具有第一柵極結構于第一區(qū)以及第二柵極結構于 第二區(qū)，該第一柵極結構與第二柵極結構各自包含一高介電常數(shù)層及一虛置 柵極于該高介電常數(shù)層上；從該第一柵極堆疊與第二柵極堆疊中去除該虛置柵極，以形成一柵極溝槽；形成一金屬層于該基底上以填入部分該柵極溝槽； 形成一硬掩模層于該金屬層上，且填滿該柵極溝槽的其余部分； 對該硬掩模層進行第一處理；形成一圖案化光致抗蝕劑層以保護該第一區(qū)上的硬掩模層；對該第二區(qū)上未受保護的硬掩模層進行第二處理；以第一濕蝕刻程序蝕刻該第二區(qū)上未受保護的硬掩模層；以第二濕蝕刻程序蝕刻該第二區(qū)上的金屬層；去除該圖案化光致抗蝕劑層；以及以第三濕蝕刻程序去除該第一區(qū)上的硬掩模層。
14. 如權利要求13所述的半導體裝置的制造方法，其中該硬掩模層包括 氧化硅。
15. 如權利要求14所述的半導體裝置的制造方法，其中該第一或第二處 理包括下列其中之一干式氧等離子體、硫酸和過氧化氫的混合液、臭氧與 去離子水、過氧化氫。
全文摘要
本發(fā)明提供一種半導體裝置的制造方法，包括提供一半導體基底，其具有第一柵極堆疊于第一區(qū)、第二柵極堆疊于第二區(qū)，其各自包含一虛置柵極；從第一柵極堆疊與第二柵極堆疊中去除虛置柵極，以形成一溝槽；形成一金屬層填入部分溝槽；形成一氧化層于金屬層上，且填滿溝槽的其余部分；對氧化層進行第一處理；形成一圖案化光致抗蝕劑層于第一區(qū)上的氧化層；對第二區(qū)上的氧化層進行第二處理；蝕刻第二區(qū)上的氧化層；蝕刻第二區(qū)上的金屬層；去除圖案化光致抗蝕劑層；以及，去除第一區(qū)上的氧化層。本發(fā)明提供的半導體裝置的制造方法能夠避免在圖案化金屬層時殘留光致抗蝕劑和側向蝕刻的問題。
文檔編號H01L21/8238GK101677088SQ20091017352
公開日2010年3月24日 申請日期2009年9月15日 優(yōu)先權日2008年9月15日
發(fā)明者葉明熙, 蔡方文, 陳啟群 申請人:臺灣積體電路制造股份有限公司