專利名稱：半導(dǎo)體元件及其制法的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體元件，且特別涉及一種整合電容于后金屬柵極工藝的半導(dǎo)體元件。
背景技術(shù)：
自從半導(dǎo)體元件從數(shù)十年前發(fā)展至今，其元件的尺寸仍持續(xù)顯著的下降中?，F(xiàn)今晶片廠已對特征尺寸小于65nm的元件進行量產(chǎn)。然而，為了持續(xù)滿足元件的需求，解 決應(yīng)用新的工藝與設(shè)備技術(shù)所遭遇的問題變得更具有挑戰(zhàn)。例如，金屬氧化物半導(dǎo)體 (metal-oxide semiconductor, M0S)晶體管一般具有多晶硅金屬電極。使用多晶硅材料 的原因在于，其于高溫工藝時，具有耐熱的特性，且于高溫下可與源極/漏極結(jié)構(gòu)一起退火 (anneal) 0再者，多晶硅的優(yōu)點在于能阻止摻雜原子離子注入(ion implantation)到溝道 區(qū)域，因此當(dāng)柵極圖案化完成之后，容易形成自動對準(zhǔn)(self aligned)的源極/漏極結(jié)構(gòu)。于某些IC設(shè)計上，隨著元件尺寸的縮小，需要將多晶硅柵極電極取代為金屬柵極電極，以改善元件的效能。后柵極工藝(gate last process)可以改善高溫工藝時對金屬 材料造成的影響，因為后柵極工藝中，金屬柵極結(jié)構(gòu)形成于源極/漏極結(jié)構(gòu)之后。然而，當(dāng) 將后柵極工藝整合于其他工藝技術(shù)時(例如電容布局)會產(chǎn)生另外的問題。因此，業(yè)界亟須一種能將電容整合于后柵極工藝的元件與方法。

發(fā)明內(nèi)容
為了解決現(xiàn)有技術(shù)存在的上述問題，本發(fā)明提供一種半導(dǎo)體元件，包括一具有一 第一區(qū)域與一第二區(qū)域的半導(dǎo)體基材；多個具有金屬柵極的晶體管，形成于該第一區(qū)域； 以及至少一電容，形成于該第二區(qū)域，該電容包括一具有至少一停止結(jié)構(gòu)的上電極，其中 該停止結(jié)構(gòu)與該上電極為不同材料；一下電極；以及一介電層，形成于該上電極與該下電 極之間。本發(fā)明另提供一種半導(dǎo)體元件的制法，包括以下步驟提供一具有一第一區(qū)域與 一第二區(qū)域的半導(dǎo)體基材；于該第一區(qū)域中形成多個具有金屬柵極的晶體管；以及于該第 二區(qū)域中形成至少一電容，其中形成該電容的步驟包括形成一至少具有停止結(jié)構(gòu)的上電 極，其中該停止結(jié)構(gòu)與該上電極為不同材料；形成一下電極；以及形成一介電層介于該上 電極與該下電極之間。本發(fā)明又提供一種半導(dǎo)體元件，包括一具有一第一區(qū)域與一第二區(qū)域的半導(dǎo)體基 材；多個具有高介電常數(shù)介電層與金屬柵極結(jié)構(gòu)的晶體管，其中所述多個晶體管形成于該 第一區(qū)域中；一電容陣列，形成于該第二區(qū)域中；以及一停止結(jié)構(gòu)，形成于該第二區(qū)域中， 且鄰近于該電容陣列，其中該停止結(jié)構(gòu)與形成于第一區(qū)域的所述多個晶體管的金屬柵極為 相同工藝。在本發(fā)明提供的元件與方法中，此元件包括一研磨停止結(jié)構(gòu)，其能避免或降低CMP 工藝(ILD CMP或金屬CMP)造成過度研磨和傷害電容上電極的風(fēng)險。此研磨停止結(jié)構(gòu)可與柵極結(jié)構(gòu)使用相同的工藝形成，因此，此處所揭示的元件和方法不需要額外的工藝和/或 增加目前已使用的工藝步驟復(fù)雜度或費用。為讓本發(fā)明的上述和其他目的、特征、和優(yōu)點能更明顯易懂，下文特舉出較佳實施 例，并配合附圖，作詳細說明如下。


圖1為一俯視圖，用以說明MOS電容布局。圖2A和圖2B分別為一俯視圖與剖面圖，用以說明本發(fā)明圖1所示的單位MOS電
容布局。圖3A-圖3C為一系列剖面圖，用以說明半導(dǎo)體元件包括圖1和圖2A及圖2B的 MOS電容，其于后柵極工藝的各個工藝步驟。
圖4A-圖4C為MOS電容布局的俯視圖，用以說明本發(fā)明所揭示的停止結(jié)構(gòu)。圖5A和圖5B分別為一俯視圖與剖面圖，用以說明圖4A-圖4C的單位MOS電容。圖6為一剖面圖，用以說明半導(dǎo)體元件包括圖4A-圖4C和圖5A-圖5B的電容，其 于后柵極工藝的各個工藝步驟。圖7A和圖7B為一系列俯視圖，用以說明本發(fā)明所揭示的停止結(jié)構(gòu)。圖8A和圖8B為一系列俯視圖，用以說明本發(fā)明所揭示的另外一種停止結(jié)構(gòu)。圖9為一俯視圖，用以說明本發(fā)明所揭示的又一種停止結(jié)構(gòu)。圖10為一俯視圖，用以說明本發(fā)明所揭示的另外一種停止結(jié)構(gòu)。上述附圖中的附圖標(biāo)記說明如下100 去耦電容布局102 一單位MOS電容110 多晶硅膜112 基材114 高介電常數(shù)層120 金屬300 半導(dǎo)體元件302、304 區(qū)域306 基材308 晶體管310 柵極介電層312 虛設(shè)多晶硅柵極結(jié)構(gòu)314 間隙壁316 源極/漏極320 硅化物324 隔離結(jié)構(gòu)330 去耦電容332 多晶硅柵極結(jié)構(gòu)333 間隙壁
334 高介電常數(shù)層336 隔離結(jié)構(gòu)360 接觸蝕刻停止層370 層間介電層380 CMP 工藝385 過度研磨或凹陷效應(yīng)390 金屬材料層392 金屬柵極394 上金屬電極396 凹陷效應(yīng)400 去耦電容布局402 一單位MOS電容404 研磨停止結(jié)構(gòu)406 多晶硅膜408 基材410 高介電常數(shù)層412 上金屬電極600 半導(dǎo)體元件620 金屬柵極700 電容陣列布局702 研磨停止結(jié)構(gòu)704 多晶硅柵極結(jié)構(gòu)706、708 接觸710 多晶硅結(jié)構(gòu)720 金屬材料800 電容陣列布局802 研磨停止結(jié)構(gòu)820 金屬材料900 電容陣列布局902 研磨停止結(jié)構(gòu)1000 電容陣列布局1002 研磨停止結(jié)構(gòu)
具體實施例方式本發(fā)明涉及在基材上形成一種集成電路元件，且特別涉及一種制作去耦電容 (decoupling capacitor)作為集成電路的一部分。本發(fā)明的較佳實施例詳述如下。然而， 本領(lǐng)域普通技術(shù)人員應(yīng)可知本發(fā)明所提供的許多發(fā)明概念，其可以最廣的變化據(jù)以實施， 此外，本文所述的特殊實施例僅用于舉例說明，并非用以限定本發(fā)明所保護的范圍。圖1顯示一種去耦電容(decoupling capacitor,DECAP)布局100的俯視圖，其具有2μπιΧ2μπι(長X寬)的單位電容102。此多晶硅圖案陣列的總尺寸可包括2 μ mX 42 μ m 多晶硅，因此，當(dāng)違反圖案密度規(guī)則時，化學(xué)機械研磨(CMP)會造成多晶硅/鋁的凹陷 (dishing)現(xiàn)象。請參見圖2A與圖2B，其分別顯示圖1中的一單位MOS電容布局102的俯視圖與剖面圖。于圖2A中，MOS電容102 —開始可包括一多晶硅膜110作為上電極。多晶硅膜110 可通過公知的MOS工藝制得，例如多晶硅沉積、光刻工藝、蝕刻與其他適合的方法。電容102 可包括一硅基材112作為下電極，另外的，也可選擇硅化物(silicide)結(jié)構(gòu)形成于基材112 中作為下電極。于圖2B中，電容102可包括高介電常數(shù)(HK)介電層114 (例如氧化鉿HfO2) 介于上電極與下電極之間。另外的，高介電常數(shù)(HK)介電層114也可為其他材料，但不以此 為限，例如氧硅化鉿(HfSiO)、氮氧硅化鉿(HfSiON)、氧鉭化鉿(HfTaO)、氧鈦化鉿(HfTiO)、 氧鋯化鉿(Hf&O)或上述的組合。于后柵極工藝中，多晶硅膜110可被蝕刻工藝移除，且可 被金屬120(例如鋁)所取代作為上電極，之后會有詳細的說明。圖3A-圖3C顯示半導(dǎo)體元件300進行后柵極工藝的各個中間步驟。在本實施例 中，半導(dǎo)體元件300可包括區(qū)域302與304，其中形成各種有源與無源微電子元件以作為 集成電路(IC)的一部分。例如，IC可包括靜態(tài)隨機存取存儲器(static random access memory, SRAM)、和/或其他邏輯電路、無源元件(例如電阻、電容與電感)、有源元件(例 如P溝道場效應(yīng)晶體管(p-channelfield effect transistor，PFETs)、N溝道場效應(yīng)晶 體管(N-channel field effecttransistors，NFETs)、金屬氧化物半導(dǎo)體場效應(yīng)晶體管 (metal-oxidesemiconductor field effect transistor, MOSFETs)、互補金屬氧化物半導(dǎo) 體晶體管(complementary metal-oxide semiconductor transistor, CMOSs)、雙極晶體 管、高壓晶體管、高頻晶體管、其他存儲器元件)，和/或上述的組合。半導(dǎo)體元件300可包括一半導(dǎo)體基材306，例如硅基材。基材306可視設(shè)計的需求 (如本領(lǐng)域普通技術(shù)人員所知)包括各種摻雜結(jié)構(gòu)。基材306也可包括其他元素半導(dǎo)體，例 如鍺與鉆石。另外的，基材306可包括化合物半導(dǎo)體和/或合金半導(dǎo)體。再者，基材306可 視需要的包括外延層，其可被施以應(yīng)變(strained)以增強其性能，和/或其可包括絕緣層 上覆娃(silicon on insulator, S0I)結(jié)構(gòu)。區(qū)域302可包括多個晶體管308 (例如FET)。晶體管308如本領(lǐng)域普通技術(shù)人員 所熟知可被設(shè)計成P溝道或N溝道。晶體管308可包括柵極介電層310與虛設(shè)多晶硅柵極 結(jié)構(gòu)(dummy poly gate structure) 312。柵極介電層310可包括高介電常數(shù)材料，例如氧 化鉿(HfO2)。另外的，柵極介電層310可視需要的包括其他高介電常數(shù)材料，例如氧硅化鉿 (HfSiO)、氮氧硅化鉿(HfSiON)、氧鉭化鉿(HfFaO)、氧鈦化鉿(HfTiO)、氧鋯化鉿(Hf7r0)或 上述的組合。虛設(shè)多晶硅柵極結(jié)構(gòu)312可由多晶硅材料所組成。晶體管308可包括間隙壁 314位于柵極結(jié)構(gòu)的兩側(cè)壁上。間隙壁314可包括氧化硅、氮化硅、氮氧化硅、摻雜氟的硅酸 鹽玻璃(fluoride-doped silicate glass)或低介電常數(shù)(Iowk)材料。晶體管308可包括源極/漏極區(qū)316，其中源極/漏極區(qū)316包括輕摻雜源極/漏 極區(qū)與重摻雜源極/漏極區(qū)。源極/漏極區(qū)316可視晶體管308的結(jié)構(gòu)，注入ρ型或η型 雜質(zhì)或不純物到基材306中。晶體管308可包括硅化物(silicide)結(jié)構(gòu)320，且為了形成 接觸，硅化物結(jié)構(gòu)320通過硅化(自動對準(zhǔn))工藝形成于源極/漏極區(qū)316之上。硅化物 結(jié)構(gòu)320可包括硅化鎳、硅化鈷、硅化鎢、硅化鉭、硅化鈦、硅化鉬、硅化鉺、硅化鈀或上述的組合。晶體管308可被多個隔離結(jié)構(gòu)324所隔離，例如淺溝槽隔離結(jié)構(gòu)(shallow trench isolation, STI)形成于基材306之中。隔離結(jié)構(gòu)324可包括氧化硅、氮化硅、氮氧化硅、摻 雜氟的硅酸鹽玻璃(fluoride-doped silicate glass)或低介電常數(shù)(low-k)材料。形成晶體管308的工藝可使用公知的MOS工藝。例如，形成虛設(shè)多晶硅柵極結(jié)構(gòu) 312與源極/漏極316的方法包括熱氧化法、多晶硅沉積、光刻工藝、離子注入、蝕刻與本領(lǐng) 域普通技術(shù)人員所熟知的方法。區(qū)域304可包括去耦電容(DECAP) 330，此去耦電容330類似于圖1與圖2A-圖2B 所示的MOS電容102。應(yīng)理解的是，可形成其他微電子元件(例如晶體管)在DECAP 330附 近。于區(qū)域304中形成DECAP330的方法可與區(qū)域302中形成晶體管308的方法相同。DECAP 330可包括多晶硅柵極結(jié)構(gòu)332作為上電極。多晶硅柵極結(jié)構(gòu)332由多晶硅所組成。間隙 壁333形成于多晶硅柵極結(jié)構(gòu)332的側(cè)壁。形成間隙壁333的材料可包括氧化硅、氮化硅、 氮氧化硅、摻雜氟的硅酸鹽玻璃(fluoride-doped silicate glass)或低介電常數(shù)(low-k) 材料。
DECAP 330可包括由基材306所組成的下電極。另外的，下電極可視需要的包括 形成于基材306中的硅化物結(jié)構(gòu)。DECAP 330尚包括高介電常數(shù)介電層334(例如氧化鉿 HfO2)介于上電極(多晶硅柵極結(jié)構(gòu)332)與下電極(基材306)之間。高介電常數(shù)層334 可與晶體管308的柵極介電層310大體上為相同的材料。另外的，高介電常數(shù)層334可視 需要的包括其他高介電常數(shù)材料，例如氧硅化鉿(HfSiO)、氮氧硅化鉿(HfSiON)、氧鉭化鉿 (HfTaO)、氧鈦化鉿(HfFiO)、氧鋯化鉿(Hf7r0)或上述的組合。DECAP 330可被多個隔離結(jié)構(gòu)336所隔離，例如淺溝槽隔離結(jié)構(gòu)(shalIowtrench isolation, STI)形成于基材306之中。隔離結(jié)構(gòu)336可包括氧化硅、氮化硅、氮氧化硅、摻 雜氟的硅酸鹽玻璃(fluoride-doped silicate glass)或低介電常數(shù)(low-k)材料。于基材306中形成各種微電子元件之后，應(yīng)力層(stressed layer)如接觸蝕刻 停止層(contact etch stop layer，CESL) 360 形成于區(qū)域 302 和 304 之上。CESL360 可 由氮化硅、氮氧化硅、和/或其他適合的材料所組成。介電層如層間介電層(inter-layer dielectric, ILD) 370形成于CESL 360之上，通過化學(xué)氣相沉積法(chemical vapor exposition，CVD)、高密度等離子體CVD、旋轉(zhuǎn)涂布(spin-on)、濺鍍(sputtering)或其他適 合的方法形成。ILD 370可包括氧化硅、氮氧化硅或低介電常數(shù)材料。于后柵極工藝中，晶體 管308的虛設(shè)多晶硅柵極312可被移除，以使真正的金屬柵極結(jié)構(gòu)可以取代虛設(shè)多晶硅柵 極312。因此，可通過化學(xué)機械研磨(chemical mechanical polishing, CMP)工藝380 (第 一次CMP工藝)平坦化ILD 370至虛設(shè)多晶硅柵極312的頂部。然而，已經(jīng)觀察到后續(xù)的ILD CMP工藝可能使得區(qū)域304的DECAP330的上電極 (多晶硅柵極結(jié)構(gòu)332)造成過度研磨(或稱凹陷效應(yīng)(dishingeffect))385。由于區(qū)域 302與區(qū)域304的圖案結(jié)構(gòu)與圖案密度不同(也即違反圖1所述的圖案密度規(guī)則)導(dǎo)致此 種過度研磨或凹陷效應(yīng)385。請參見圖3B，可通過本領(lǐng)域普通技術(shù)人員所熟知的蝕刻工藝，選擇性地蝕刻移除 晶體管308的虛設(shè)多晶硅柵極312與移除DECAP 330的多晶硅柵極結(jié)構(gòu)332。因此，金屬材 料層390(例如鋁)可填充至移除區(qū)域302的虛設(shè)多晶硅柵極312與移除區(qū)域304的多晶 硅柵極結(jié)構(gòu)332所造成的開口。
請參見圖3C，可對金屬材料層390進行一 CMP工藝(第二次CMP)，用以移除部分 的金屬材料層，并且于區(qū)域302的晶體管中形成金屬柵極392，于區(qū)域304的DECAP 330中 形成上金屬電極394。然而，已經(jīng)觀察到后續(xù)的鋁CMP工藝可能使得區(qū)域304的DECAP 330 的上金屬電極394造成過度研磨(或稱凹陷效應(yīng))396。由于區(qū)域302與區(qū)域304的圖案 結(jié)構(gòu)與圖案密度不同(也即違反圖1所述的圖案密度規(guī)則)導(dǎo)致此種過度研磨或凹陷效應(yīng) 396。因此，移除部分上金屬電極394所造成的過度研磨會導(dǎo)致元件效能無法預(yù)測，且有時 造成電容的損壞。圖 4A-圖 4C 顯示一種去耦電容(decoupling capacitor, DECAP)布局 400 的俯 視圖，其具有2μπιΧ2μπι(長X寬)的單位電容402。此多晶硅圖案陣列的總尺寸可包括 2 μ mX 42 μ m多晶硅。單位電容402可包括多個研磨停止結(jié)構(gòu)404形成于多晶硅膜406中， 此多晶硅膜406組成電容402的上電極。于后柵極工藝中，此研磨停止結(jié)構(gòu)404可阻止或 降低過度研磨(或凹陷效應(yīng))電容402的上電極的風(fēng)險，之后會有詳細的解釋。研磨停止 結(jié)構(gòu)404與晶體管的虛設(shè)多晶硅柵極可用相同的工藝形成。因此，研磨停止結(jié)構(gòu)404的形 成并不需要額外的工藝步驟(不需要額外的費用)，且不會增加目前工藝的復(fù)雜性。請參見圖5A與圖5B，其分別顯示圖4A-圖4C中的單位MOS電容布局402的俯視 圖與剖面圖。于圖5A中，MOS電容402 —開始可包括一多晶硅膜406作為上電極。多晶硅 膜406可通過公知的MOS工藝制得，例如多晶硅沉積、光刻工藝、蝕刻與其他適合的方法。電 容402可包括研磨停止結(jié)構(gòu)(柱狀結(jié)構(gòu))404形成于多晶硅膜406中。研磨停止結(jié)構(gòu)404 可與晶體管的間隙壁由相同的介電材料所組成，后續(xù)將會詳細解釋。電容402可包括硅基 材408作為下電極，另外的，也可選擇硅化物(silicide)結(jié)構(gòu)形成于基材408中作為下電 極。
于圖5B中，電容402可包括高介電常數(shù)(HK)介電層410 (例如氧化鉿Hf02)介于 上電極與下電極之間。另外的，高介電常數(shù)(HK)介電層410也可為其他材料，但不以此為 限，例如氧硅化鉿(HfSiO)、氮氧硅化鉿(HfSiON)、氧鉭化鉿(HfTaO)、氧鈦化鉿(HfTiO)、氧 鋯化鉿(Hf&O)或上述的組合。于后柵極工藝中，可通過選擇性蝕刻多晶硅的蝕刻工藝移 除多晶硅膜406，且可用金屬120(例如鋁)取代多晶硅以作為上電極，之后會有詳細的解 釋。應(yīng)了解的是，其他適合的金屬材料也可作為上電極。圖6顯示包含圖4A-圖4C與圖5A-圖5B的MOS電容402的半導(dǎo)體元件600進行 后柵極工藝的各個中間步驟。半導(dǎo)體元件600類似于圖3A-圖3C的半導(dǎo)體元件300，除了 區(qū)域304的DECAP 330被圖4A-圖4C與圖5A-圖5B的電容402所取代。為了簡化說明，圖 3A-圖3C與圖6中類似的元件使用相同的符號。在本實施例中，半導(dǎo)體元件600可包括區(qū) 域302與304，其中形成各種有源與無源微電子元件以作為集成電路(IC)的一部分。例如， IC可包括靜態(tài)隨機存取存儲器(static random access memory，SRAM)、和/或其他邏輯電 路、無源元件(例如電阻、電容與電感)、有源元件(例如P溝道場效應(yīng)晶體管(p-charmel field effect transistor, PFETs)、N 溝道場效應(yīng)晶體管(N-channel field effect transistors, NFETs) ,^MM.i^^^-^W^i^MmW^ (metal-oxide semiconductor field effect transistor，MOSFETs)、互補金屬氧化物半導(dǎo)體晶體管(complementary metal-oxide semiconductor transistor,CMOS s)、雙極晶體管、高壓晶體管、高頻晶體管、 其他存儲器元件)，和/或上述的組合。
半導(dǎo)體元件600可包括一半導(dǎo)體基材306，例如硅基材?；?06可視設(shè)計的需求 (如本領(lǐng)域普通技術(shù)人員所知)包括各種摻雜結(jié)構(gòu)。基材306也可包括其他元素半導(dǎo)體，例 如鍺與鉆石。另外的，基材306可包括化合物半導(dǎo)體和/或合金半導(dǎo)體。再者，基材306可 視需要的包括外延層，其可被施以應(yīng)變(strained)以增強其性能，和/或其可包括絕緣層 上覆娃(silicon on insulator, SOI)結(jié)構(gòu)。區(qū)域302可包括多個晶體管308 (例如FET)。晶體管308如本領(lǐng)域普通技術(shù)人員所熟知可被設(shè)計成P溝道或N溝道。晶體管308 —開始由虛設(shè)多晶硅柵極結(jié)構(gòu)(圖中未顯 示)所組成，之后被移除，另外用一真正金屬柵極結(jié)構(gòu)620取代。晶體管308可包括由高介 電常數(shù)材料(例如氧化鉿HfO2)所組成的柵極介電層。另外的，柵極介電層可視需要的包 括其他高介電常數(shù)材料，例如氧硅化鉿(HfSiO)、氮氧硅化鉿(HfSiON)、氧鉭化鉿(HfTaO)、 氧鈦化鉿(HfTiO)、氧鋯化鉿(Hf7r0)或上述的組合。晶體管308尚包括間隙壁314位于 柵極結(jié)構(gòu)的兩側(cè)壁上。間隙壁314可包括氧化硅、氮化硅、氮氧化硅、摻雜氟的硅酸鹽玻璃 (fluoride-doped silicate glass)或低介電常數(shù)(low-k)材料。晶體管308可包括源極/漏極區(qū)，其中源極/漏極區(qū)包括輕摻雜源極/漏極區(qū)與 重摻雜源極/漏極區(qū)。源極/漏極區(qū)可視晶體管308的結(jié)構(gòu)，注入ρ型或η型雜質(zhì)或不純 物到基材306中。晶體管308可包括硅化物(silicide)結(jié)構(gòu)，其中為了形成接觸，硅化物 結(jié)構(gòu)通過硅化(自動對準(zhǔn))工藝形成于源極/漏極區(qū)之上。硅化物結(jié)構(gòu)可包括硅化鎳、硅 化鈷、硅化鎢、硅化鉭、硅化鈦、硅化鉬、硅化鉺、硅化鈀或上述的組合。晶體管308可被多個 隔離結(jié)構(gòu)所隔離，例如淺溝槽隔離結(jié)構(gòu)(shallow trench isolation, STI)形成于基材306 之中。隔離結(jié)構(gòu)可包括氧化硅、氮化硅、氮氧化硅、摻雜氟的硅酸鹽玻璃(fluoride-doped silicateglass)或低介電常數(shù)(low-k)材料。形成晶體管308的工藝可使用公知的MOS工藝。例如，形成虛設(shè)多晶硅柵極結(jié)構(gòu) 與源極/漏極的方法包括熱氧化法、多晶硅沉積、光刻工藝、離子注入、蝕刻與本領(lǐng)域普通 技術(shù)人員所熟知的方法。區(qū)域304可包括圖4A-圖4B與圖5A-圖5B所示的MOS電容102 (即DECAP)。應(yīng)理 解的是，可形成其他微電子元件(例如晶體管)在DECAP 402附近。于區(qū)域304中形成DECAP 402的方法可與區(qū)域302中形成晶體管308的方法相同。DECAP 402初時可包括多晶硅柵極 結(jié)構(gòu)(圖4A-圖4C與圖5A-圖5B中的標(biāo)號406)作為上電極。多晶硅柵極結(jié)構(gòu)可包括研磨 停止結(jié)構(gòu)404形成于其中。間隙壁333形成于多晶硅柵極結(jié)構(gòu)332的側(cè)壁。形成間隙壁333 的材料可包括氧化硅、氮化硅、氮氧化硅、摻雜氟的硅酸鹽玻璃(fluoride-dopedsilicate glass)或低介電常數(shù)(low-k)材料。研磨停止結(jié)構(gòu)404與區(qū)域302的晶體管308 (包括間隙壁314)的虛設(shè)多晶硅柵極 結(jié)構(gòu)由相同工藝所形成。因此，研磨停止結(jié)構(gòu)404與區(qū)域302的間隙壁314、區(qū)域304的間 隙壁333大體上由相同材料所組成。例如，為了形成晶體管308的虛設(shè)多晶硅柵極與間隙 壁，以及為了形成DECAP 402的多晶硅柵極結(jié)構(gòu)與研磨停止結(jié)構(gòu)404，于區(qū)域302、304之上 形成一多晶硅層。于區(qū)域302中(對于晶體管308)，光致抗蝕劑層形成于多晶硅層之上，且 利用光掩模圖案化(也即光刻工藝)光致抗蝕劑層以形成圖案化的多晶硅柵極結(jié)構(gòu)。于區(qū) 域304中(對于DECAP 402)，相同的光掩?？砂ň哂锌锥?如圖4A-圖4C和圖5A-圖5B 所示)的圖案化多晶硅柵極特征?？锥吹男螤羁砂ň匦?如圖4A-圖4C和圖5A-圖5B所示)、方形、橢圓形、圓形、或其他適合的形狀。于圖案化多晶硅柵極結(jié)構(gòu)中的孔洞的數(shù)量 與位置，可視半導(dǎo)體元件的設(shè)計需求而變。例如，研磨停止結(jié)構(gòu)404可覆蓋于區(qū)域304中至 少5%的圖案密度。再者，研磨停止結(jié)構(gòu)404的尺寸大體上不小于晶體管308的柵極尺寸。 為了形成晶體管308的虛設(shè)多晶硅柵極，與為了形成DECAP 402的具有孔洞的多 晶硅柵極結(jié)構(gòu)，可通過干式蝕刻工藝將光致抗蝕劑層的圖案轉(zhuǎn)化到其下方的多晶硅層。在 一些實施例中，圖案化光致抗蝕劑層可形成于硬掩模層上，接著再轉(zhuǎn)化到多晶硅層上。間隙 壁314和333由介電材料所組成，例如二氧化硅、氮化硅、或氮氧化硅，其位于晶體管308的 虛設(shè)多晶硅柵極與DECAP 402的具有孔洞的多晶硅柵極結(jié)構(gòu)上。介電材料填充于DECAP402 的多晶硅柵極結(jié)構(gòu)的孔洞中，以形成研磨停止結(jié)構(gòu)404。對介電層進行一非等向性蝕刻，以 形成晶體管308的虛設(shè)多晶硅柵極的間隙壁314與DECAP 402的多晶硅柵極結(jié)構(gòu)的間隙壁 333，以及研磨停止結(jié)構(gòu)404。因此，研磨停止結(jié)構(gòu)404的形成并不需要額外的工藝步驟(不 需要額外的費用)，且不會增加目前工藝的復(fù)雜性。DECAP 402可包括由基材306所組成的下電極。另外的，下電極可包括形成于基材 306中的硅化物結(jié)構(gòu)。DECAP 402尚包括高介電常數(shù)介電層410 (例如氧化鉿Hf02)介于上 電極與下電極之間。另外的，高介電常數(shù)層410可視需要的包括其他高介電常數(shù)材料，例如 氧硅化鉿(HfSiO)、氮氧硅化鉿(HfSiON)、氧鉭化鉿(HfTaO)、氧鈦化鉿(HfTiO)、氧鋯化鉿 (HfZrO)或上述的組合。于基材306中形成各種微電子元件與特征之后，應(yīng)力層(stressed layer)如接觸 蝕刻停止層(contact etch stop layer，CESL) 360 形成于區(qū)域 302 和 304 之上。CESL 360 可由氮化硅、氮氧化硅、和/或其他適合的材料所組成。介電層如層間介電層(inter-layer dielectric, ILD) 370形成于CESL 360之上，通過化學(xué)氣相沉積法(chemical vapor exposition，CVD)、高密度等離子體CVD、旋轉(zhuǎn)涂布(spin-on)、濺鍍(sputtering)或其他適 合的方法形成。ILD 370可包括氧化硅、氮氧化硅或低介電常數(shù)材料。于后柵極工藝中，晶 體管308的虛設(shè)多晶硅柵極312與DECAP 402的多晶硅柵極結(jié)構(gòu)可被移除，以至于真正的 金屬柵極結(jié)構(gòu)可以取代。因此，可通過化學(xué)機械研磨(chemicalmechanical polishing, CMP)工藝 380 (第 一次CMP工藝)平坦化ILD 370至晶體管308的虛設(shè)多晶硅柵極的上部分。通過研磨停止 結(jié)構(gòu)404的設(shè)置，可避免或降低過度研磨或凹陷效應(yīng)發(fā)生于DECAP 402的多晶硅柵極上。可 通過選擇性蝕刻多晶硅的蝕刻工藝移除晶體管308的虛設(shè)多晶硅柵極與DECAP 402的多晶 硅柵極結(jié)構(gòu)。而研磨停止結(jié)構(gòu)404并不會被后續(xù)研磨工藝所移除。之后，金屬材料層390 (例如鋁)形成于基材306上，用以填充至移除區(qū)域302的 晶體管308的虛設(shè)多晶硅柵極與移除區(qū)域304的DECAP 402的多晶硅柵極結(jié)構(gòu)所造成的開 口。應(yīng)了解的是，也可使用其他的金屬材料，例如鋁合金或類似的材料。金屬材料可包圍研 磨停止結(jié)構(gòu)404?？蓪饘俨牧蠈?90進行CMP工藝(第二次CMP)，用以移除部分的金屬 材料層，并且于區(qū)域302的晶體管308中形成金屬柵極620，于區(qū)域304的DECAP 402中形 成上金屬電極412。上金屬電極412可包括研磨停止結(jié)構(gòu)404形成于其中。進行金屬CMP 工藝時，研磨停止結(jié)構(gòu)404可幫助避免或過度研磨或凹陷效應(yīng)發(fā)生于上金屬電極412的風(fēng) 險。因此，DECAP 402的上金屬電極的厚度是可預(yù)期的，因此能增進元件的效能。再者，研 磨停止結(jié)構(gòu)404的形成并不需要額外的工藝步驟，且不會增加目前工藝的復(fù)雜性。
圖7A與圖7B顯示電容陣列布局700的俯視圖，其中研磨停止結(jié)構(gòu)702圍繞于電容陣列。于圖7A中，電容陣列700可包括多個電容，其中所述多個電容具有多晶硅柵極結(jié)構(gòu) 704作為上電極，且上電極耦接(couple)到接觸706。于陣列700中，每一個電容可包括一 接觸708作為下電極，其中下電極可包括硅基材。另外的，下電極可包括于基材中形成硅化 物結(jié)構(gòu)。電容陣列700可包括高介電常數(shù)層(圖中未顯示)，例如氧化鉿(Hf02)，介于上電 極與下電極之間。另外的，高介電常數(shù)層可視需要的包括其他高介電常數(shù)材料，例如氧硅化 鉿(HfSiO)、氮氧硅化鉿(HfSiON)、氧鉭化鉿(HfTaO)、氧鈦化鉿(HfFiO)、氧鋯化鉿(HfZrO) 或上述的組合。研磨停止結(jié)構(gòu)702可形成于多晶硅結(jié)構(gòu)710中，其中多晶硅結(jié)構(gòu)710位于電容陣 列700的周圍(電容陣列的外側(cè))。多晶硅結(jié)構(gòu)710與研磨停止結(jié)構(gòu)702可由相同工藝所 形成，類似于圖6所討論的形成電容陣列700的多晶硅柵極結(jié)構(gòu)704，與形成晶體管(圖中 未顯示)的虛設(shè)多晶硅柵極結(jié)構(gòu)的工藝(也即于多晶硅結(jié)構(gòu)中形成孔洞，并用介電材料填 充孔洞)。雖然此處的研磨停止結(jié)構(gòu)702為矩形，然而，應(yīng)能了解的是，其可以為方形或其他 形狀。請參見圖7B，通過選擇性蝕刻的蝕刻工藝可移除作為上電極的多晶硅柵極結(jié)構(gòu) 704與移除多晶硅結(jié)構(gòu)710 (但留下研磨停止結(jié)構(gòu)702)，且如圖6所討論的工藝，被移除的 結(jié)構(gòu)可用金屬材料720取代。圖8A與圖8B顯示具有另一種研磨停止結(jié)構(gòu)802的電容陣列布局800的俯視圖。 電容陣列布局800類似于圖7A-圖7B的電容陣列700，除了研磨停止結(jié)構(gòu)802的形狀和構(gòu) 造不同之外。此研磨停止結(jié)構(gòu)802可包括一圓形形狀，用以取代原本的矩形。另外的，研 磨停止結(jié)構(gòu)802可視需要的包括一橢圓形(ellise)或卵形(oval)。請參見圖8B，通過選 擇性蝕刻的蝕刻工藝可移除作為上電極的多晶硅柵極結(jié)構(gòu)與移除圍繞于研磨停止結(jié)構(gòu)802 的多晶硅結(jié)構(gòu)(但留下研磨停止結(jié)構(gòu)702)，且如圖6所討論的工藝，被移除的結(jié)構(gòu)可用金屬 材料820取代。圖9顯示具有另一種研磨停止結(jié)構(gòu)902的電容陣列布局900的俯視圖。電容陣列 布局900類似于第7圖的電容陣列700，除了研磨停止結(jié)構(gòu)902的形狀和構(gòu)造不同的外。此 研磨停止結(jié)構(gòu)902可包括一較大的矩形形狀位于電容陣列的周圍(電容陣列的外側(cè))。圖10顯示具有另一種研磨停止結(jié)構(gòu)1002的電容陣列布局1000的俯視圖。電容 陣列布局1000類似于圖7A-圖7B的電容陣列700，除了研磨停止結(jié)構(gòu)1002的形狀和構(gòu)造 不同之外。此研磨停止結(jié)構(gòu)1002可包括一具有矩形的環(huán)形結(jié)構(gòu)。另外的，環(huán)形結(jié)構(gòu)可視需 要的包括方形、橢圓形、圓形或其他適合的形狀。綜上所述，于形成晶體管的源極/漏極區(qū)之后，后柵極工藝可應(yīng)用于形成金屬柵 極結(jié)構(gòu)。已經(jīng)觀察到后柵極工藝可以有效的降低前段工藝(front-end-of-the-line，F(xiàn)EOL) 的復(fù)雜度與FEOL缺陷量。而且，后柵極工藝可提高27%的PFET遷移率。然而，將其他元件 技術(shù)整合于后柵極工藝時，會產(chǎn)生問題。因此，本發(fā)明提供一種元件與方法，此元件包括一 研磨停止結(jié)構(gòu)，其能避免或降低CMP工藝(ILD CMP或金屬CMP)造成過度研磨和傷害電容 上電極的風(fēng)險。此研磨停止結(jié)構(gòu)可與柵極結(jié)構(gòu)使用相同的工藝形成，因此，此處所揭示的元 件和方法不需要額外的工藝和/或增加目前已使用的工藝步驟復(fù)雜度或費用。因此，本發(fā)明提供一種半導(dǎo)體元件，此元件包括一具有第一區(qū)域與第二區(qū)域的半導(dǎo)體基材，多個具有金屬柵極的晶體管形成于第一區(qū)域中，以及至少一電容形成于第二區(qū) 域中。電容包括具有至少一停止結(jié)構(gòu)形成于其中的上電極，其中停止結(jié)構(gòu)與上電極為不同 材料所組成；一下電極；以及一介電層形成于上電極與下電極之間。在一些實施例中，電容 的面積至少大于0. 5 μ mX 0. 5 μ m。在一些其他實施例中，停止結(jié)構(gòu)包括柱狀結(jié)構(gòu)，此柱狀結(jié) 構(gòu)具有矩形、方形、橢圓形或圓形。在又一些實施例中，停止結(jié)構(gòu)包括介電材料。在其他實 施例中，介電材料包括氮化硅或氧化硅。在其他實施例中，電容的介電層包括高介電常數(shù)材料。在一些實施例中，電容的介 電層與晶體管的柵極介電大體上由相同材料所組成。在某些實施例中，上電極與晶體管的 金屬柵極大體上由相同材料所組成。在其他實施例中，停止結(jié)構(gòu)與第一區(qū)域中的晶體管的 柵極結(jié)構(gòu)由相同工藝所形成。在一些其他實施例中，停止結(jié)構(gòu)覆蓋5%的第二區(qū)域中的電容 圖案密度。在又一些實施例中，停止結(jié)構(gòu)的尺寸大體上不少于第一區(qū)域中的晶體管的柵極 尺寸。再者，本發(fā)明提供一種半導(dǎo)體元件的制法，包括以下步驟提供一具有第一區(qū)域與 第二區(qū)域的半導(dǎo)體基材；形成多個具有金屬柵極的晶體管于第一區(qū)域中；以及形成至少一 電容于第二區(qū)域中。形成電容的步驟包括；形成至少一停止結(jié)構(gòu)形成于其中的上電極，其中 停止結(jié)構(gòu)與上電極由不同材料所組成；形成一下電極；以及形成一介電層于上電極與下電 極之間。在一些實施例中，停止結(jié)構(gòu)與第一區(qū)域中的晶體管的柵極結(jié)構(gòu)由相同工藝所形成。 在其他實施例中，形成多個晶體管的步驟包括進行后柵極工藝。在又一些實施例中，停止結(jié) 構(gòu)包括氮化硅停止結(jié)構(gòu)或氧化硅停止結(jié)構(gòu)。在又一些實施例中，晶體管包括多個間隙壁形 成于所述多個金屬柵極的側(cè)壁上，其中停止結(jié)構(gòu)與間隙壁大體上由相同材料所組成。在又 其他實施例中，上電極與第一區(qū)域的晶體管大體上由相同材料所組成。此外，本發(fā)明尚包括提供一種半導(dǎo)體元件，其包括一具有一第一區(qū)域與一第二區(qū) 域的半導(dǎo)體基材；多個具有高介電常數(shù)介電層與金屬柵極結(jié)構(gòu)的晶體管，其中所述多個晶 體管形成于該第一區(qū)域中；一電容陣列，形成于該第二區(qū)域中；以及一停止結(jié)構(gòu)，形成于該 第二區(qū)域中，且鄰近于該電容陣列，其中該停止結(jié)構(gòu)與形成于第一區(qū)域的所述多個晶體管 的柵極結(jié)構(gòu)為相同工藝。在一些實施例中，停止結(jié)構(gòu)包括一連續(xù)的環(huán)形結(jié)構(gòu)環(huán)繞于電容陣 列，其中連續(xù)的環(huán)形結(jié)構(gòu)具有矩形、正方形、橢圓形或圓形結(jié)構(gòu)。在一些其他實施例中，停止 結(jié)構(gòu)包括多個柱狀結(jié)構(gòu)環(huán)繞電容陣列，其中柱狀結(jié)構(gòu)各自具有矩形、正方形、橢圓形或圓形 結(jié)構(gòu)。雖然本發(fā)明已以數(shù)個較佳實施例揭示如上，然其并非用以限定本發(fā)明，任何所屬 技術(shù)領(lǐng)域中普通技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作任意的更動與潤飾，因 此本發(fā)明的保護范圍當(dāng)視所附的權(quán)利要求所界定的范圍為準(zhǔn)。
權(quán)利要求
一種半導(dǎo)體元件，包括一具有一第一區(qū)域與一第二區(qū)域的半導(dǎo)體基材；多個具有金屬柵極的晶體管，形成于該第一區(qū)域；以及至少一電容，形成于該第二區(qū)域，該電容包括一具有至少一停止結(jié)構(gòu)的上電極，其中該停止結(jié)構(gòu)與該上電極為不同材料；一下電極；以及一介電層，形成于該上電極與該下電極之間。
2.如權(quán)利要求1所述的半導(dǎo)體元件，其中該電容的面積至少為0.5μπιΧ0. 5μπι。
3.如權(quán)利要求1所述的半導(dǎo)體元件，其中該停止結(jié)構(gòu)包括一柱狀結(jié)構(gòu)，該柱狀結(jié)構(gòu)具 有矩形、正方形、橢圓形或圓形結(jié)構(gòu)。
4.如權(quán)利要求1所述的半導(dǎo)體元件，其中該停止結(jié)構(gòu)包括一介電材料。
5.如權(quán)利要求4所述的半導(dǎo)體元件，其中該介電材料包括氮化硅或氧化硅。
6.如權(quán)利要求1所述的半導(dǎo)體元件，其中該停止結(jié)構(gòu)至少覆蓋5%的第二區(qū)域中的電 容圖案密度。
7.如權(quán)利要求1所述的半導(dǎo)體元件，其中該停止結(jié)構(gòu)的尺寸大體上不少于第一區(qū)域中 所述晶體管的最小金屬柵極的尺寸。
8.一種半導(dǎo)體元件的制法，包括以下步驟提供一具有一第一區(qū)域與一第二區(qū)域的半導(dǎo)體基材；于該第一區(qū)域中形成多個具有金屬柵極的晶體管；以及于該第二區(qū)域中形成至少一電容，其中形成該電容的步驟包括形成一至少具有停止結(jié)構(gòu)的上電極，其中該停止結(jié)構(gòu)與該上電極為不同材料；形成一下電極；以及形成一介電層介于該上電極與該下電極之間。
9.如權(quán)利要求8所述的半導(dǎo)體元件的制法，其中該停止結(jié)構(gòu)與形成于第一區(qū)域的所述 晶體管的柵極結(jié)構(gòu)為相同工藝。
10.如權(quán)利要求8所述的半導(dǎo)體元件的制法，其中形成所述晶體管的工藝包括后柵極工藝。
11.如權(quán)利要求8所述的半導(dǎo)體元件的制法，其中該停止結(jié)構(gòu)包括氮化硅停止結(jié)構(gòu)或氧化硅停止結(jié)構(gòu)。
12.如權(quán)利要求8所述的半導(dǎo)體元件的制法，其中所述晶體管包括多個間隙壁形成于 所述金屬柵極的側(cè)壁上，其中該停止結(jié)構(gòu)與所述多個間隙壁大體上由相同材料所組成。
13.一種半導(dǎo)體元件，包括一具有一第一區(qū)域與一第二區(qū)域的半導(dǎo)體基材；多個具有高介電常數(shù)介電層與金屬柵極結(jié)構(gòu)的晶體管，其中所述晶體管形成于該第一 區(qū)域中；一電容陣列，形成于該第二區(qū)域中；以及一停止結(jié)構(gòu)，形成于該第二區(qū)域中，且鄰近于該電容陣列，其中該停止結(jié)構(gòu)與形成于第 一區(qū)域的所述晶體管的金屬柵極為相同工藝。
14.如權(quán)利要求13所述的半導(dǎo)體元件，其中該停止結(jié)構(gòu)包括一連續(xù)的環(huán)形結(jié)構(gòu)環(huán)繞于該電容陣列，其中該連續(xù)的環(huán)形結(jié)構(gòu)具有矩形、正方形、橢圓形或圓形結(jié)構(gòu)。
15.如權(quán)利要求13所述的半導(dǎo)體元件，其中該停止結(jié)構(gòu)包括多個柱狀結(jié)構(gòu)環(huán)繞該電容 陣列，其中所述多個柱狀結(jié)構(gòu)各自具有矩形、正方形、橢圓形或圓形結(jié)構(gòu)。
全文摘要
本發(fā)明提供一種半導(dǎo)體元件及其制法，該半導(dǎo)體元件包括一具有一第一區(qū)域與一第二區(qū)域的半導(dǎo)體基材；多個具有多個金屬柵極的晶體管，形成于第一區(qū)域；以及至少一電容，形成于第二區(qū)域。電容包括一具有至少一停止結(jié)構(gòu)的上電極，其中停止結(jié)構(gòu)與上電極為不同材料；一下電極；以及一介電層，形成于上電極與下電極之間。本發(fā)明能避免或降低CMP工藝(ILD CMP或金屬CMP)造成過度研磨和傷害電容上電極的風(fēng)險。此研磨停止結(jié)構(gòu)可與柵極結(jié)構(gòu)使用相同的工藝形成，不需要額外的工藝和/或增加目前已使用的工藝步驟復(fù)雜度或費用。
文檔編號H01L29/92GK101819976SQ20091015136
公開日2010年9月1日 申請日期2009年7月2日 優(yōu)先權(quán)日2008年7月3日
發(fā)明者莊學(xué)理, 李宗吉, 梁孟松, 鄭光茗, 鐘昇鎮(zhèn) 申請人:臺灣積體電路制造股份有限公司