專利名稱：用于防止管芯切割引起的應力的保護密封環(huán)的制作方法
技術領域：
本發(fā)明涉及一種集成電路，更具體地，涉及一種密封環(huán)的結構及形成方法。
背景技術：
密封環(huán)的形成是半導體后端工藝中一個重要的組成部分。密封環(huán)是一種圍 繞集成電路的應力保護結構，該應力保護結構保護半導體芯片內的內部電路免 受由晶片切割為半導體芯片而引起的損壞。
典型的密封環(huán)通常由互連的金屬線和連接通孔形成。圖1是密封環(huán)10的 一部分的示意圖，該部分形成在劃片線(scribe line;或者稱為劃片槽)12的 內側上，劃片線12有時也稱作切割線(dicing line) 12。典型地，在附圖的左 手側上具有電路區(qū)域(未示出)。
密封環(huán)10包括均形成在電介質層16中的互連金屬元件，該互連金屬元件 由金屬線14和導電通孔18形成。金屬線14和通孔18物理連"f妄。此外，#<化 膜20形成于密封環(huán)IO的頂層之上。
由于提供了密封環(huán)10和鈍化膜20，保護了密封環(huán)10內側上的電路區(qū)域 免受可能在半導體芯片中引起裂縫的外界環(huán)境的影響，這樣，就可以確保半導 體器件長時間周期上性能的穩(wěn)定性。典型地，密封環(huán)可以電性接地。如圖2 所示，為了具有更大的強度，通孔18可以互連，形成連續(xù)的通孔條。
密封環(huán)IO的另外功能是保護密封環(huán)10內側上的集成電路免受濕氣引起的 退化。電介質層16典型地由多孔的低k電介質材料形成。濕氣可能輕易地滲 透低k電介質層16而到達集成電路。因為密封環(huán)10由金屬形成，所以該密封 環(huán)10阻擋了濕氣的滲透路徑，并可以基本上消除任何濕氣的滲透。
盡管與金屬線14結合的連續(xù)通孔條18可以防止裂縫延伸進入電路區(qū)域， 但傳統(tǒng)的密封環(huán)仍有缺點。第一，傳統(tǒng)上，僅形成一個具有連續(xù)通孔條的密封 環(huán)。如果該密封環(huán)損壞，將沒有用來阻止裂縫傳播進入各半導體芯片的結構。第二，連續(xù)通孔條通常具有基本上小于各覆蓋金屬線的厚度的寬度，且因此不 具有足夠的強度來阻止管芯切割過程中的裂縫傳播。第三，裂縫可能通過鈍化
膜20和下面的層之間的界面22傳播進入電路區(qū)域。這樣，需要新的結構和形 成方法。
發(fā)明內容
根據本發(fā)明的一方面，半導體芯片包括半導體襯底；在該半導體襯底上 方的多個低k電介質層；在多個低k電介質層上方的第一鈍化層；和在第一鈍 化層上方的第二鈍化層。第一密封環(huán)與該半導體芯片的邊緣相鄰，其中該第一 密封環(huán)具有與該第一鈍化層的底表面基本上平齊的上表面。第二密封環(huán)與該第 一密封環(huán)相鄰并且相比第一密封環(huán)位于半導體芯片的內側上。該第二密封環(huán)包 括在該第 一鈍化層和該第二鈍化層中的焊盤環(huán)。溝槽環(huán)包括直接形成在第 一密 封環(huán)上方的至少一部分。該溝槽環(huán)從該第二鈍化層的頂表面向下至少延伸至該 第一鈍化層和該第二鈍化層之間的界面。還公開了其它實施例。
有利的是，通過使用本發(fā)明的實施例，減少了由管芯切割^ 1起的裂縫傳播。
為了更完整的理解本發(fā)明及其優(yōu)點，現參考結合相應的附圖給出的以下描 述，其中
圖1和2示出了傳統(tǒng)的密封環(huán)；
圖3A和3B分別是本發(fā)明的一個實施例的橫截面圖和俯視圖3C示意性示出了半導體芯片、與該半導體芯片相鄰的劃片線和該半導 體芯片中的密封環(huán)的俯視圖4是本發(fā)明的可選實施例的橫截面圖，其中在每個電介質層中，金屬線 環(huán)和通孔環(huán)具有基本上相同的寬度；以及
圖5是包括三個密封環(huán)的本發(fā)明的另 一 實施例的橫截面圖。
具體實施例方式
下面詳細討論實施例的制造和使用。但是，應該理解，該實施例提供了很多可應用的發(fā)明構思，所述發(fā)明構思可以在較寬類型的特定上下文中實施。所
制本發(fā)明的保護范圍。
提供了一種具有改進的防裂縫能力的密封環(huán)結構及形成所述密封環(huán)結構 的方法。并討論該實施例的各種變形。貫穿本發(fā)明的各種視圖和示例性實施例， 相同的參考數字用于指示相同的元件。
附圖3A示出了本發(fā)明的第一實施例。半導體晶片的一部分包括半導體襯 底30，所述半導體襯底30可以由硅或其它III族、IV族和/或V族元素形成。半 導體襯底30可以輕摻雜有p型雜質。重摻雜的p型(p+)區(qū)32形成在半導體 襯底30的頂表面處。層間電介質(ILD) 34形成在襯底30上方。
在一個實施例中，接觸插塞36形成在ILD34中，并且電連接至p+區(qū)32。 這樣，該接觸插塞36連接至電性接地端(未示出)。每個接觸插塞36可以形 成靠近芯片41邊緣的接觸環(huán)。已示出劃片線邊界40，其中劃片線38位于劃 片線邊界40的左側，并且半導體芯片41位于劃片線邊界40的右側。在管芯 切割中，沿著包括劃片線38的多個劃片線將半導體芯片分開。相應地，盡管 在管芯切割后芯片41的實際邊界可能稍微偏離劃片線邊界40，但是劃片線邊 界40可以處理作為半導體芯片41的邊緣。
密封環(huán)42和44形成在半導體芯片41中并緊鄰半導體芯片41的四個邊緣 (參考圖3C)。在一個實施例中，更靠近劃片線38且可能具有基本上對準劃 片線邊界40的外邊界的第一密封環(huán)42 (可選地、稱為犧牲密封環(huán))比第二密 封環(huán)44 (主密封環(huán))更窄。密封環(huán)42和44包括形成在低k電介質層50中的 多個金屬線46/58和通孔48/60 (表示為48A、 48B、 60A和60B )。低k電介 質層50的介電常數(k值)可以低于3.0,甚至低于大約2.5，因此在整個描 述中也稱為極低k (ELK)電介質層50。如現有技術所知，底金屬線46 (在 底金屬層中，通常稱為Ml )可以用單鑲嵌工藝形成，而上金屬線46可以連 同下面的通孔48使用雙鑲嵌工藝形成。
圖3C示出了如圖3A中所示實施例的俯一見圖，其中圖3A中所示的橫截 面圖是沿著圖3C中的線3A-3A所取。示意性地示出半導體芯片41、劃片線 38、以及密封環(huán)42和44的相對位置。回過來參考圖3A，在電介質層50之上的是頂電介質層52，所述頂電介 質層52直接在鈍化層Pass-l (鈍化l)和Pass-2 (鈍化2 )的下面，其中形成 有金屬線46/58和通孔48/60。為了改善機械性能并防止?jié)駳鉂B透，頂電介質 層52可以由未摻雜的硅酸玻璃(USG)形成，并因此在整個描述中稱為USG 層52,盡管它們可以由其它材料形成。金屬線46/58和通孔48/60可以包括銅 或銅合金，并且可以使用通常熟知的雙鑲嵌工藝形成。在整個描述中稱作 Pass-l的第一鈍化層形成在頂電介質層52之上。在整個描述中，術語"鈍化層" 指在雙鑲嵌結構上方的電介質層，其中鈍化層中的金屬特征不是使用鑲嵌工藝 形成。
密封環(huán)44還包括在金屬線58上并物理連接至金屬線58的鋁環(huán)(在整個 描述中可選地稱為鋁焊盤(AP)或焊盤環(huán))。鋁環(huán)AP可以包括在鈍化層Pass-l 之上的一部分和穿入鈍化層Pass-l的一部分。第二鈍化層Pass-2形成在鈍化 層Pass-l和鋁環(huán)AP之上。所述4屯化層Pass-l和Pass-2可以由氧化物、氮化 物及其組合形成，且可以由相同或不同材料形成。鋁環(huán)AP可與暴露在半導體 芯片41的頂表面上的4建合焊盤(bondpad;未示出)的形成的同時形成。
在一個實施例中，金屬線46/58、通孔48/60和鋁環(huán)AP可以具有錐形的輪 廓(未示出)，這些特征的每一個的底部寬度比各頂部寬度小。用點線47作 為示范性的邊界、在頂部金屬線46/58中示意地示出所述錐形輪廓。有利地， 錐形金屬線46/58、通孔48/60和鋁環(huán)AP在向下傳遞應力中更為有效。相應地， 由管芯切割產生的應力更可能由密封環(huán)42和44吸收。為形成金屬線46/58、 通孔48/60和鋁環(huán)AP的傾斜邊緣，在各溝槽開口和通孔開口的形成中，可以 調節(jié)工藝條件，，例如蝕刻氣體(比如CjF8、 CHF)的百分比，含氧和含氮氣 體的百分比，和/或偏壓功率等。在可選的實施例中，金屬線46/58、通孔48/60 和鋁環(huán)AP具有基本上垂直的邊緣。
圖3B示出了圖3A所示實施例的俯視圖，其中圖3A中所示的橫截面圖 是沿著圖3B中的線3A-3A所取。連接密封環(huán)42的兩層的通孔包括通孔剩via bars) 48A和通孔48B (此后稱作分立的通孔)。通孔條48A形成沿著各半導 體芯片41的界限(parameter)延伸的封閉環(huán)路的環(huán)。分立的通孔48B形成平 行于通孔條48A的線。類似地，由分立的通孔48B形成的線沿著各半導體芯片的四個邊緣延伸并且也具有類似環(huán)形的形狀。
密封環(huán)44包括通孔條60A和分立的通孔60B。分立的通孔60B可以形成 陣列，并且該陣列沿著各半導體芯片的邊緣延伸以形成類似環(huán)的結構。在一個 實施例中，通孔條60A中的一個通孔條位于分立的通孔60B的內側上，而其 它的通孔條形成在分立的通孔60B的外側上(接近于各半導體芯片的邊緣的 一側)。在其它實施例中，通孔條60A可以形成在分立的通孔60B之間。在 再一其它實施例中，類似于通孔條60A的其他通孔條可以插入到分立的通孔 60B之間。分立的通孔60B中每一個可以具有基本上等于長度L1的寬度Wl。 可選擇地，長度L1和寬度Wl是不同的，但是二者相當，長度與寬度之比小 于大約2?？梢哉J識到如果密封環(huán)42的寬度足夠大，可以增加更多的分立通 孔48B以形成類似于分立通孔60B的通孔陣列。有利地，通過形成分立的通 孔和細的通孔條，減小了由腐蝕用于通孔開口的大的電介質區(qū)域所導致的刻蝕 困難。
作為切割晶片的結果，裂縫可能發(fā)生在切口線處并傳播到半導體芯片中。 由發(fā)明人所進行的試驗顯示，相當大的百分率(有時大于50%)的裂縫發(fā)生在 半導體芯片的頂部，例如，在USG層52或鈍化層Pass-l和Pass-2中。特別 地，在鈍化層Pass-l和Pass-2之間的界面64 (參考圖3A)對于裂縫是脆弱的， 并且所述裂縫趨于沿著界面64傳播到半導體芯片41中?；谠摪l(fā)現，形成了 溝槽66。
溝槽66形成在犧牲密封環(huán)42的上方。如果從頂部看，溝槽66也形成為 具有四個邊緣的溝槽環(huán)，每個邊緣靠近半導體芯片41的相應邊緣。溝槽66 的底部68可以達到界面64。底部68也可以在界面64的下面延伸例如大于大 約200A。但是鈍化層的一層Pass-l可以保留在金屬線46的頂部上方以防止暴 露金屬層46。溝槽66的一個有利的特點是，如果裂縫發(fā)生在管芯切割過程中 并沿著界面64傳播，裂縫將被溝槽66阻止。即使裂縫傳播穿過溝槽66,如 果有的話，溝槽66也會顯著地減小裂縫的應力，并且密封環(huán)44將有效地防止 裂縫的任何進一步的傳播。這為防止破裂提供了雙保險?？梢岳斫?，在比溝槽 66的底部68更高的水平上發(fā)生的任何裂縫都將被阻止，包括那些在鈍化層 Pass-2中發(fā)生的裂縫。溝槽66可以具有更大大約lnm至2pm的寬度W3。在切割各半導體晶片時，溝槽66沒有被填充。封裝工藝之后，溝槽66或者未被 填充、或者可以用與鈍化層Pass-l和Pass-2相同或不同的材料填充。
圖4示出了本發(fā)明的可選實施例。除了通孔48和60不包括分立的通孔之 外，該實施例與圖3A和3B示出的實施例相似。取而代之的是，通孔48/60 的每一個的寬度基本上分別等于上覆的金屬線46/58的寬度。與圖3A和3B 中所示的實施例相似，每個金屬線46/58和通孔48/60形成一個環(huán)。與圖3A 和3B中所示的實施例比較，由于通孔環(huán)48/60引起的高金屬密度，在工藝細 節(jié)上、該實施例可以被更加注意地形成。再次，溝槽66形成在密封環(huán)42的上 方并與劃片線38相鄰，其中溝槽66向下延伸至少到達在鈍化層pass-1和pass-2 之間的界面64，而且可能向下延伸進入鈍化層pass-l中的中間水平。
圖5示出本發(fā)明的可選實施例。另外的犧牲密封環(huán)70與劃片線38相鄰形 成。密封環(huán)70也包括USG層52中的金屬線部分72和通孔部分74。金屬線 部分72和通孔部分74的寬度可以基本上彼此相等，并且小于密封環(huán)42和44 的寬度。在一示例實施例中，密封環(huán)70的寬度W4大約為0.5|tim。密封環(huán)70 的小的寬度可有利地獲得密封環(huán)區(qū)域中金屬特征的密度的所希望的減小。另 外，其還具有減小管芯切割所引起的應力的作用。進一步地，在該情況下，由 于小的寬度而會使切口線意外地通過密封環(huán)70;因此，較小的、管芯切割引 起的應力被施加到密封環(huán)42和44上。
本發(fā)明的實施例具有改善的、防止裂縫傳播進入電路區(qū)的能力。特別地， 增強的保護設計提供了雙重保護， 一個是用溝槽，另一個是用實心密封環(huán)。相 應地，顯著降低了裂縫傳播進入電路區(qū)的可能性。
盡管已經詳細描述了本發(fā)明及其優(yōu)點，但應當理解，在不背離由所附的權 利要求限定的本發(fā)明的精神和范圍的情況下，可以進行各種變化、替換及改造。 此外，不意味著本申請的范圍限于說明書中描述的工藝、設備、制造、以及物 質組成、手段、方法和步驟的特定實施例。本領域技術人員從本發(fā)明的公開內 容將很容易意識到那些現在存在的或以后發(fā)現的工藝、設備、制造、物質組成、 手段、方法或步驟，其與這里描述的根據本發(fā)明相應實施例所使用的完成基本 上相同的功能或達到基本上相同的結果。因此，期望所附的權利要求將這樣的 工藝、設備、制造、物質組成、手段、方法或步驟包括在它們的范圍內。此外，每個權利要求構成一個單獨的實施例，并且不同權利要求和實施例的組合也落 入本發(fā)明的保護范圍內。
權利要求
1.一種集成電路結構，包括半導體芯片，該半導體芯片包括半導體襯底；該半導體襯底上方的多個低k電介質層；該多個低k電介質層上方的第一鈍化層；該第一鈍化層上方的第二鈍化層；第一密封環(huán)，該第一密封環(huán)與該半導體芯片的邊緣相鄰，其中第一密封環(huán)具有與第一鈍化層的底表面基本上平齊的上表面；和溝槽環(huán)，所述溝槽環(huán)包括直接在第一密封環(huán)上方的至少一部分，其中溝槽環(huán)從第二鈍化層的頂表面向下延伸至至少該第一鈍化層和該第二鈍化層之間的界面。
2. 根據權利要求1所述的集成電路結構，還包括與該第一密封環(huán)相鄰的劃 片線，其中溝槽環(huán)的外邊緣與該半導體芯片和該劃片線之間的界面基本上垂直對準。
3. 根據權利要求1所述的集成電路結構，其中在該多個低k電介質層的 每個低k電介質層中，該第一密封環(huán)包括金屬線環(huán)和在該金屬線環(huán)下的通孔 環(huán)。
4. 根據權利要求3所述的集成電路結構，其中在多個低k電介質層的每 個低k電介質層中，該第一密封環(huán)還包括在該金屬線環(huán)下并鄰接該金屬線環(huán)的 分立通孔，其中該分立通孔對準具有環(huán)狀形狀的線。
5. 根據權利要求1所述的集成電路結構，還包括在該多個低k電介質層和該第一鈍化層之間的未摻雜硅酸玻璃(USG )層； 在該USG層中和該第一密封環(huán)中的附加的金屬線環(huán)；和 在該USG層中和該第一密封環(huán)中的附加的通孔環(huán)，其中該附加的通孔環(huán) 在該附加的金屬線環(huán)之下并鄰接該附加的金屬線環(huán)。
6. 根據權利要求1所述的集成電路結構，還包括第二密封環(huán)，該第二密 封環(huán)鄰近該第 一密封環(huán)并相比該第一密封環(huán)位于半導體芯片的內側上，其中該第二密封環(huán)包括該第 一鈍化層和該第二鈍化層中的焊盤環(huán)。
7. 根據權利要求6所述的集成電路結構，還包括在該第一密封環(huán)和該第二密封環(huán)之間的第三密封環(huán)，其中該第三密封環(huán)具 有與該第一鈍化層的底表面基本上平齊的頂表面。
8. —種集成電路結構，包括 半導體芯片，該半導體芯片包括多個低k電介質層；在該多個低k電介質層上方的第一鈍化層，其中該第一鈍化層具有第 一底界面；在該第 一鈍化層上方的第二鈍化層，其中該第二鈍化層具有第二底界面；第一密封環(huán)，所述第一密封環(huán)具有與第一底界面基本上平齊的上表 面，其中在多個低k電介質層的每個電介質層中，該第一密封環(huán)包括 第一金屬線環(huán)；在該第一金屬線環(huán)下的第一通孔環(huán)；和在該第 一金屬線環(huán)下的第 一多個分立通孔； 第二密封環(huán)，所述第二密封環(huán)鄰近該第一密封環(huán)并在該第一密封環(huán)的 內側上，其中該第二密封環(huán)包括在該第 一鈍化層和該第二鈍化層中的焊盤 環(huán)，和溝槽環(huán)，該溝槽環(huán)包括至少直接在該第一密封環(huán)上方的一部分，其中 該溝槽環(huán)從該第二鈍化層的頂表面向下延伸至至少該第二底界面；和 劃片線，所述劃片線鄰接該半導體芯片，其中該第一密封環(huán)具有與在該半 導體芯片和該劃片線之間的界面基本上對準的外邊緣。
9. 根據權利要求8所述的集成電路結構，其中在多個低k電介質層的每 個低k電介質層中，該第二密封環(huán)還包括在該第一金屬線環(huán)下的第二通孔環(huán)。
10. 根據權利要求8所述的集成電路結構，還包括在第一多個低k電介質 層上方的未摻雜硅酸玻璃(USG)層。
11. 根據權利要求IO所述的集成電路結構，其中 該第一密封環(huán)還包括在USG層中的第二金屬線環(huán)；在該第二金屬線環(huán)下方且在該USG層中的第三通孔環(huán)；和 在該第二金屬線環(huán)下方且在該USG層中的第二多個分立通孔；且 其中該第二密封環(huán)還包括在該USG層中的第三金屬線環(huán)；在該第三金屬線環(huán)下方且在該USG層中的第四通孔環(huán)；和 在該第三金屬線環(huán)下方且在該USG層中的第四多個分立通孔。
12. 根據權利要求6或8所述的集成電路結構，其中整個該焊盤環(huán)被該第 二鈍化層覆蓋。
13. 根據權利要求6或8所述的集成電路結構，其中該第一密封環(huán)和該第 二密封環(huán)的每個還包括接觸該半導體芯片的半導體襯底的接觸插塞環(huán)。
14. 根據權利要求1或8所述的集成電路結構，其中該溝槽環(huán)延伸到該第 一鈍化層內， 一層第一鈍化層保留在第一密封環(huán)的上方。
15. 根據權利要求8所述的集成電路結構，其中該第二密封環(huán)包括 第二金屬線環(huán)；在該第二金屬線環(huán)下方的第二通孔環(huán)；和 在該第二金屬線環(huán)下方的第二多個分立通孔。
全文摘要
本發(fā)明提供了一種半導體芯片，包括半導體襯底；在半導體襯底上方的多個低k電介質層；在所述多個低k電介質層上方的第一鈍化層；和在所述第一鈍化層上方的第二鈍化層。第一密封環(huán)與該半導體芯片的邊緣相鄰，其中該第一密封環(huán)具有與第一鈍化層的底表面基本上平齊的上表面。第二密封環(huán)與該第一密封環(huán)相鄰并且相比第一密封環(huán)位于半導體芯片的內側上。該第二密封環(huán)包括在該第一鈍化層和該第二鈍化層中的焊盤環(huán)。溝槽環(huán)包括直接形成在第一密封環(huán)上方的至少一部分。該溝槽環(huán)從該第二鈍化層的頂表面向下延伸至至少該第一鈍化層和該第二鈍化層之間的界面。
文檔編號H01L23/00GK101615598SQ20091015001
公開日2009年12月30日 申請日期2009年6月18日 優(yōu)先權日2008年6月26日
發(fā)明者侯上勇, 劉豫文, 吳念芳, 蔡豪益, 鄭心圃, 陳憲偉 申請人:臺灣積體電路制造股份有限公司