專利名稱：半導(dǎo)體裝置及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體裝置及其制造方法。更具體地，本發(fā)明涉及具有至少 包括第一鰭和第二鰭的鰭場效應(yīng)晶體管的半導(dǎo)體裝置。
背景技術(shù)：
在半導(dǎo)體裝置中，例如，場效應(yīng)晶體管(FET)提供為用作高頻放大元 件、開關(guān)元件等的半導(dǎo)體元件。通過使用諸如GaAs或者InP的化合物半導(dǎo) 體制造的FET被頻繁地采用，這是因為它可以在高頻區(qū)域中獲得高的增益， 并且具有良好的線性。
對于半導(dǎo)體裝置，需要最小化半導(dǎo)體元件以提高集成度。在上述FET
中，為了最小化而使柵極長度變得更小。然而，該柵極長度的降低通常導(dǎo)致 特性劣化，例如漏極電流截止特性的劣化歸因于由短溝道效應(yīng)？j起的擊穿現(xiàn) 象的發(fā)生。
為了抑制該問題的發(fā)生，已經(jīng)提出了鰭場效應(yīng)晶體管(finFET)(例如， 參見日本專利申請公開No. 2002-118255 )。
在finFET中，包括溝道形成區(qū)域的板狀鰭形成為從基板表面突出，并 且柵極電極形成為夾著且覆蓋鰭中溝道形成區(qū)域的兩個側(cè)表面。因此， finFET可以抑制由短溝道效應(yīng)引起的擊穿現(xiàn)象的發(fā)生，并且提高漏極電流的 截止特性。
此外，對于finFET,易于對于每個柵極電極形成期望數(shù)量的鰭，從而漏 極電流可以增加到所期望的值。因此，如果fmFET形成為多鰭場效應(yīng)晶體 管(multi-fin FET),則它能夠用作最大振蕩頻率fmax和截止頻率fT良好的 高頻功率元件。

發(fā)明內(nèi)容
然而，對于現(xiàn)有技術(shù)的fmFET,不容易滿足對寬帶的高增益和低失真特 性的需求。需要本發(fā)明提供一種能易于實現(xiàn)寬帶的高增益和低失真特性的半導(dǎo)體 裝置及其制造方法。
根據(jù)本發(fā)明的實施例，提供包括鰭場效應(yīng)晶體管的半導(dǎo)體裝置，該鰭場 效應(yīng)晶體管構(gòu)造為至少包括第一鰭和第二鰭。在鰭場效應(yīng)晶體管中，第一鰭 的閾值電壓和第二鰭的閾值電壓彼此不同。
根據(jù)本發(fā)明的另一實施例，提供制造半導(dǎo)體裝置的方法。該方法包括形 成至少包括第一鰭和第二鰭的鰭場效應(yīng)晶體管的步驟。在形成鰭場效應(yīng)晶體 管中，第一鰭和第二鰭提供為使得第一鰭的閾值電壓和第二鰭的閾值電壓彼 此不同。
在本發(fā)明的實施例中，包括第 一鰭和第二鰭的鰭場效應(yīng)晶體管形成為使 得第一鰭的闞值電壓和第二鰭的閾值電壓彼此不同。
本發(fā)明的實施例可以提供能易于實現(xiàn)寬帶的高增益和低失真特性的半 導(dǎo)體裝置及其制造方法。


圖1是示意性示出根據(jù)本發(fā)明第 一實施例的半導(dǎo)體裝置的主要部分的平
面圖2是示意性示出根據(jù)本發(fā)明第一實施例的半導(dǎo)體裝置的主要部分的截 面圖3是示意性示出根據(jù)本發(fā)明第一實施例的半導(dǎo)體裝置的主要部分的截 面圖4A至4H是示出在制造根據(jù)本發(fā)明第一實施例的半導(dǎo)體裝置的方法 中各步驟所制造的裝置主要部分的示意圖5是示出在制造根據(jù)本發(fā)明第一實施例的半導(dǎo)體裝置的方法中各步驟 所制造的裝置主要部分的示意圖6A和6B是示出在制造根據(jù)本發(fā)明第一實施例的半導(dǎo)體裝置的方法 中各步驟所制造的裝置主要部分的示意圖7A和7B是示出在制造根據(jù)本發(fā)明第一實施例的半導(dǎo)體裝置的方法 中各步驟所制造的裝置主要部分的示意圖8A和8B是示出在制造根據(jù)本發(fā)明第一實施例的半導(dǎo)體裝置的方法 中各步驟所制造的裝置主要部分的示意4圖9A和9B是示出在制造根據(jù)本發(fā)明第一實施例的半導(dǎo)體裝置的方法 中各步驟所制造的裝置主要部分的示意圖IOA和10B是示出在制造根據(jù)本發(fā)明第一實施例的半導(dǎo)體裝置的方 法中各步驟所制造的裝置主要部分的示意圖IIA和11B是示出在制造根據(jù)本發(fā)明第一實施例的半導(dǎo)體裝置的方 法中各步驟所制造的裝置主要部分的示意圖12A和12B是示出在制造根據(jù)本發(fā)明第一實施例的半導(dǎo)體裝置的方 法中各步驟所制造的裝置主要部分的示意圖13A和13B是示出在制造根據(jù)本發(fā)明第一實施例的半導(dǎo)體裝置的方 法中各步驟所制造的裝置主要部分的示意圖14A至14E是示出在制造根據(jù)本發(fā)明第一實施例的半導(dǎo)體裝置的方 法中各步驟所制造的裝置主要部分的示意圖15是示出在根據(jù)本發(fā)明第一實施例的半導(dǎo)體裝置中finFET的跨導(dǎo) (transconductance)與電壓關(guān)系的示意圖16是示出根據(jù)本發(fā)明第二實施例的半導(dǎo)體裝置的主要部分的平面圖17是示意性示出根據(jù)本發(fā)明第二實施例的半導(dǎo)體裝置的主要部分的 截面圖18是示意性示出根據(jù)本發(fā)明第二實施例的半導(dǎo)體裝置的主要部分的
圖19A至19E是示出在制造根據(jù)本發(fā)明第二實施例的半導(dǎo)體裝置的方 法中各步驟所制造的裝置主要部分的示意圖20是示出在制造根據(jù)本發(fā)明第二實施例的半導(dǎo)體裝置的方法中各步 驟所制造的裝置主要部分的示意圖21是示出在根據(jù)本發(fā)明第二實施例的半導(dǎo)體裝置中finFET的跨導(dǎo)與 電壓關(guān)系的示意圖22是示出根據(jù)本發(fā)明第三實施例的半導(dǎo)體裝置的主要部分的平面圖23是示意性示出根據(jù)本發(fā)明第三實施例的半導(dǎo)體裝置的主要部分的 截面圖24A至24C是示意性示出根據(jù)本發(fā)明第三實施例的半導(dǎo)體裝置的主 要部分的截面圖25A至25C是示出在制造根據(jù)本發(fā)明第三實施例的半導(dǎo)體裝置的方法中各步驟所制造的裝置主要部分的示意圖26是示出在制造根據(jù)本發(fā)明第三實施例的半導(dǎo)體裝置的方法中各步 驟所制造的裝置主要部分的示意圖27是示出在根據(jù)本發(fā)明第三實施例的半導(dǎo)體裝置中fmFET的跨導(dǎo)與 電壓關(guān)系的示意圖。
具體實施例方式
下面將描述本發(fā)明的實施例。 <第一實施例> (結(jié)構(gòu))
圖l是示意性示出根據(jù)本發(fā)明第一實施例的半導(dǎo)體裝置的主要部分的平 面圖。
圖2和3是示意性示出根據(jù)本發(fā)明第 一 實施例的半導(dǎo)體裝置的主要部分 的截面圖。
具體地，圖2是對應(yīng)于沿著圖1中的X1-X2線且垂直于圖1的紙平面的 平面的截面圖。圖3是對應(yīng)于沿著圖1中的Yl-Y2線且垂直于圖1的紙平面 的平面的截面圖。
如圖1所示，本實施例的半導(dǎo)體裝置具有finFET 100。 finFET100包括 鰭F和柵極電極G。
在該finFET 100中，鰭F包括五個鰭Fl 、 F2a、 F2b、 F3a和F3b,如圖 l所示。這五個鰭F1、 F2a、 F2b、 F3a和F3b由例如硅半導(dǎo)體形成。
鰭F中五個鰭F1、 F2a、 F2b、 F3a和F3b的每一個都以直線形式沿著如 圖1所示的基板1的xy平面的y方向延伸。這五個鰭Fl、 F2a、 F2b、 F3a 和F3b以沿著x方向隔著間隔彼此并列設(shè)置。
如圖2所示，在該fmFET 100中，掩埋氧化膜(BOX ) 2形成在基板1 的xy平面上，并且五個鰭F1、 F2a、 F2b、 F3a和F3b的每一個都從掩埋氧 化膜2的表面突出。具體地，由例如氧化硅膜形成的掩埋氧化膜2形成在由 例如硅半導(dǎo)體組成的基板l的xy平面上。五個鰭F1、 F2a、 F2b、 F3a和F3b 以凸起的形式沿垂直于掩埋氧化膜2的表面的z方向突出。這五個鰭Fl、 F2a、 F2b、 F3a和F3b的該凸起在z方向上的高度彼此相同。
在包括在鰭F中的五個鰭F1、 F2a、 F2b、 F3a和F3b中，位于在x方向的中心的第一鰭F1具有在此形成的成對的源/漏區(qū)域Sl和Dl,如圖l和3 所示。此外，在該第一鰭F1中，該對源/漏區(qū)域Sl和D1沿著y方向夾著溝 道形成區(qū)域C1。另外，在該第一鰭F1中，如圖3所示，硅化物層SS形成 為覆蓋第一鰭F1中的該對源/漏區(qū)域Sl和D1的上表面。
同樣，沿著x方向相鄰于第一鰭Fl的兩個第二鰭F2a和F2b具有在此 形成的成對的源/漏區(qū)域S2a、 D2a、 S2b和D2b，如圖1所示。此外，在兩 個第二鰭F2a和F2b的每一個中，成對的源/漏區(qū)域S2a、 D2a、 S2b和D2b 沿著y方向夾著溝道形成區(qū)域C2a和C2b。另外，與圖3所示的第一鰭F1 相類似，為這些第二鰭F2a和F2b形成硅化物層(未示出)。
兩個第三鰭F3a和F3b設(shè)置在x方向上的兩端且相鄰于第二鰭F2a和 F2b,兩個第三鰭F3a和F3b具有在此形成的成對的源/漏區(qū)域S3a、 D3a、 S3b和D3b,如圖1所示。此外，在兩個第三鰭F3a和F3b的每一個中，成 對的源/漏區(qū)域S3a、 D3a、 S3b和D3b沿著y方向夾著溝道形成區(qū)域C3a和 C3b。另外，與圖3所示的第一鰭F1相類似，為這些第三鰭F3a和F3b形成 硅化物層(未示出)。
在本實施例中，在這五個鰭F1、 F2a、 F2b、 F3a和F3b中，在x方向的 中心的第一鰭F1形成為與相鄰于第一鰭F1的兩個第二鰭F2a和F2b具有不 同的閾值電壓Vth。此外，在x方向的中心的第一鰭Fl形成為與在x方向 兩端的兩個第三鰭F3a和F3b具有不同的閾值電壓Vth。另外，與處于中心 的第一鰭Fl相鄰的兩個第二鰭F2a和F2b的閾值電壓與在x方向兩端的兩 個第三鰭F3a和F3b的閾值電壓Vth也不同。
具體地，如圖l和2所示，在第一鰭F1、第二鰭F2a和F2b及第三鰭 F3a和F3b當(dāng)中，沿著xy平面的y方向延伸的各鰭的寬度調(diào)整為彼此不同， 由此使得各鰭的閾值電壓Vth彼此不同。
例如，在這五個鰭F1、 F2a、 F2b、 F3a和F3b中，在x方向的中心的第 一鰭Fl形成為使沿著圖1所示的xy平面的y方向延伸的第一鰭的寬度Wl 為例如100歸。
此外，如圖l所示，沿著x方向相鄰于第一鰭Fl的兩個第二鰭F2a和 F2b形成為使得沿著xy平面的y方向延伸的第二鰭的寬度W2大于第一鰭 Fl的寬度Wl。在該fmFET 100中，第二鰭F2a和F2b的寬度W2設(shè)定為例 如比第一鰭F1的寬度Wl大70nm。
7此外，如圖l所示，在x方向兩端的兩個第三鰭F3a和F3b形成為^^得 沿著xy平面的y方向延伸的第三鰭的寬度W3大于第一鰭F1的寬度Wl和 第二鰭F2a和F2b的寬度W2。在該finFET 100中，第三鰭F3a和F3b的寬 度W3設(shè)定為例如比第二鰭F2a和F2b的寬度W2大70 nm。
對于這五個鰭F1、 F2a、 F2b、 F3a和F3b,如圖2和3所示，提供柵極 絕緣膜Gz。
4冊極絕緣膜Gz例如采用氧化硅膜形成。在該fmFET 100中，如圖2和 3所示，柵極絕緣膜Gz提供在對應(yīng)于各鰭Fl、 F2a、 F2b、 F3a和F3b的溝 道形成區(qū)域C1、 C2a、 C2b、 C3a和C3b的區(qū)域的表面上。
在本實施例中，如圖2所示，柵極絕緣膜Gz形成為覆蓋各鰭Fl、 F2a、 F2b、 F3a和F3b垂直于基板1的xy平面的兩個側(cè)表面以及平行于基板1的 xy平面的上表面，該兩個側(cè)表面和上表面是沿著y方向延伸的表面。
在該finFETlOO中，如圖1所示，柵極電極G提供為與五個鰭F1、 F2a、 F2b、 F3a和F3b相交。具體地，柵極電極G沿著基板1的xy平面的x方向 延伸，并且與五個鰭F1、 F2a、 F2b、 F3a和F3b的每一個都成直角。
如圖1所示，該柵才及電極G對應(yīng)于五個鰭Fl、 F2a、 F2b、 F3a和F3b 的各溝道形成區(qū)域C1、 C2a、 C2b、 C3a和C3b。
另夕卜，如圖2所示，柵極電極G以凸起方式在基板1的xy平面上突出。 此外，柵極電極G通過柵極絕緣膜Gz覆蓋五個鰭Fl、 F2a、 F2b、 F3a和 F3b垂直于基板1的xy平面的兩個側(cè)表面以及平行于基板1的xy平面的上 表面，該兩個側(cè)表面和上表面是沿著y方向延伸的表面。
另外，如圖3所示，側(cè)壁SW形成在該4冊^L電才及G的側(cè)表面上。 (制造方法)
下面，將描述用于制造本實施例中上述半導(dǎo)體裝置的方法的主要部分。 圖4A至14E是示出在制造根據(jù)本發(fā)明第一實施例的半導(dǎo)體裝置的方法 中各步驟中所制造的裝置主要部分的示意圖。在圖4A至14E中，各步驟中 所制造的裝置主要部分以示意圖序號的順序依次示出。
圖4A至4H和14A至14E的每一個都包括對應(yīng)于沿著圖1中的Xl-X2 線且垂直于圖1的紙面的平面的截面圖，類似于圖2。圖5是透視圖。在圖 6A至13B中，上面的示意圖是對應(yīng)于沿著圖1中的X1-X2線且垂直于圖1 的紙面的平面的截面圖，而下面的示意圖是對應(yīng)于沿著圖1中的Yl-Y2線且垂直于圖1的紙面的平面的截面圖。
首先，如圖4A所示，掩埋氧化膜2和半導(dǎo)體層3提供在基板1的表面上。
在該步驟中，氧離子注入到從由硅半導(dǎo)體組成的基板1的表面深的位置， 并且進(jìn)行熱處理，以由此在基板1上形成由氧化硅膜形成的掩埋氧化膜2。 另外，由硅半導(dǎo)體組成的半導(dǎo)體層3提供在掩埋氧化膜2的表面上。這樣， 在本實施例中制備了基于注氧隔離(separation by implantation of oxygen, SIMOX)結(jié)構(gòu)的SOI基板。
隨后，如圖4B所示，對半導(dǎo)體層3進(jìn)行離子注入。
在該步驟中，提供抗蝕劑掩模R1，使其具有對應(yīng)于如圖2所示在半導(dǎo) 體層3中要提供的五個鰭Fl、 F2a、 F2b、 F3a和F3b的各溝道形成區(qū)域Cl、 C2a、 C2b、 C3a和C3b的區(qū)域的開口。具體地，由光敏材料組成的光致抗 蝕劑膜(未示出)沉積在半導(dǎo)體層3的整個表面上，然后通過光刻圖案化加 工該光致抗蝕劑膜，以由此提供該抗蝕劑掩才莫Rl 。
其后，利用該抗蝕劑掩模R1，對要提供五個鰭F1、 F2a、 F2b、 F3a和 F3b的溝道形成區(qū)域Cl、 C2a、 C2b、 C3a和C3b的區(qū)域進(jìn)行離子注入。例 如，以2 x 1012/^112的劑量離子注入硼(B)。
隨后，如圖4C所示，去除抗蝕劑掩模R1。
例如，進(jìn)行灰化處理來去除抗蝕劑掩模R1。
隨后，如圖4D所示，提供氮化硅膜SN。
在該步驟中，氮化硅膜SN通過等離子體化學(xué)氣相沉積(CVD)沉積在 半導(dǎo)體層3的表面上。
隨后，如圖4E所示，提供抗蝕劑掩模R2。
在該步驟中，通過旋涂在作為圖案化加工目標(biāo)表面的氮化硅膜SN的表 面上沉積由光敏材料組成的光致抗蝕劑膜(未示出)。隨后，用光照射具有 對應(yīng)于設(shè)計圖案的掩模圖案的光掩模(未示出)，并且將由該光輻射引起的 掩模圖案圖像通過對光致抗蝕劑膜曝光而轉(zhuǎn)移到該光致抗蝕劑膜。其后，已 經(jīng)轉(zhuǎn)移了該掩模圖案圖像的光致抗蝕劑膜被顯影來形成抗蝕劑掩模R2。
在本實施例中，該光致抗蝕劑膜被圖案化加工為使得氮化硅膜SN將覆 蓋如圖2所示要提供五個鰭F1、 F2a、 F2b、 F3a和F3b的部分的表面，而暴 露其它部分的表面。這就形成了如圖4E所示的抗蝕劑掩模R2。隨后，如圖4F所示，形成硬掩模SNm。
在該步驟中，通過利用抗蝕劑掩模R2圖案化加工氮化硅膜SN來形成 硬掩模SNm。例如，通過反應(yīng)離子蝕刻(RIE)對氮化硅膜SN進(jìn)行蝕刻處 理，直到暴露半導(dǎo)體層3的表面。例如，進(jìn)行CF4基RIE。
在本實施例中，進(jìn)行氮化硅膜SN的蝕刻處理，使其覆蓋如圖2所示要 在半導(dǎo)體層3中提供五個鰭F1、 F2a、 F2b、 F3a和F3b的部分的表面，而暴 露其它部分的表面。這就形成了如圖4F所示的硬掩模SNm。
隨后，如圖4G所示，形成鰭F。
在該步驟中，在通過例如灰化處理去除抗蝕劑掩模R2后，通過利用硬 掩模SNm來圖案化加工半導(dǎo)體層3，以由此形成鰭F。例如，通過RIE對半 導(dǎo)體層3進(jìn)行蝕刻處理，直到暴露掩埋氧化膜2的表面。例如，進(jìn)行HBr 基RIE。這就如圖4G所示從半導(dǎo)體層3形成了五個鰭Fl、 F2a、 F2b、 F3a 和F3b。
隨后，如圖4H所示，去除硬掩模SNm。 在該步驟中，例如通過濕蝕刻處理來去除該硬掩模SNm。 通過該步驟，如圖5所示，形成五個鰭F1、 F2a、 F2b、 F3a和F3b。 具體地，如圖5所示，沿著x方向相鄰于第一鰭Fl的兩個第二鰭F2a 和F2b形成為使得沿著xy平面的y方向延伸的第二鰭的寬度W2大于第一 鰭F1的寬度W1。此外，如圖5所示，在x方向的兩端的兩個第三鰭F3a 和F3b形成為使得沿著xy平面的y方向延伸的第三鰭的寬度W3大于第一 鰭F1的寬度W1和第二鰭F2a和F2b的寬度W2。
隨后，如圖6A和6B所示，形成絕緣膜Gza和金屬層Gk。 具體地，絕緣膜Gza形成在五個鰭Fl、 F2a、 F2b、 F3a和F3b的表面上， 如圖6A和6B所示。例如，該絕緣膜Gza通過對鰭Fl、 F2a、 F2b、 F3a和 F3b進(jìn)行熱氧化處理來形成，以由此提供厚度例如約為2 nm的氧化硅膜 (Si02)。作為選擇，由SiON或者Hf02等組成的高介電常數(shù)絕緣膜可以形 成為五個鰭F1、 F2a、 F2b、 F3a和F3b的表面上的絕緣膜Gza。
其后，如圖6A和6B所示，金屬層Gk形成為覆蓋絕緣膜Gza。 在該方法中，例如通過濺射將WSi膜形成為金屬層Gk。作為選擇，由 MoSi或者TiN等組成的難熔金屬層或者這些物質(zhì)的多層體可以形成為金屬 層Gk。
10隨后，如圖7A和7B所示，提供氮化硅膜SNa。
在該步驟中，如圖7A和7B所示，通過等離子體CVD在金屬層Gk的 表面上沉積氮化硅膜SNa。
隨后，如圖8A和8B所示，提供光致抗蝕劑膜R3a。
在該步驟中，如圖8A和8B所示，通過在作為圖案化加工目標(biāo)表面的 氮化硅膜SNa的表面上旋涂來沉積由光壽文材料組成的光致抗蝕劑膜R3a。
隨后，如圖9A和9B所示，形成抗蝕劑掩才莫R3。
在該步驟中，用光照射具有對應(yīng)于設(shè)計圖案的掩模圖案的光掩模(未示 出)，并且由該光照射引起的掩模圖案圖像通過對光致抗蝕劑膜曝光而轉(zhuǎn)移 到光致抗蝕劑膜R3a。其后，如圖9A和9B所示，已經(jīng)轉(zhuǎn)移了該掩模圖案圖 像的光致抗蝕劑膜R3a被顯影以形成抗蝕劑膜R3 。
在本實施例中，去除并圖案化加工光致抗蝕劑膜R3a,使其覆蓋氮化硅 膜SNa的與如圖1至3所示要提供柵極電極G和柵極絕緣膜Gz的部分相對 應(yīng)的表面，而暴露其它部分的表面。這就形成了如圖9A和9B所示的抗蝕 劑掩模R3。
隨后，如圖10A和10B所示，形成硬掩模SNn。
在該步驟中，如圖IOA和IOB所示，通過利用抗蝕劑膜R3圖案化加工 氮化硅膜SNa來形成硬掩模SNn。
例如，通過RIE對氮化硅膜SNa進(jìn)行蝕刻處理，直到暴露金屬層Gk的 表面。例如，進(jìn)行CF4基RIE。通過該步驟，由氮化硅膜SNa形成硬掩模 SNn。
隨后，如圖11A和11B所示，去除抗蝕劑掩才莫R3。
例如，如圖11A和11B所示，進(jìn)行灰化處理，以由此去除抗蝕劑掩模R3。
隨后，如圖12A和12B所示，形成柵極電極G。
在該步驟中，如圖12A和12B所示，通過利用硬掩模SNn圖案化加工 金屬層Gk來形成柵極電極G。
例如，通過RIE對金屬層Gk進(jìn)行蝕刻處理，直到暴露絕緣膜Gza的表 面。通過該步驟，由金屬層Gk形成柵極電極G。
隨后，如圖13A和13B所示，形成柵極絕緣膜Gz。
在該步驟中，如圖13A和13B所示，通過利用柵極電極G作為掩模圖案化加工絕緣膜GZa來形成成柵極絕緣膜Gz。
例如，通過RIE對絕緣膜GZa進(jìn)行蝕刻處理。通過該步驟，由絕緣膜 GZa形成柵極絕緣膜Gz。此時，類似地去除硬掩才莫SNn。
隨后，如圖14A所示，形成側(cè)壁SW。
在該步驟中，例如，通過CVD沉積氧化硅膜(未示出)以覆蓋柵極電 極G、第一鰭Fl和其它鰭F2a、 F2b、 F3a和F3b。其后，如圖14A所示， 對氧化硅膜進(jìn)行回蝕刻(etch-back)處理，以由此在柵極電極G的側(cè)表面上 形成側(cè)壁SW。另外，通過該步驟在第一鰭F1的側(cè)表面上形成側(cè)壁SW。
盡管在附圖中沒有示出，但是在第一鰭F1之外的各鰭即鰭F2a、 F2b、 F3a和F3b的側(cè)表面上也可以類似地形成側(cè)壁SW。
隨后，如圖14B所示，形成一對源/漏區(qū)域Sl和D1。
在該步驟中，如圖14B所示，對第一鰭Fl中要形成成對的源/漏區(qū)域 Sl和Dl的部分進(jìn)行離子注入。具體地，以柵極電極G和側(cè)壁SW為掩模進(jìn) 行在第一鰭F1中的離子注入。例如，在形成該finFET100為N型FET的情 況下注入磷(P)離子。另一方面，例如，在形成該fmFET 100為P型FET 的情況下注入硼(B)離子。具體地，在加速電壓在5至10 KeV的范圍內(nèi) 以及劑量約為3 x 1015"1112的條件下進(jìn)行離子注入。通過該注入，在第一鰭 Fl中形成成對的源/漏區(qū)域Sl和D1。
盡管在附圖中沒有示出，但是在第一鰭F1之外的各鰭即鰭F2a、 F2b、 F3a和F3b中也類似地形成成對的源/漏區(qū)域S2a、 D2a、 S2b、 D2b、 S3a、 D3a、 S3b和D3b。
隨后，如圖14C所示，形成硅化物層SS。
在該步驟中，如圖14C所示，在已經(jīng)形成該對源/漏區(qū)域Sl和D1的第 一鰭F1的表面上形成^f圭化物層SS。具體地，例如，通過濺射在該對源/漏區(qū) 域S1和D1的表面上沉積鈷或者鎳。其后，進(jìn)行熱處理，以由此在該表面上 形成硅化物層SS。
盡管在附圖中沒有示出，但是對于第一鰭F1之外的各鰭即鰭F2a、 F2b、 F3a和F3b，也類似地在成對源/漏區(qū)域S2a、 D2a、 S2b、 D2b、 S3a、 D3a、 S3b和D3b的表面上形成硅化物層SS。
隨后，如圖14D所示，形成層間絕緣膜IO。
在該步驟中，通過例如CVD沉積氧化硅膜以覆蓋各部件，然后通過例如化學(xué)機械拋光(CMP)將其表面平坦化，以由此形成該層間絕緣膜10。
作為選擇，低k膜或者類似物可以形成為該層間絕緣膜10。
隨后，如圖14E所示，形成接觸SC、 GC和DC以及互連SH、 GH和DH。
為了形成這些部件，如圖14E所示，在覆蓋第一鰭F1的層間絕緣膜10 中，在對應(yīng)于該對源/漏區(qū)域Sl和D1的部分中形成接觸孔(未示出)。具體 地，通過例如RIE對層間絕緣膜IO進(jìn)行蝕刻處理，以暴露覆蓋該對源/漏區(qū) 域Sl和Dl的硅化物層SS的表面，以由此形成接觸孔(未示出)。
此外，與其類似，在覆蓋第一鰭F1的層間絕緣膜10中，在對應(yīng)于柵極 電極G的部分中形成接觸孔(未示出)。具體地，與上面的描述相類似，通 過例如R正對層間絕緣膜IO進(jìn)行蝕刻處理，以暴露柵極電極G的表面，以 由此形成接觸孔(未示出)。在本實施例中，在對應(yīng)于該對源/漏區(qū)域Sl和 Dl的部分中形成接觸孔時，也在對應(yīng)于柵極電極G的部分中形成接觸孔。
盡管在附圖中沒有示出，但是對第一鰭F1之外的各鰭即鰭F2a、 F2b、 F3a和F3b也與上面的描述類似地形成接觸孔(未示出)。
其后，如圖14E所示，在各接觸孔中埋入諸如鋁的金屬材料并加工形成 各接觸SC、 GC和DC。具體地，接觸SC和DC形成為電連接到該對源/漏 區(qū)域Sl和Dl。接觸GC形成為電連接到柵極電極G。在本實施例中，在對 應(yīng)于該對源/漏區(qū)域Sl和D1的部分中形成接觸SC和DC時，也在對應(yīng)于柵 極電極G的部分中形成接觸GC。
盡管在附圖中沒有示出，但是對于第一鰭Fl之外的各鰭即鰭F2a、 F2b、 F3a和F3b也類似地形成各接觸SC、 GC和DC。
其后，如圖14E所示，形成第一互連SH、第二互連DH和第三互連GH。 在該步驟中，沉積諸如鋁的金屬材料，然后圖案化加工形成第一互連SH、 第二互連DH和第三互連GH。具體地，第一互連SH和第二互連DH分別 形成為電連接到為該對源/漏區(qū)域Sl和D1所形成的接觸SC和DC。第三互 連GH形成為電連接到為柵極電極G所形成的接觸GC。
盡管在附圖中沒有示出，但是對于第一鰭Fl之外的各鰭例如鰭F2a、 F2b、 F3a和F3b也形成第一互連SH、第二互連DH和第三互連GH。
具體地，第一互連SH形成為電連接到為鰭F1、 F2a、 F2b、 F3a和F3b 中的一個源/漏區(qū)域Sl、 S2a、 S2b、 S3a和S3b所提供的各接觸SC。第二互連DH形成為電連接到為鰭F1、 F2a、 F2b、 F3a和F3b中的另一 個源/漏區(qū)域Dl、 D2a、 D2b、 D3a和D3b所提供的各接觸DC。
第三互連GH形成為電連接到對應(yīng)于鰭F1、 F2a、 F2b、 F3a和F3b的才冊 極電極G所提供的各接觸GC。
如上所述，本實施例的finFET 100包括第一鰭F1、第二鰭F2a和F2b 及第三鰭F3a和F3b。在該fmFET 100中，這些鰭形成為使得第一鰭Fl的 閾值電壓Vth、第二鰭F2a和F2b的閾值電壓Vth及第三鰭F3a和F3b的閾 值電壓Vth彼此不同。具體地，如圖1所示，第一鰭F1、第二鰭F2a和F2b 及第三鰭F3a和F3b的各寬度Wl、 W2和W3彼此不同。這在它們當(dāng)中提 供了闞值電壓Vth上的差別。就是說，本實施例的fmFET 100制造為具有不 同閾值電壓Vth的單元finFET的集合體。
圖15是示出在根據(jù)本發(fā)明第一實施例的半導(dǎo)體裝置中fmFET 100的跨 導(dǎo)與電壓關(guān)系的示意圖。在圖15中，縱坐標(biāo)表示跨導(dǎo)gm,橫坐標(biāo)表示柵極 電壓Vg。在圖15中，用粗實線fa表示整個finFET 100的結(jié)果。用細(xì)實線 fl表示包括在fmFET100中的第一鰭F1的結(jié)果。同樣，用細(xì)實線G表示包 括在fmFET 100中的兩個第二鰭F2a和F2b的結(jié)果。此外，用細(xì)實線fi表 示包括在finFET 100中的兩個第三鰭F3a和F3b的結(jié)果。
如圖15所示，在第一鰭F1 (實線fl)中，與第二鰭F2a和F2b (實線 f2)相比，跨導(dǎo)gm的最大值較小，并且對應(yīng)于該最大值的柵極電壓Vg較 大。在第二鰭F2a和F2b (實線f2)中，與第三鰭F3a和F3b (實線f3)相 比，跨導(dǎo)gm的最大值較小，并且對應(yīng)于該最大值的柵極電壓Vg較大。
就是說，隨著鰭寬度的增加，跨導(dǎo)gm變得較高，并且產(chǎn)生跨導(dǎo)gm的 上升的柵極電壓Vg降低。
因此，具有各鰭Fl、 F2a、 F2b、 F3a和F3b的finFET 100的跨導(dǎo)gm相 當(dāng)于圖15中的粗實線fa所示的各結(jié)果(fl、 f2、 f3)的合成。
因此，本實施例的finFET 100與由第一鰭F1、第二鰭F2a和F2b及第 三鰭F3a和F3b中的任何一個組成的finFET相比，跨導(dǎo)gm從其峰值下降的 程度更低。就是說，表示跨導(dǎo)gm與電壓關(guān)系的曲線比較平坦。
因此，本實施例可以實現(xiàn)高頻RFIC中的增益的寬頻帶化(widening of the band )。
此外，在本實施例的fmFET 100中，如圖15所示，與由第一鰭F1、第二鰭F2a和F2b及第三鰭F3a和F3b中的任何一個組成的fmFET相比，取 決于柵極電壓Vg的跨導(dǎo)gm的變化更小。就是說，提高了線性。 因此，本實施例可以實現(xiàn)減少元件特性的失真(distortion )。 而且，在本實施例中，第一鰭F1、第二鰭F2a和F2b及第三鰭F3a和 F3b的每一個都沿著y方向延伸。此外，沿著x方向，兩個第二鰭F2a和F2b 夾著中心的第一鰭Fl并隔著間隔而設(shè)置。就是說，兩個第二鰭F2a和F2b 設(shè)置為在x方向上關(guān)于第一鰭Fl對稱。此外，兩個第三鰭F3a和F3b通過 第二鰭F2a和F2b夾著在x方向的中心的第 一鰭F1隔著間隔而設(shè)置。就是 說，兩個第三鰭F3a和F3b設(shè)置為在x方向上關(guān)于第一鰭Fl對稱。
這樣，在本實施例中以在x方向?qū)ΨQ的圖案設(shè)置五個鰭Fl、 F2a、 F2b、 F3a和F3b。
因此，本實施例的finFET100在操作期間在電場強度的分布、電流分布 和熱分布上沒有偏移，從而允許提高可靠性且抑制特性變化。
因此，本實施例對于增強功能和集成度以及降低成本是有益的，特別是 對于移動通訊終端的無線模塊。
在對本實施例上面的描述中，對各鰭F1、 F2a、 F2b、 F3a和F3b的溝道 形成區(qū)域進(jìn)行離子注入。然而本實施例不限于此。例如，可以采用沒有在各 鰭F1、 F2a、 F2b、 F3a和F3b的溝道形成區(qū)域中進(jìn)行離子注入而獲得的非摻 雜結(jié)構(gòu)。這可以實現(xiàn)較高速的操作。
<第二實施例>
下面，將描述本發(fā)明的第二實施例。 (結(jié)構(gòu))
圖16是示出根據(jù)本發(fā)明第二實施例的半導(dǎo)體裝置的主要部分的平面圖。 圖17和18是示意性地示出根據(jù)本發(fā)明第二實施例的半導(dǎo)體裝置的主要 部分的截面圖。
具體地，圖17是對應(yīng)于沿著圖16中的X1-X2線且垂直于圖16的紙面 的平面的截面圖。圖18是對應(yīng)于沿著圖16中的Yl-Y2線且垂直于圖16的 紙面的平面的截面圖。
本實施例與第一實施例的不同在于包括在finFET100中的鰭F,如圖16 至18所示。.除了該特征外，第二實施例與第一實施例相同。因此，省略了 重復(fù)部分的描述。在本實施例的fmFET 100中，與第一實施例相類似，鰭F包括如圖16 所示的五個鰭F1、 F2a、 F2b、 F3a和F3b。如圖16所示，五個鰭F1、 F2a、 F2b、F3a和F3b的每一個都以直線方式沿著基板1的xy平面的y方向延伸。 這五個鰭F1、 F2a、 F2b、 F3a和F3b沿著x方向隔著間隔4皮此并列設(shè)置。
在本實施例的fmFET 100中，如圖17所示，掩埋氧化膜2形成在基板 1的xy平面上，并且五個鰭Fl、 F2a、 F2b、 F3a和F3b的每一個都從掩埋 氧化膜2的表面突出，與第一實施例相類似。這五個鰭F1、 F2a、 F2b、 F3a 和F3b在z方向上的該突出的高度^皮此相同。
然而，在本實施例中，五個鰭F1、 F2a、 F2b、 F3a和F3b形成為使得沿 著xy平面的y方向延伸的各鰭的寬度Wl、 W2和W3彼此相同，如圖16 和17所示。
具體地，位于x方向的中心的第一鰭Fl的寬度Wl與相鄰于第一鰭F1 的兩個第二鰭F2a和F2b的每一個的寬度W2相同。此外，位于x方向的中 心的第一鰭F1的寬度W1與通過第二鰭F2a和F2b相鄰于第一鰭Fl的兩個 第三鰭F3a和F3b的每一個的寬度W3相同。在該finFET 100中，五個鰭 Fl、 F2a、 F2b、 F3a和F3b的每一個都具有與第一實施例中的第一鰭Fl的 寬度W1相同的寬度。
此外，在鰭F中，與第一實施例相類似，在x方向的中心的第一鰭Fl 形成為與相鄰于第一鰭Fl的兩個第二鰭F2a和F2b具有不同的閾值電壓 Vth。另外，在x方向的中心的第一鰭Fl形成為與位于x方向的兩端的兩個 第三鰭F3a和F3b具有不同的閾值電壓Vth。而且，在相鄰于在中心的第一 鰭Fl的兩個第二鰭F2a和F2b的閾值電壓Vth與位于x方向的兩端的兩個 第三鰭F3a和F3b的閾值電壓Vth也不同。
在本實施例中，在第一鰭F1、第二鰭F2a和F2b及第三鰭F3a和F3b 當(dāng)中，在溝道形成區(qū)域中的雜質(zhì)元素的摻雜量調(diào)整為彼此不同，以由此使得 各鰭的閾值電壓Vth彼此不同。
例如，在五個鰭F1、 F2a、 F2b、 F3a和F3b中，對在x方向的中心的第 一鰭Fl,例如以2.5 x 10力cm2的摻雜量離子注入硼。
對于沿著x方向相鄰于第一鰭Fl的兩個第二鰭F2a和F2b的每一個， 例如以2.0 x 1()U/cm2的摻雜量離子注入硼。
對于位于x方向的兩端的兩個第三鰭F3a和F3b的每一個，例如以1.5 x1012/cm2的摻雜量離子注入硼。
對于這五個鰭F1、 F2a、 F2b、 F3a和F3b,與第一實施例相類似，提供 柵極絕緣膜Gz,如圖17和18所示。
此外，與第一實施例相類似，柵極電極G提供為如圖16所示與五個鰭 Fl、 F2a、 F2b、 F3a和F3b相交。具體地，柵極電極G沿著基板1的xy平 面的x方向延伸，并且與五個鰭F1、 F2a、 F2b、 F3a和F3b的每一個成直角。 (制造方法)
下面，將描述制造本實施例中的上述半導(dǎo)體裝置的方法。
圖19A至19E和20是示出在制造本發(fā)明第二實施例的半導(dǎo)體裝置的方 法中各步驟所制造的裝置主要部分的示意圖。
具體地，圖19A至19E包括對應(yīng)于沿著圖16中的Xl-X2線且垂直于圖 16的紙面的平面的截面圖，與圖17相類似。圖20是透視圖。
首先，如圖19A所示，在基板1的表面上提供掩埋氧化膜2和半導(dǎo)體層
在該步驟中，與第一實施例相類似，將氧離子注入到離由硅半導(dǎo)體組成 的基板的表面深的位置且進(jìn)行熱處理，以由此在基板1上形成由氧化硅膜形 成的掩埋氧化膜2。另外，在掩埋氧化膜2的表面上提供由硅半導(dǎo)體組成的 半導(dǎo)體層3。就是說，制備了基于SIMOX結(jié)構(gòu)的SOI基板。
隨后，如圖19B所示，利用抗蝕劑掩才莫R1進(jìn)行半導(dǎo)體層3中的離子注入。
在該步驟中，抗蝕劑掩模R1提供為使其具有對應(yīng)于要在半導(dǎo)體層3中 提供五個鰭F1、 F2a、 F2b、 F3a和F3b的各溝道形成區(qū)域Cl 、 C2a、 C2b、 C3a和C3b (如圖17所示)的區(qū)域的開口。具體地，與第一實施例相類似， 由光敏材料組成的光致抗蝕劑膜(未示出)沉積在半導(dǎo)體層3的整個表面上， 然后通過光刻圖案化加工該光致抗蝕劑膜，以由此提供該抗蝕劑掩模Rl。
其后，利用該抗蝕劑掩模Rl,對要在半導(dǎo)體層3中提供五個鰭Fl、F2a、 F2b、 F3a和F3b的各溝道形成區(qū)域C1、 C2a、 C2b、 C3a和C3b的區(qū)域進(jìn)行 離子注入。例如，以1.5 x 10力cm2的劑量離子注入硼(B)。
隨后，去除抗蝕劑掩模R1。
隨后，如圖19C所示，利用抗蝕劑掩模R2進(jìn)行在半導(dǎo)體層3中的離子 注入。在該步驟中，抗蝕劑掩模R2提供為使其具有對應(yīng)于在其中要在半導(dǎo)體
層3中提供五個鰭F1、 F2a、 F2b、 F3a和F3b中的第二鰭F2a和F2b的溝道 形成區(qū)域C2a和C2b (如圖17所示)的區(qū)域的開口。具體地，由光敏材料 組成的光致抗蝕劑膜(未示出)沉積在半導(dǎo)體層3的整個表面上，然后通過 光刻圖案化加工該光致抗蝕劑膜，以由此提供該抗蝕劑掩模R2。
其后，利用抗蝕劑掩模R2進(jìn)行在半導(dǎo)體層3中的離子注入。例如，以 2.0x 1012/^1112的劑量離子注入硼(B)。
隨后，去除抗蝕劑掩模R2。
隨后，如圖19D所示，利用抗蝕劑掩模R3進(jìn)行在半導(dǎo)體層3中的離子 注入。
在該步驟中，抗蝕劑掩模R3提供為使其具有對應(yīng)于在要在半導(dǎo)體層3 中提供五個鰭F1、 F2a、 F2b、 F3a和F3b中的第一鰭Fl的溝道形成區(qū)域Cl (如圖17所示)的區(qū)域的開口。具體地，由光^U才料組成的光致抗蝕劑膜 (未示出)沉積在半導(dǎo)體層3的整個表面上，然后通過光刻圖案化加工該光 致抗蝕劑膜，以由此提供該抗蝕劑掩模R3。
其后，利用該抗蝕劑掩模R3進(jìn)行在該半導(dǎo)體層3中的離子注入，例如， 以2.5 x 1012/^112的劑量離子注入硼(B)。 隨后，去除該抗蝕劑掩才莫R3。 隨后，如圖19E所示，形成鰭F。
具體地，半導(dǎo)體層3圖案化加工為對應(yīng)于鰭F在圖16中示出的平面形狀。
例如，與第一實施例相類似，形成對應(yīng)于該圖案形狀的硬掩模(未示出)。 其后，利用該硬掩^^莫進(jìn)行半導(dǎo)體層3的蝕刻處理，以由此圖案化加工如上所 述的半導(dǎo)體層3。
這就形成了圖20所示的五個鰭Fl、 F2a、 F2b、 F3a和F3b。具體地， 五個鰭F1、 F2a、 F2b、 F3a和F3b形成為使得沿著xy平面的y方向延伸的 各鰭的寬度W1、 W2和W3彼此相同，如圖20所示。
隨后，如圖17和18所示，形成諸如柵極電極G和柵極絕緣膜Gz的各 部件。
在該步驟中，與第一實施例相類似地形成諸如柵極電極G和柵極絕緣膜 Gz的各部件。具體地，絕緣膜(未示出)和金屬層(未示出)依次沉積在基板1上以
便覆蓋鰭F。其后，對應(yīng)于圖16所示的柵極電極G的圖案形狀的硬掩模形
成在金屬膜上。隨后，利用該硬掩模使得金屬層經(jīng)受蝕刻處理以便被圖案化
加工，從而形成柵極電極G。通過該步驟，形成了具有圖16所示圖案形狀 的初M及電才及G。
此外，與第一實施例相類似，通過利用柵極電極G作為掩模圖案化加工 絕緣膜，形成柵極絕緣膜Gz,如圖17和18所示。
其后，與第一實施例相類似，如圖18所示，側(cè)壁SW形成在柵極電極 G的側(cè)表面上和鰭F1、 F2a、 F2b、 F3a和F3b的每一個的側(cè)表面上。此外， 與第一實施例相類似，如圖18所示，在各鰭F1、 F2a、 F2b、 F3a和F3b中 形成成對的源/漏區(qū)域Sl、 Dl、 S2a、 D2a、 S2b、 D2b、 S3a、 D3a、 S3b和 D3b。此外，與第一實施例相類似，如圖18所示，在各鰭F1、 F2a、 F2b、 F3a和F3b中的成對的源/漏區(qū)域Sl、 Dl、 S2a、 D2a、 S2b、 D2b、 S3a、 D3a、 S3b和D3b的表面上形成硅化物層SS。盡管圖18示出了第一鰭F1，但是其 它鰭(即第二鰭F2a和F2b以及第三鰭F3a和F3b)除了溝道形成區(qū)域的摻 雜量與如上所述的不同之外具有與第一鰭F1相同的結(jié)構(gòu)。
還是在本實施例中，與上面的第一實施例參考圖14E的描述相類似，在 形成層間絕緣膜10之后形成接觸SC、 GC和DC以及互連SH、 GH和DH。
如上所述，在本實施例的fmFET 100中，在第一鰭F1、第二鰭F2a和 F2b及第三鰭F3a和F3b當(dāng)中，溝道形成區(qū)域的摻雜劑量不同。因此，在本 實施例中，在第一鰭F1、第二鰭F2a和F2b及第三鰭F3a和F3b當(dāng)中，閾 值電壓Vth不同。
圖21是示出在根據(jù)本發(fā)明第二實施例的半導(dǎo)體裝置中finFET 100的跨 導(dǎo)與電壓關(guān)系的示意圖。在圖21中，縱坐標(biāo)表示跨導(dǎo)gm，而橫坐標(biāo)表示柵 極電壓Vg。在圖21中，關(guān)于fmFET 100的總結(jié)果用粗實線fa表示。關(guān)于 包括在finFET100中的第一鰭Fl的結(jié)果用細(xì)實線fl表示。同樣，關(guān)于包括 在finFET 100中的第二鰭F2a和F2b的結(jié)果用細(xì)實線f2表示。此外，關(guān)于 包括在finFET 100中的第三鰭F3a和F3b的結(jié)果用細(xì)實線fi表示。
如圖21所示，在第一鰭F1 (實線fl)中，與第二鰭F2a和F2b (實線 f2)相比，跨導(dǎo)gm的最大值較大，并且對應(yīng)于該最大值的柵極電壓Vg也 較高。在第二鰭F2a和F2b (實線f2)中，與第三鰭F3a和F3b (實線f3 )
19相比，跨導(dǎo)gm的最大值較大，并且對應(yīng)于該最大值的柵極電壓Vg也較高。
就是說，隨著鰭中的溝道形成區(qū)域的雜質(zhì)濃度的增加，跨導(dǎo)gm變得較 高，并且產(chǎn)生跨導(dǎo)gm的上升的柵極電壓增加。
具有各鰭Fl 、 F2a、 F2b、 F3a和F3b的fmFET 100的跨導(dǎo)gm相當(dāng)于圖 21中粗實線fa所示的各結(jié)果(fl、 f2、 f3)的合成。
因此，與第一實施例相類似，本實施例的finFET 100與由第一鰭F1、 第二鰭F2a和F2b及第三鰭F3a和F3b中的任何一個組成的fmFET相比5爭 導(dǎo)gm從其峰值下降的程度較低。就是說，表示跨導(dǎo)gm與電壓關(guān)系的曲線 比較平坦。
因此，與第一實施例相類似，本實施例可以實現(xiàn)高頻RFIC中的增益的 寬頻帶化。此外，本實施例可以實現(xiàn)減少元件特性的失真。
另外，在本實施例中，五個鰭F1、 F2a、 F2b、 F3a和F3b設(shè)置為使得溝 道形成區(qū)域中離子注入的雜質(zhì)濃度在x方向上彼此對稱。
因此，與第一實施例相類似，本實施例的finFET 100在操作期間在電場 強度的分布、電流分布和熱分布上減少了偏移，并且因此而得以提高可靠性 且抑制特性變化。
<第三實施例>
下面，將描述本發(fā)明的第三實施例。 (結(jié)構(gòu))
圖22是示出根據(jù)本發(fā)明第三實施例的半導(dǎo)體裝置的主要部分的平面圖。
圖23和24A至24C是示意性地示出根據(jù)本發(fā)明第三實施例的半導(dǎo)體裝 置的主要部分的截面圖。
具體地，圖23是對應(yīng)于沿著圖22中的Xl-X2線且垂直于圖22的紙面 的平面的截面圖。圖24A是對應(yīng)于沿著圖22中的Yl-Y2線且垂直于圖22 的紙面的平面的截面圖。圖24B是對應(yīng)于沿著圖22中的Ylb-Y2b線且垂直 于圖22的紙面的平面的截面圖。圖24C是對應(yīng)于沿著圖22中的Ylc-Y2c 線且垂直于圖22的紙面的平面的截面圖。
如圖22、 23和24A至24C所示，本實施例在包括在finFET 100的鰭F 的形狀上與第一實施例不同。此外，本實施例在finFET 100的柵極電極G 的形狀上與第一實施例不同。除了該特征，第三實施例與第一實施例相同。 因此，省略對重復(fù)部分的描述。在本實施例的finFET 100中，如圖22所示，與第一實施例相類似，鰭 F包括五個鰭F1、 F2a、 F2b、 F3a和F3b。如圖22所示，五個鰭F1、 F2a、 F2b、F3a和F3b的每一個都以直線形式沿著基板1的xy平面的y方向延伸。 這五個鰭F1、 F2a、 F2b、 F3a和F3b以沿著x方向隔著間隔彼此并列設(shè)置。
在本實施例的finFET 100中，如圖23所示，與第一實施例相類似，掩 埋氧化膜2形成在基板1的xy平面上，并且五個鰭F1、 F2a、 F2b、 F3a和 F3b的每一個都從掩埋氧化膜2的表面突出。這五個鰭F1、 F2a、 F2b、 F3a 和F3b的該突出在z方向上的高度彼此相同。
然而，如圖22和23所示，五個鰭F1、 F2a、 F2b、 F3a和F3b形成為4吏 得沿著xy平面的y方向延伸的各鰭的寬度Wl 、 W2和W3彼此相同。
具體地，位于x方向的中心的第一鰭Fl的寬度Wl與相鄰于第一鰭F1 的兩個第二鰭F2a和F2b的每一個的寬度W2相同。此外，位于x方向的中 心的第一鰭F1的寬度Wl與通過第二鰭F2a和F2b相鄰于第一鰭Fl的兩個 第三鰭F3a和F3b的每一個的寬度W3相同。在該fmFET 100中，五個鰭 Fl、 F2a、 F2b、 F3a和F3b的每一個都具有與第一實施例中的第一鰭Fl的 寬度Wl相同的寬度。
對這五個鰭F1、 F2a、 F2b、 F3a和F3b,與第一實施例相類似，如圖23 和24A至24C所示，提供柵極絕緣膜Gz。
此外，如圖22所示，柵極電極G提供為與五個鰭Fl、 F2a、 F2b、 F3a 和F3b相交。具體地，柵極電極G沿著基板1的xy平面的x方向延伸，并 且與五個鰭F1、 F2a、 F2b、 F3a和F3b的每一個成直角。
此外，在finFET 100中，與第一實施例相類似，在x方向的中心的第一 鰭F1形成為與相鄰于第一鰭F1的兩個第二鰭F2a和F2b具有不同的閾值電 壓Vth。另外，在x方向的中心的第一鰭Fl形成為與位于x方向的兩端的 兩個第三鰭F3a和F3b具有不同的閾值電壓Vth。而且，在相鄰于在中心的 第一鰭F1的兩個第二鰭F2a和F2b的閾值電壓Vth與在x方向的兩端的兩 個第三鰭F3a和F3b的閾值電壓Vth也不同。
在本實施例中，柵極電極G形成為使得在第一鰭F1、第二鰭F2b和F2b 及第三鰭F3a和F3b當(dāng)中的柵極長度不同，由此使得該些鰭的閾值電壓Vth 4皮此不同。
具體地，在五個鰭F1、 F2a、 F2b、 F3a和F3b中，對于x方向的中心的第一鰭Fl,其柵極長度GL1設(shè)定為例如200nm。具體地，柵極電極G形成 為使得沿x方向延伸的柵極電極G的寬度在柵極電極G與第 一鰭F1的相交 部分設(shè)定到該值，如圖22和24A所示。
此外，對于沿著x方向相鄰于第一鰭Fl的兩個第二鰭F2a和F2b，其 柵極長度GL2a和GL2b設(shè)定為大于第一鰭Fl的柵極長度GL1,如圖22和 24B所示。在該fmFET 100中，第二鰭F2a和F2b的柵極長度GL2a和GL2b 例如設(shè)定為比第一鰭Fl的柵極長度GL1大70nm。具體地，柵極電極G形 成為使得沿著x方向延伸的柵極電極G的寬度在柵極電極G與第二鰭F2a 和F2b相交的部分設(shè)定到該值，如圖22和24B所示。
對于在x方向的兩端的兩個第三鰭F3a和F3b，其柵極長度GL3a和GL3b 設(shè)定為大于第一鰭Fl和第二鰭F2a和F2b的柵極長度GL1 、GL2a和GL2b, 如圖22和24C所示。在該fmFET 100中，第三鰭F3a和F3b的柵極長度 GL3a和GL3b例如設(shè)定為比第二鰭F2a和F2b的柵極長度GL2a和GL2b大 70nm。具體地，柵極電極G形成為使得在沿著x方向延伸的柵極電極G的 寬度設(shè)定為柵極電極G與第三鰭F3a和F3b相交的部分設(shè)定到該值，如圖 22和24C所示。 (制造方法)
下面，將描述用于制造本實施例中的上述半導(dǎo)體裝置的方法的主要部分。
圖25A至25C和26是示出在制造根據(jù)本發(fā)明的第三實施例的半導(dǎo)體裝 置的方法中各步驟中所制造的裝置主要部分的示意圖。
具體地，圖25A至25C包括對應(yīng)于沿著圖22中的Xl-X2線且垂直于圖 22的紙面的平面的截面圖，與圖23相類似。圖26是透視圖。
首先，如圖25A所示，在基板1的表面上提供掩埋氧化膜2和半導(dǎo)體層
在該步驟中，與第一實施例相類似，注入氧離子到離由硅半導(dǎo)體組成的 基板的表面深的位置中且進(jìn)行熱處理，以由此在基板1上形成由氧化硅膜形 成的掩埋氧化膜2。另外，在掩埋氧化膜2的表面上提供由硅半導(dǎo)體組成的 半導(dǎo)體層3。就是說，制備了基于SIMOX結(jié)構(gòu)的SOI基板。
隨后，如圖25B所示，利用抗蝕劑掩模R1進(jìn)行半導(dǎo)體層3中的離子注入。在該步驟中，抗蝕劑掩模Rl提供為使其具有對應(yīng)于要在半導(dǎo)體層3中
提供五個鰭F1、 F2a、 F2b、 F3a和F3b的各溝道形成區(qū)域Cl 、 C2a、 C2b、 C3a和C3b (如圖23所示)的區(qū)域的開口。具體地，與第一實施例相類似， 由光敏材料組成的光致抗蝕劑膜(未示出)沉積在半導(dǎo)體層3的整個表面上， 然后通過光刻圖案化加工該光致抗蝕劑膜，以由此提供該抗蝕劑掩模Rl 。
其后，利用該抗蝕劑掩模Rl,對要提供五個鰭F1、 F2a、 F2b、 F3a和 F3b的各溝道形成區(qū)域C1、 C2a、 C2b、 C3a和C3b的區(qū)域進(jìn)行離子注入。 例如，以2.0x 1012/0112的劑量離子注入硼(B)。
隨后，去除抗蝕劑掩模R1。
隨后，如圖25C所示，形成鰭F。
具體地，如圖22所示，半導(dǎo)體層3圖案化加工為對應(yīng)于鰭F的平面形狀。
例如，與第一實施例相類似，形成對應(yīng)于該圖案形狀的硬掩模(未示出)。 其后，利用該硬掩^^莫進(jìn)行半導(dǎo)體層3的蝕刻處理，以由此圖案化加工如上所 述的半導(dǎo)體層3。
這就形成了圖26所示的五個鰭Fl、 F2a、 F2b、 F3a和F3b。具體地， 五個鰭F1、 F2a、 F2b、 F3a和F3b形成為使得沿著xy平面的y方向延伸的 各鰭的寬度W1、 W2和W3彼此相同，如圖26所示。
隨后，如圖23和24A至24C所示，形成諸如柵極電極G和柵極絕緣膜 Gz的各部件。
在該步驟中，與第一實施例相類似地形成諸如柵極電極G和柵極絕緣膜 Gz的各部件。
具體地，絕緣膜(未示出)和金屬層(未示出)依次沉積在基板1上以 覆蓋鰭F。其后，對應(yīng)于圖22所示的柵極電極G的圖案形狀的硬掩模形成 在金屬膜上。隨后，利用該硬掩模使得金屬層經(jīng)受蝕刻處理以圖案化加工， 以由此形成柵極電極G。通過該步驟，形成了具有圖22所示圖案形狀的柵 極電極G。
此外，如圖23和24A至24C所示，與第一實施例相類似，通過利用柵 極電極G為掩模圖案化加工絕緣膜，形成柵極絕緣膜Gz。
其后，與第一實施例相類似，如圖24A至24C所示，側(cè)壁SW形成在 柵極電極G的側(cè)表面上和鰭Fl、 F2a、 F2b、 F3a和F3b的每一個的側(cè)表面上。此外，與第一實施例相類似，如圖24A至24C所示，在各鰭F1、 F2a、 F2b、 F3a和F3b中形成成對的源/漏區(qū)域Sl、 Dl、 S2a、 D2a、 S2b、 D2b、 S3a、 D3a、 S3b和D3b。此外，與第一實施例相類似，如圖24A至24C所 示，在各鰭F1、 F2a、 F2b、 F3a和F3b中的成對的源/漏區(qū)域Sl 、 Dl、 S2a、 D2a、 S2b、 D2b、 S3a、 D3a、 S3b和D3b的表面上形成硅化物層SS。
盡管圖24B示出了兩個第二鰭F2a和F2b中的一個第二鰭F2b,但是另 一個第二鰭F2a具有與該一個第二鰭F2b相同的結(jié)構(gòu)。此外，盡管圖24C示 出了兩個第三鰭F3a和F3b中的一個第三鰭F3b,但是另一個第三鰭F3a具 有與該一個第三鰭F3b相同的結(jié)構(gòu)。
隨后，與上面的第一實施例參考圖14E的描述相類似，在形成層間絕緣 膜10之后形成接觸SC、 GC和DC以及互連SH、 GH和DH。
如上所述，在本實施例的finFET 100中，在第一鰭F1、第二鰭F2a和 F2b及第三鰭F3a和F3b當(dāng)中，柵極長度不同。因此，在本實施例中，在第 一鰭F1、第二鰭F2a和F2b及第三鰭F3a和F3b當(dāng)中，閾值電壓Vth不同。
圖27是示出在根據(jù)本發(fā)明第三實施例的半導(dǎo)體裝置中finFET 100的跨 導(dǎo)與電壓關(guān)系的示意圖。在圖27中，縱坐標(biāo)表示跨導(dǎo)gm，而橫坐標(biāo)表示柵 極電壓Vg。在圖27中，關(guān)于finFET 100的總結(jié)果用粗實線fa表示。關(guān)于 包括在finFET100中的第一鰭F1的結(jié)果用細(xì)實線fl表示。同樣，關(guān)于包括 在finFET 100中的第二鰭F2a和F2b的結(jié)果用細(xì)實線f2表示。此外，關(guān)于 包括在finFET 100中的第三鰭F3a和F3b的結(jié)果用細(xì)實線f3表示。
如圖27所示，在第一鰭F1 (實線fl)中，與第二鰭F2a和F2b (實線 f2)相比，跨導(dǎo)gm的最大值較大，并且對應(yīng)于該最大值的柵極電壓Vg也 較高。在第二鰭F2a和F2b (實線f2)中，與第三鰭F3a和F3b (實線f3 ) 相比，跨導(dǎo)gm的最大值較大，并且對應(yīng)于該最大值的柵極電壓Vg也較高。
就是說，隨著鰭F的柵極長度的減小，跨導(dǎo)gm變得較高，并且產(chǎn)生跨 導(dǎo)gm的上升的柵極電壓減小。
具有各鰭Fl 、 F2a、 F2b、 F3a和F3b的finFET 100的跨導(dǎo)gm相當(dāng)于圖 27中粗實線fa所示的這些鰭Fl、 F2a、 F2b、 F3a和F3b的各結(jié)果(fl 、 f2、 f3 )的合成。
因此，與第一實施例相類似，本實施例的fmFET 100與由第一鰭F1、 第二鰭F2a和F2b及第三鰭F3a和F3b中的任何一個組成的fmFET相比跨
24導(dǎo)gm從其峰值下降的程度更低。就是說，表示跨導(dǎo)gm與電壓關(guān)系的曲線 比較平坦。因此，與第一實施例相類似，本實施例可以實現(xiàn)高頻RFIC中的 增益的寬頻帶化。此外，本實施例可以實現(xiàn)減少元件特性的失真。
另外，在本實施例中，五個鰭F1、 F2a、 F2b、 F3a和F3b設(shè)置為使得其 柵極長度在x方向上彼此對稱。
因此，與第一實施例相類似，本實施例的finFET100在操作期間在電場 強度的分布、電流分布和熱分布上沒有偏移，從而允許提高可靠性且抑制特 性變化。
在本實施例中，與第一實施例相類似，對各鰭Fl、 F2a、 F2b、 F3a和 F3b的溝道形成區(qū)域進(jìn)行離子注入。然而，本發(fā)明不限于此。例如，可以采 用沒有在各鰭F1、 F2a、 F2b、 F3a和F3b的溝道形成區(qū)域進(jìn)行離子注入而獲 得的非摻雜結(jié)構(gòu)。這可以實現(xiàn)較高速的操作。
本發(fā)明不限于上述實施例，而是可以采用各種修改形式。
例如，在上述實施例中，finFET 100包括具有三種閾值電壓Vth的鰭Fl、 F2a、 F2b、 F3a和F3b。然而，本發(fā)明不限于此。當(dāng)finFET包括具有兩種閾 值電壓Vth的鰭時，也可以實現(xiàn)相同的優(yōu)點。此外，當(dāng)fmFET包括具有四 種或者更多種闊值電壓Vth的鰭時，也可以實現(xiàn)相同的優(yōu)點。
盡管在上述的實施例中提供側(cè)壁SW，但是本發(fā)明不限于此。當(dāng)沒有側(cè) 壁SW時，也可以實現(xiàn)良好的效果。
本發(fā)明實施例提供的鰭場效應(yīng)晶體管具有跨導(dǎo)gm對電壓的小的依賴 性，并且因此而可以根據(jù)使用目的應(yīng)用于各種裝置。
將上述實施例彼此結(jié)合起來也可以實現(xiàn)相同的優(yōu)點。例如，多個鰭都可 以像第 一 實施例那樣具有多種鰭寬度，并且像第二實施例那樣在鰭中具有詢 道區(qū)域的多種雜質(zhì)濃度。另外，也可以像第三實施例那樣，多個鰭具有鰭的 多種柵極長度。
在上述實施例中，基板1相當(dāng)于本發(fā)明的基板。在上述實施例中，finFET 100相當(dāng)于本發(fā)明的鰭場效應(yīng)晶體管。在上述實施例中，第一鰭Fl相當(dāng)于 本發(fā)明的第一鰭。在上述實施例中，第二鰭F2a和F2b相當(dāng)于本發(fā)明的第二 鰭。在上述實施例中，第三鰭F3a和F3b相當(dāng)于本發(fā)明的第二鰭。
本領(lǐng)域技術(shù)人員應(yīng)當(dāng)理解，在所附權(quán)利要求或者其等同物的范圍內(nèi)，根 據(jù)設(shè)計需要和其它因素，可以進(jìn)行各種修改、結(jié)合、部分結(jié)合和變化。本申請包含2008年4月16日提交日本專利局的日本在先專利申請JP
2008-107072所披露的相關(guān)主題，將其全部內(nèi)容引用結(jié)合于此。
權(quán)利要求
1、一種半導(dǎo)體裝置，包括鰭場效應(yīng)晶體管，構(gòu)造為至少包括第一鰭和第二鰭，其中在該鰭場效應(yīng)晶體管中，該第一鰭的閾值電壓和該第二鰭的閾值電壓彼此不同。
2、 根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其中該第 一鰭和該第二鰭的每一個都沿著基板平面的第 一方向延伸，并且在 垂直于該第一方向的第二方向上定義的寬度彼此不同。
3、 根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其中該第一鰭和該第二鰭在溝道形成區(qū)域中的雜質(zhì)元素的摻雜量彼此不同。
4、 根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其中該第 一鰭的柵極長度和該第二鰭的柵極長度彼此不同。
5、 根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其中該第二鰭提供為多個，并且該第一鰭和該第二鰭的每一個都沿著基板平 面的第一方向延伸且沿著垂直于該第一方向的第二方向隔著間隔而設(shè)置，以 及該第一鰭和該第二鰭在該第二方向上對稱設(shè)置。
6、 一種制造半導(dǎo)體裝置的方法，該方法包括如下步驟 形成至少包括第一鰭和第二鰭的鰭場效應(yīng)晶體管，其中 在形成該鰭場效應(yīng)晶體管中，該第一鰭和該第二鰭設(shè)置為使得該第一鰭的閾值電壓和該第二鰭的閾值電壓彼此不同。
全文摘要
本發(fā)明提供半導(dǎo)體裝置及其制造方法，該半導(dǎo)體裝置包括鰭場效應(yīng)晶體管，該鰭場效應(yīng)晶體管構(gòu)造為至少包括第一鰭和第二鰭。在該鰭場效應(yīng)晶體管中，第一鰭的閾值電壓和第二鰭的閾值電壓彼此不同。
文檔編號H01L21/335GK101562194SQ200910132739
公開日2009年10月21日 申請日期2009年4月16日 優(yōu)先權(quán)日2008年4月16日
發(fā)明者澤田憲 申請人:索尼株式會社