專利名稱：半導(dǎo)體裝置的制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體裝置的制造方法，特別涉及在填充具有不同深寬比的多個(gè)間隔
時(shí)消除所產(chǎn)生的空孔以改善裝置效能的半導(dǎo)體裝置的制造方法。
背景技術(shù)：
半導(dǎo)體集成電路工業(yè)已歷經(jīng)了快速的成長(zhǎng)。隨著在集成電路的材料與設(shè)計(jì)方面的 技術(shù)的進(jìn)步，已制造出數(shù)個(gè)世代的集成電路產(chǎn)品，其中每個(gè)世代的產(chǎn)品均比前一個(gè)世代的 產(chǎn)品具有更小且更復(fù)雜的電路。然而，上述進(jìn)步已增加了集成電路的制造與工藝上的復(fù)雜 度，而且為了實(shí)現(xiàn)上述技術(shù)的進(jìn)步，需要繼續(xù)開發(fā)集成電路的制造與工藝上的技術(shù)。
在集成電路革命的過程中，隨著幾何尺寸(例如使用一制造工藝所能得到的最小 構(gòu)件(或線路))的減少，通常是增加了功能密度(例如每單位芯片面積的互連的裝置數(shù) 量)。此一尺寸縮減的過程通常是因?yàn)樵黾由a(chǎn)效率與降低相關(guān)成本，而顯現(xiàn)出其效能。此 一尺寸上的縮減也大幅增加了分隔集成電路的相鄰裝置的間隔(gap)的高度相對(duì)于寬度 的比例，也就是深寬比(aspect ratio)。某些集成電路可具有一些區(qū)域，這些區(qū)域具有不 同深寬比的間隔。在傳統(tǒng)的工藝方面，是以相同的工藝來填充這些具有不同深寬比的間隔。 例如將一高密度等離子體沉積氧化物同時(shí)填入具有不同深寬比的多個(gè)間隔。然而，已觀察 到使用相同的工藝來填充具有不同深寬比的多個(gè)間隔，會(huì)造成在具有較高深寬比的間隔內(nèi) 形成空孔(voids)。這些空孔會(huì)導(dǎo)致裝置效能不佳，并在具有較高深寬比的間隔的區(qū)域造成 結(jié)漏電流(junction leakage)。 因此，業(yè)界需要一種半導(dǎo)體裝置的制造方法，以解決上述問題。

發(fā)明內(nèi)容
有鑒于此，為了解決現(xiàn)有技術(shù)中存在的上述問題，本發(fā)明是提供一種半導(dǎo)體裝置 的制造方法，包含提供一基底，其具有一第一區(qū)與一第二區(qū)；在上述第一區(qū)與上述第二區(qū) 中，分別形成至少一第一隔離區(qū)與至少一第二隔離區(qū)，上述至少一第一隔離區(qū)具有一第一 深寬比(aspect ratio)，上述至少一第二隔離區(qū)具有一第二深寬比；執(zhí)行一高深寬比沉積 工藝，以在上述基底的上述第一區(qū)與上述第二區(qū)上形成一第一層；從上述第二區(qū)移除上述 第一層；以及執(zhí)行一高密度等離子體沉積工藝，以在上述基底的上述第一區(qū)與上述第二區(qū) 上形成一第二層。
本發(fā)明又提供一種半導(dǎo)體裝置的制造方法，包含提供一基底；在上述基底上形
成一第一組隔離區(qū)與一第二組隔離區(qū)，上述第一組隔離區(qū)與上述第二組隔離區(qū)具有不同的
深寬比；以具有一高深寬比沉積工藝的一第一沉積工藝，填充上述第一組隔離區(qū)；以及以
具有一高密度等離子體沉積工藝的一第二沉積工藝，填充上述第二組隔離區(qū)。
本發(fā)明再提供一種半導(dǎo)體裝置的制造方法，包含提供一基底；在上述基底上形
成一第一溝槽與一第二溝槽；以具有一高深寬比沉積工藝氧化物的一第一沉積工藝，填充
上述第一溝槽；以及以具有一高密度等離子體沉積氧化物的一第二沉積工藝，填充上述第二溝槽。 本發(fā)明可以消除具有較高深寬比的間隔內(nèi)形成的空孔，改善了裝置效能。


圖1為一流程圖，是顯示本發(fā)明較佳實(shí)施例的半導(dǎo)體裝置的制造方法的流程。
圖2A 圖2G為一系列的剖面圖，是顯示出圖1所示的半導(dǎo)體裝置的制造方法的
各個(gè)制造階段。上述附圖中的附圖標(biāo)記說明如下
100 '方法102 步驟104 '步驟106 步驟108 '步驟110 步驟200 '半導(dǎo)體裝置210 半導(dǎo)體基底211A ' 第一區(qū)211B 第二區(qū)212A ' 介電層212B 介電層214A ' 柵極層214B 柵極層216A ' 隔離區(qū)216B 隔離區(qū)218 '第一襯墊層220 第一層222 '光致抗蝕劑層224 第二襯墊層226 '第二層
具體實(shí)施例方式
為讓本發(fā)明的上述和其他目的、特征、和優(yōu)點(diǎn)能更明顯易懂，下文特舉出較佳實(shí)施 例，并配合附圖，作詳細(xì)說明如下。 要了解的是本說明書以下的揭示內(nèi)容提供許多不同的實(shí)施例或范例，以實(shí)施本發(fā) 明的不同特征。而本說明書以下的揭示內(nèi)容是敘述各個(gè)構(gòu)件及其排列方式的特定范例，以 求簡(jiǎn)化發(fā)明的說明。當(dāng)然，這些特定的范例并非用以限定本發(fā)明。例如，若是本說明書以下 的揭示內(nèi)容敘述了將一第一特征形成于一第一特征之上或上方，即表示其包含了所形成的 上述第一特征與上述第二特征是直接接觸的實(shí)施例，也包含了尚可將附加的特征形成于上 述第一特征與上述第二特征之間，而使上述第一特征與上述第二特征可能未直接接觸的實(shí) 施例。另外，本說明書以下的揭示內(nèi)容可能在各個(gè)范例中使用重復(fù)的元件符號(hào)，以使說明內(nèi) 容更加簡(jiǎn)化、明確，但是重復(fù)的元件符號(hào)本身不會(huì)使不同的實(shí)施例及/或結(jié)構(gòu)之間產(chǎn)生關(guān) 聯(lián)。 以下，請(qǐng)參考圖1與圖2A 圖2G，一并敘述一方法100與一半導(dǎo)體裝置200。圖l 為一流程圖，是顯示用以制造半導(dǎo)體裝置200的方法100的一實(shí)施例。而圖2A 圖2G為 一系列的剖面圖，是顯示本發(fā)明一實(shí)施例的半導(dǎo)體裝置200在方法100的不同的制造階段 中的部分或完整的剖面圖。要了解的是在方法100之前、之中、與之后可提供一些附加的步 驟，且在其他附加的方法實(shí)施例中，下文中所敘述的某些步驟可被取代或省略。還要了解的 是可在半導(dǎo)體裝置200中加入一些附加特征，且在其他附加的半導(dǎo)體裝置200的實(shí)施例中， 下文中所敘述的某些特征可被取代或刪減。本實(shí)施例的方法100與半導(dǎo)體裝置200可以消除在間隔(gap)填充工藝中所產(chǎn)生的空孔(voids)，無論其深寬比(aspect ratio)如何變 化。 請(qǐng)參考圖1與圖2A，方法100是始于步驟102，其是提供一半導(dǎo)體基底210，其具有 第一區(qū)211A與第二區(qū)211B。半導(dǎo)體基底210可包含一元素半導(dǎo)體、一化合物半導(dǎo)體、一合 金半導(dǎo)體、其他任何的適當(dāng)材料、或上述的組合，其中上述元素半導(dǎo)體包含單晶、復(fù)晶、或非 晶結(jié)構(gòu)的硅或鍺，上述化合物半導(dǎo)體包含碳化硅、砷化鎵、磷化鎵、磷化銦、砷化銦、與銻化 銦，上述合金半導(dǎo)體包含SiGe、GaAsP、AlInAs、AlGaAs、GalnAs、GalnP、與GalnAsP。在一實(shí) 施例中，上述合金半導(dǎo)體的基底可具有一漸變的SiGe結(jié)構(gòu)，也就是在上述漸變的SiGe結(jié)構(gòu) 中某一位置的硅與鍺的成分比例會(huì)隨著位置變化，而在另一位置就成為另一個(gè)成分比例。 在另一實(shí)施例中，上述SiGe合金是形成于一硅基底上。在另一實(shí)施例中，一 SiGe基底具有 應(yīng)變。還有，上述半導(dǎo)體基底可以是一絕緣層上覆半導(dǎo)體(semiconductor on insulator; S0I)或是一薄膜晶體管(thin film transistor ;TFT)。在某些范例中，上述半導(dǎo)體基底可 包含一摻雜的外延層(doped印i layer)或一埋入層(buried layer)。在其他范例中，上 述合金半導(dǎo)體的基底可具有一多層結(jié)構(gòu)，或是上述硅基底可具有一多層的化合物半導(dǎo)體結(jié) 構(gòu)。在某些實(shí)施例中，半導(dǎo)體基底210可包含一非半導(dǎo)體材料。 在本實(shí)施例中，第一區(qū)211A具有一存儲(chǔ)單元(memory cell)區(qū)，而第二區(qū)211B則 具有一周邊區(qū)(例如為邏輯區(qū))。例如，可將多個(gè)存儲(chǔ)裝置置于和/或形成于第一區(qū)211A 中，而可將多個(gè)邏輯裝置置于和/或形成于第二區(qū)211B中。在一實(shí)施例中置于和/或形成 于第一區(qū)211A的上述存儲(chǔ)裝置包含多個(gè)存儲(chǔ)器晶體管裝置，而置于和/或形成于第二區(qū) 211B的上述邏輯裝置可以是用于邏輯電路和/或感應(yīng)電路的金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶 體管(metal-oxidesemiconductor field effect transistor ;M0SFET)裝置、鰭式場(chǎng)效應(yīng) 晶體管(FinField-effecttransistor ;FinFET)裝置、和/或其他晶體管裝置。在各種實(shí)施 例中，第一區(qū)211A與第二區(qū)211B可更包含種種的有源(active)與無源(passive)微電子 構(gòu)件，例如為P溝道場(chǎng)效應(yīng)晶體管(P-channel field effect transistors ;PFETs) 、 N溝 道場(chǎng)效應(yīng)晶體管(N-channel field effect transistors ;NFETs)、金屬氧化物半導(dǎo)體場(chǎng)效 應(yīng)晶體管、互補(bǔ)式金屬氧化物半導(dǎo)體晶體管(complementary metal-oxide semiconductor transistors ;CM0Ss)，雙極性晶體管(bipolar transistors)、高電壓晶體管(high voltage transistors)、高頻晶體管(highfrequency transistors)、存儲(chǔ)單元、電阻器、電 容器、電感器、熔絲(fuses)、其他適當(dāng)?shù)臉?gòu)件、和/或上述的組合。 另外，在本實(shí)施例中，第一區(qū)211A具有置于半導(dǎo)體基底210上方的至少一柵極 結(jié)構(gòu)，此至少一柵極結(jié)構(gòu)具有一介電層212A與一柵極層214A，第二區(qū)211B則具有置于 半導(dǎo)體基底210上方的至少一柵極結(jié)構(gòu)，此至少一柵極結(jié)構(gòu)具有一介電層212B與一柵 極層214B。要了解的是具有介電層212A、212B與柵極層214A、214B的多個(gè)柵極結(jié)構(gòu)的 形成，可使用任何適當(dāng)?shù)墓に?。例如上述柵極結(jié)構(gòu)的形成，可使用傳統(tǒng)的沉積、光刻圖 形化、與蝕刻工藝、和/或上述的組合。上述沉積工藝可包含化學(xué)氣相沉積(chemical vapord印osition ;CVD)、物理氣相沉積(physical vapor deposition ;PVD)、原子層沉禾只 (atomic layer deposition ;AU))、滅渡(sputtering)、渡膜(plating)、其他適當(dāng)?shù)姆椒ā?br> 和/或上述的組合。上述光刻圖形化工藝可包含光致抗蝕劑涂布(例如旋轉(zhuǎn)涂布法)、軟
烤(soft baking)、掩模(mask)對(duì)準(zhǔn)、曝光、暴后烘烤、將上述光致抗蝕劑顯影、清洗、烘干
6(例如硬考(hard naking))、其他適當(dāng)?shù)墓に?、?或上述的組合。光刻曝光的工藝可由其 他適當(dāng)?shù)姆椒ㄋ鶊?zhí)行或取代，例如無掩模的光刻(maskless photolithography)、電子束 寫入(electron-beamwriting)、離子束寫入(ion-beam writing)、與分子拓印(molecular imprint)。上述蝕刻工藝可包含干蝕刻、濕蝕刻、和/或其他蝕刻方法(例如反應(yīng)性離子蝕 刻)。上述蝕刻工藝也可以是純化學(xué)性的蝕刻(等離子體蝕刻)、純物理性的蝕刻(離子研 磨(ion milling))、和/或上述的組合。要了解的是上述柵極結(jié)構(gòu)，可使用相同的工藝步驟 與工藝材料同時(shí)形成、也可使用不同的工藝與不同的工藝材料各自獨(dú)立形成、或是以同時(shí) 與各自獨(dú)立的工藝步驟與工藝材料的組合來形成。 介電層212A、212B是置于半導(dǎo)體基底210上。介電層212A、212B可以是任何 適當(dāng)?shù)慕殡姴牧?。介電?12A、212B可更包含具有多重介電材料的一多層結(jié)構(gòu)。介 電層212A、212B可包含一高介電常數(shù)材料，可選自金屬氧化物、金屬氮化物、金屬的硅 酸鹽、過渡性金屬氧化物、過渡性金屬氮化物、過渡性金屬的硅酸鹽、金屬的氧氮化物 (xynitrides of metals)、金屬的鋁酸鹽、硅酸鋯、鋁酸鋯、Hf02、 HfSiO、 HfSiON、 HfTaO、 HfTaTiO、 HfTiO、 HfZrO、 HfA10N、和/或上述的組合。上述介電材料的范例還包含二氧化 硅、氮化硅、氧氮化硅、氧化鉿、氧化鋯、氧化鈦、氧化鋁、二氧化鉿_氧化鋁的混合(hafnium dioxide-alumina(Hf02-Al203)alloy)、其他適當(dāng)?shù)母呓殡姵?shù)材料、和/或上述的組合。在 某些實(shí)施例中，介電層212A、212B可包含一層的二氧化硅與一層的高介電常數(shù)材料。另外， 介電層212A、 212B還可以是具有相同或不同摻雜物的摻雜的多晶硅。在本實(shí)施例中，介電 層212A、212B包含一以四乙氧基硅烷(tetraethoxysilane ;TE0S)為前驅(qū)物所形成的氧化 物(后文中簡(jiǎn)稱"TEOS氧化物")。 上述柵極結(jié)構(gòu)的柵極層214A、214B是分別置于介電層212A、212B上。柵極層214A、 214B可包含多晶硅；含硅的材料例如氮化硅、氧化硅、碳化硅、氧氮化硅；含鍺材料；金屬 例如鋁、銅、鴇、鈦、鉭、氮化鈦、氮化鉭、硅化鎳、硅化鈷；其他適當(dāng)?shù)牟牧?；?或上述的組 合。在本實(shí)施例中，柵極層214A、214B是包含氮化硅。柵極層214A、214B可還包含一多層 結(jié)構(gòu)。另外，介電層212A、212B還可以是具有相同或不同摻雜物的摻雜的多晶硅。
要了解的是第一區(qū)211A與第二區(qū)211B中的至少一個(gè)上述柵極結(jié)構(gòu)可具有附加 層。例如上述至少一個(gè)柵極結(jié)構(gòu)可包含硬掩模層、介面層(interfaciallayers)、頂蓋層 (capping layers)、擴(kuò)散/阻擋層、介電層、金屬層、其他適當(dāng)?shù)貙訝钗?、?或上述的組合。 半導(dǎo)體裝置200也可包含抗反射涂層或底部抗反射涂層。上述至少一個(gè)柵極結(jié)構(gòu)可以還包 含柵極間隔物襯墊層(gate spacerliners)與柵極間隔物。上述柵極間隔物襯墊層可包含 任何適當(dāng)?shù)牟牧?，例如一間隔物氧化物。上述柵極間隔物可置于上述至少一個(gè)柵極結(jié)構(gòu)的 每一邊，其可包含一介電材料，例如氮化硅、氧化硅、碳化硅、氧氮化硅、其他適當(dāng)?shù)牟牧?、?上述的組合。在某些實(shí)施例中，上述柵極間隔物襯墊層和/或上述柵極間隔物可包含一多 層結(jié)構(gòu)。上述柵極間隔物襯墊層與上述柵極間隔物的形成，可以使用任何適當(dāng)?shù)墓に嚒?
方法100是通過在第一區(qū)211A形成具有一第一深寬比的至少一隔離區(qū)216A與在 第二區(qū)211B形成具有一第二深寬比的至少一隔離區(qū)216B，而進(jìn)行步驟104。至少一隔離區(qū) 216A、216B可使用隔離技術(shù)例如硅局部氧化(localoxidation of silicon ;L0C0S)或淺溝 槽隔離(shallow trench isolation ;STI)，以定義并電性隔離各個(gè)區(qū)域。在本實(shí)施例中，隔 離區(qū)216A、216B是具有一淺溝槽隔離結(jié)構(gòu)。要了解的是可以在第一區(qū)211A形成具有一第一深寬比的多個(gè)隔離區(qū)216A與在第二區(qū)211B形成具有一第二深寬比的多個(gè)隔離區(qū)216B。
在一例子中，在第一區(qū)211A與第二區(qū)211B形成至少一隔離區(qū)216A、216B (例如淺 溝槽隔離結(jié)構(gòu))可包含通過一傳統(tǒng)的光刻工藝來圖形化半導(dǎo)體基底，并在基底中蝕刻出溝 槽(例如通過使用干蝕刻、濕蝕刻、和/或等離子體蝕刻工藝)。上述圖形化與蝕刻可能使 溝槽具有不同的深寬比。在本實(shí)施例中，所形成的溝槽可提供大于第二深寬比的第一深寬 比，而使第一區(qū)211A(例如存儲(chǔ)單元區(qū))的密度大于第二區(qū)211B(例如邏輯區(qū))的密度。
在傳統(tǒng)的工藝中，接下來是以相同的沉積工藝在上述溝槽中填入介電材料，即使 這些溝槽具有不同的深寬比也是一樣。例如通常傳統(tǒng)的方法會(huì)繼續(xù)進(jìn)行一高密度等離子體 工藝，以同時(shí)在具有第一深寬比的至少一隔離區(qū)216A與具有第二深寬比的至少一隔離區(qū) 216B填入介電材料。然而已觀察到的是，由于這些溝槽的不同深寬比，具有較高深寬比的隔 離區(qū)無法完全被填滿，而使具有較高深寬比的隔離區(qū)出現(xiàn)空孔(voids)。換句話說，在本實(shí) 施例中具有第一深寬比的至少一隔離區(qū)216A，其深寬比大于具有第二深寬比的至少一隔離 區(qū)216B，而在進(jìn)行傳統(tǒng)工藝之后會(huì)具有空孔。這些空孔會(huì)劣化裝置的性能。
因此，在本發(fā)明所提供的半導(dǎo)體裝置的制造方法中，是通過分開的工藝中，而在具 有不同深寬比的隔離區(qū)填入介電材料。具有較高的深寬比的隔離區(qū)，其也因此整體而言 具有密度較高的裝置區(qū)，其是通過一高深寬比沉積工藝(high aspect ratio d印osition process ;HARP)來填入介電材料；而具有較低的深寬比的隔離區(qū)，其也因此整體而言 具有密度較低的裝置區(qū)，其是通過一高密度等離子體沉積工藝(high density plasma d印osition process ;HDP)來填入介電材料。例如如下文進(jìn)一步的討論，是通過高深寬比 沉積工藝而在第一區(qū)211A-即存儲(chǔ)單元區(qū)_中的具有第一深寬比的至少一隔離區(qū)216A填 入介電材料；且通過高密度等離子體沉積工藝而在第二區(qū)211B-即邏輯區(qū)_中的具有第二 深寬比的至少一隔離區(qū)216B填入介電材料。通過分開的填充工藝的使用，特別是在存儲(chǔ)單 元區(qū)中使用高深寬比沉積工藝，可消除存儲(chǔ)單元區(qū)或具有較高密度的元件區(qū)中的空孔并減 少該區(qū)的結(jié)漏電(junction leakage)。另外，由于消除了空孔，可使存儲(chǔ)單元提供較高的裝 置性能。 在某些實(shí)施例中，如圖2B所示，方法100是繼續(xù)在半導(dǎo)體基底210上方形成一第 一襯墊(liner)層218。第一襯墊層218的形成可使用任何適當(dāng)?shù)墓に?。在本?shí)施例中，形 成第一襯墊層218的步驟可包含分別在第一區(qū)211A、第二區(qū)211B中的至少一隔離區(qū)216A、 216B的上方，長(zhǎng)出一熱氧化物溝槽襯墊(thermal oxide trench liner)。在某些實(shí)施例 中，形成第一襯墊層218的步驟可還包含長(zhǎng)出一墊氧化物(pad oxide)。要了解的是第一襯 墊層218可包含一多層結(jié)構(gòu)。第一襯墊層218更可具有任何適當(dāng)?shù)暮穸龋缙浜穸瓤稍?30A 100A的范圍內(nèi)。 在步驟106，是執(zhí)行一第一沉積工藝以在半導(dǎo)體基底210的第一區(qū)211A、第二區(qū) 211B的上方沉積一第一層220。在本實(shí)施例中，如圖2C圖所示，第一層220是沉積于第一 襯墊層218的上方。上述第一沉積工藝包含前文所討論過的一高深寬比沉積工藝。上述 高深寬比沉積工藝是適用于具有較大深寬比的隔離區(qū)的填充。另外，上述高深寬比沉積工 藝有效地消除了會(huì)降低裝置效能的空孔，并提升了在半導(dǎo)體裝置200的較密區(qū)域(例如第 一區(qū)211A，包含具有第一深寬比的至少一隔離區(qū)216A)中的裝置性能。上述高深寬比沉積 工藝可沉積任何適當(dāng)?shù)牟牧?，例如氧化硅、氧氮化硅、一低介電常?shù)材料、和/或一高深寬比沉積工藝氧化物。在某些實(shí)施例中，第一層220的厚度為5000 10000A。在某些實(shí)施例
中，在沉積第一層220之后，可施行一退火工藝，例如對(duì)已沉積的高深寬比沉積工藝氧化物 施以退火。上述退火工藝的溫度可包含1000°C 120(TC的范圍、上述退火工藝的進(jìn)行時(shí)間 可包含10分鐘 5小時(shí)的范圍。 請(qǐng)參考圖1與圖2D，在步驟108中，從半導(dǎo)體裝置200的第二區(qū)211B移除第一層 220?？墒褂萌魏芜m當(dāng)?shù)墓に噥硪瞥谝粚?20。例如，移除第二區(qū)211B中的第一層220的 步驟可包含以一光致抗蝕劑層222對(duì)第一區(qū)211A提供掩模、從第二區(qū)211B蝕刻第一層220 與第一襯墊層218、以及移除光致抗蝕劑層222。上述蝕刻工藝可包含任何適當(dāng)?shù)墓に?、?可包含多個(gè)蝕刻步驟以移除具有第二深寬比的至少一隔離區(qū)216B上方的第一層220與第 一襯墊層218。在某些實(shí)施例中，上述蝕刻工藝包含一干蝕刻工藝(例如使用氟)，并與一 濕蝕刻工藝(例如使用一氫氟酸蝕刻溶液)。移除光致抗蝕劑層222的步驟可包含任何適 當(dāng)?shù)墓に?。在某些?shí)施例中，移除光致抗蝕劑層222的步驟可包含一剝除(stri卯ing)和 /或灰化(ashing)工藝。 在某些實(shí)施例中，如圖2E所示，方法100繼續(xù)在第二區(qū)211B的上方形成一第二襯 墊層224。第二襯墊層224的形成可通過任何適當(dāng)?shù)墓に?。在本?shí)施例中，形成第二襯墊層 224的步驟可包含在第二區(qū)211B的至少一隔離區(qū)216B上方長(zhǎng)出一熱氧化物溝槽襯墊物。 在某些實(shí)施例中，形成第二襯墊層224的步驟可還包含形成一墊氧化層。要了解的是第二 襯墊層224可包含多層結(jié)構(gòu)。第二襯墊層224可還包含任何適當(dāng)?shù)暮穸?，例如其厚度范?br> 可以是30A 100A。 在步驟110中，是執(zhí)行一第二沉積工藝以在半導(dǎo)體裝置200的第一區(qū)211A、第二 區(qū)211B的上方沉積一第二層226。在本實(shí)施例中，如圖2F所示，第二層226是沉積于第一 層220與第二襯墊層224的上方。上述第二沉積工藝包含前文所討論過的一高密度等離子 體沉積工藝。上述高密度等離子體沉積工藝是適用于填充具有第二深寬比的至少一隔離區(qū) 216B。上述高密度等離子體沉積工藝可沉積任何適當(dāng)?shù)牟牧?，例如氧化硅、氧氮化硅、一?介電常數(shù)材料、和/或一高密度等離子體沉積工藝氧化物。在某些實(shí)施例中，第二層226的 厚度為5000 10000A。 之后，如圖2G所示，可對(duì)第一層220與第二層226施以一化學(xué)機(jī)械研磨 (chemical mechanical polishing ;CMP)工藝，以研磨第 一 層220與第二層226、并使 其平坦化，直到使上述至少一柵極結(jié)構(gòu)曝露于第一區(qū)211A、第二區(qū)211B中為止。要了 解的是半導(dǎo)體裝置200可歷經(jīng)額外的互補(bǔ)式金屬-氧化物-半導(dǎo)體(comp 1 ementary metal-oxide-semiconductor ;CM0S ;簡(jiǎn)稱"互補(bǔ)式金氧半")或金屬-氧化物-半導(dǎo)體 (metal-oxide-semiconductor ;M0S ;簡(jiǎn)稱"金氧半")的工藝技術(shù)，以形成已知的各種裝置。 在又另一例子中，可在半導(dǎo)體基底210上形成各種形態(tài)的接點(diǎn)(contacts)/導(dǎo)通孔(vias) 與多層內(nèi)連線結(jié)構(gòu)(例如金屬層與層間介電質(zhì))，并使其與半導(dǎo)體裝置200的各種元件或結(jié) 構(gòu)連接。 整體而言，以上所揭示的實(shí)施例提供了下述效益的至少其中之一 (l)改善整體 的裝置效能，特別在高介電常數(shù)介電層/金屬柵極相關(guān)的裝置效能方面；(2)消除了具有高 深寬比的間隔(例如存儲(chǔ)單元區(qū)中的隔離區(qū))中的空孔；(3)改善了高介電常數(shù)介電質(zhì)/金 屬柵極邏輯區(qū)的窄幅效能(narrow widthperformance);以及(4)減少了存儲(chǔ)單元區(qū)中的
9隔離區(qū)結(jié)漏電流。在一實(shí)施例中，一種半導(dǎo)體裝置的制造方法是包含提供一半導(dǎo)體基底，
其具有一第一區(qū)與一第二區(qū)；在上述第一區(qū)與上述第二區(qū)區(qū)中，分別形成至少一第一隔離
區(qū)與至少一第二隔離區(qū)，上述至少一第一隔離區(qū)具有一第一深寬比(aspectratio)，上述至
少一第二隔離區(qū)具有一第二深寬比；執(zhí)行一高深寬比沉積工藝，以在上述基底的上述第一
區(qū)與上述第二區(qū)上形成一第一層；從上述第二區(qū)移除上述第一層；以及執(zhí)行一高密度等離
子體沉積工藝，以在上述基底的上述第一區(qū)與上述第二區(qū)上形成一第二層。 上述第一深寬比可大于上述第二深寬比。在某些實(shí)施例中，上述第一區(qū)具有一存
儲(chǔ)單元區(qū)，而上述第二區(qū)具有一邏輯區(qū)。在某些實(shí)施例中，上述第一層與上述第二層的厚度
具有5000A 10000A的厚度范圍。上述第一層與上述第二層包含一氧化物。 上述方法可還包含對(duì)上述基底的上述第一區(qū)與上述第二區(qū)上方的上述第一層施
以退火；以及對(duì)上述第一區(qū)與上述第二區(qū)上方的上述第一層與上述第二層施以化學(xué)機(jī)械研
磨，以將上述第一層與上述第二層平坦化。在某些實(shí)施例中，對(duì)上述第一層施以退火的條件
為在1000°C 120(TC的范圍的溫度下進(jìn)行10分鐘 5小時(shí)的時(shí)間。而上述方法可還包含
在形成上述第一層之前，在上述至少一第一隔離區(qū)與上述至少一第二隔離區(qū)上形成一第一
襯墊(liner)層；以及在形成上述第二層之前，在上述至少一第二隔離區(qū)上形成一第二襯墊層。 在某些實(shí)施例中，上述第一襯墊層與上述第二襯墊層的厚度為30人 100A。在某
些實(shí)施例中，從上述第二區(qū)移除上述第一層的步驟包含在上述第一區(qū)上形成一掩模層與蝕 刻上述第二區(qū)中的上述第一層。另外，具有上述第一深寬比的上述至少一第一隔離區(qū)與 具有上述第二深寬比的上述至少一第二隔離區(qū)包含一淺溝槽隔離結(jié)構(gòu)(shallow trench isolation ;STI)。
在一實(shí)施例中，一種半導(dǎo)體裝置的制造方法包含提供一基底；在上述基底上形
成一第一組隔離區(qū)與一第二組隔離區(qū)，上述第一組隔離區(qū)與上述第二組隔離區(qū)具有不同的
深寬比；以具有一高深寬比沉積工藝的一第一沉積工藝，填充上述第一組隔離區(qū)；以及以
具有一高密度等離子體沉積工藝的一第二沉積工藝，填充上述第二組隔離區(qū)。 形成上述第一組隔離區(qū)與上述第二組隔離區(qū)的步驟，包含蝕刻上述基底以形成至
少一溝槽。在某些實(shí)施例中，填充上述第一組隔離區(qū)與上述第二組隔離區(qū)的步驟，包含將上
述第一組隔離區(qū)與上述第二組隔離區(qū)填充至5000A 10000A范圍的厚度。在某些實(shí)施例
中，形成具有不同深寬比的上述第一組隔離區(qū)與上述第二組隔離區(qū)的步驟，包含形成深寬
比大于上述第二組隔離區(qū)的深寬比的上述第一組隔離區(qū)。 在某些實(shí)施例中，上述方法還包含在以上述第一沉積工藝填充上述第一組隔離 區(qū)之前，在上述第一組隔離區(qū)上形成一第一襯墊層；以及在以上述第二沉積工藝填充上述 第二組隔離區(qū)之前，在上述第二組隔離區(qū)上形成一第二襯墊層。上述第一襯墊層與該第二 襯墊層可具有30A 100A的厚度范圍。在某些實(shí)施例中，上述方法還包含在填充上述第 一組隔離區(qū)之后，執(zhí)行一退火工藝；以及在填充上述第一組隔離區(qū)與上述第二組隔離區(qū)之 后，執(zhí)行一化學(xué)機(jī)械研磨的平坦化工藝。上述退火工藝的條件包含在1000°C 120(TC的范 圍的溫度下進(jìn)行10分鐘 5小時(shí)的時(shí)間的退火。 在一實(shí)施例中，一種半導(dǎo)體裝置的制造方法是包含提供一基底；在上述基底上 形成一第一溝槽與一第二溝槽；以具有一高深寬比沉積工藝氧化物的一第一沉積工藝，填充上述第一溝槽；以及以具有一高密度等離子體沉積氧化物的一第二沉積工藝，填充上述 第二溝槽。 雖然本發(fā)明已以較佳實(shí)施例揭示如上，然其并非用以限定本發(fā)明，任何本發(fā)明所 屬技術(shù)領(lǐng)域中的普通技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作些許的更動(dòng)與潤(rùn) 飾，因此本發(fā)明的保護(hù)范圍當(dāng)視所附的權(quán)利要求所界定的范圍為準(zhǔn)。
權(quán)利要求
一種半導(dǎo)體裝置的制造方法，包含提供一基底，其具有一第一區(qū)與一第二區(qū)；在該第一區(qū)與該第二區(qū)區(qū)中，分別形成至少一第一隔離區(qū)與至少一第二隔離區(qū)，該至少一第一隔離區(qū)具有一第一深寬比，該至少一第二隔離區(qū)具有一第二深寬比；執(zhí)行一高深寬比沉積工藝，以在該基底的該第一區(qū)與該第二區(qū)上形成一第一層；從該第二區(qū)移除該第一層；以及執(zhí)行一高密度等離子體沉積工藝，以在該基底的該第一區(qū)與該第二區(qū)上形成一第二層。
2. 如權(quán)利要求1所述的半導(dǎo)體裝置的制造方法，其中該第一深寬比大于該第二深寬比。
3. 如權(quán)利要求1所述的半導(dǎo)體裝置的制造方法，還包含 對(duì)該基底的該第一區(qū)與該第二區(qū)上方的該第一層施以退火；以及對(duì)該第一區(qū)與該第二區(qū)上方的該第一層與該第二層施以化學(xué)機(jī)械研磨，以將該第一層 與該第二層平坦化。
4. 如權(quán)利要求1所述的半導(dǎo)體裝置的制造方法，還包含在形成該第一層之前，在該至少一第一隔離區(qū)與該至少一第二隔離區(qū)上形成一第一襯 墊層；以及在形成該第二層之前，在該至少一第二隔離區(qū)上形成一第二襯墊層。
5. 如權(quán)利要求4所述的半導(dǎo)體裝置的制造方法，其中該第一襯墊層與該第二襯墊層的厚度為30 A ioo A。
6. 如權(quán)利要求1所述的半導(dǎo)體裝置的制造方法，其中具有該第一深寬比的該至少一第 一隔離區(qū)與具有該第二深寬比的該至少一第二隔離區(qū)包含一淺溝槽隔離結(jié)構(gòu)。
7. —種半導(dǎo)體裝置的制造方法，包含 提供一基底；在該基底上形成一第一組隔離區(qū)與一第二組隔離區(qū)，該第一組隔離區(qū)與該第二組隔離 區(qū)具有不同的深寬比；以具有一高深寬比沉積工藝的一第一沉積工藝，填充該第一組隔離區(qū)；以及 以具有一高密度等離子體沉積工藝的一第二沉積工藝，填充該第二組隔離區(qū)。
8. 如權(quán)利要求7所述的半導(dǎo)體裝置的制造方法，其中形成該第一組隔離區(qū)與該第二組 隔離區(qū)的步驟，包含蝕刻該基底以形成至少一溝槽。
9. 如權(quán)利要求7所述的半導(dǎo)體裝置的制造方法，其中填充該第一組隔離區(qū)與該第二組 隔離區(qū)的步驟，包含將該第一組隔離區(qū)與該第二組隔離區(qū)填充至5000 A ioooo A范圍的 厚度。
10. 如權(quán)利要求7所述的半導(dǎo)體裝置的制造方法，其中形成具有不同深寬比的該第一 組隔離區(qū)與該第二組隔離區(qū)的步驟，包含形成深寬比大于該第二組隔離區(qū)的深寬比的該第 一組隔離區(qū)。
11. 如權(quán)利要求7所述的半導(dǎo)體裝置的制造方法，還包含在以該第一沉積工藝填充該第一組隔離區(qū)之前，在該第一組隔離區(qū)上形成一第一襯墊 層；以及在以該第二沉積工藝填充該第二組隔離區(qū)之前，在該第二組隔離區(qū)上形成一第二襯墊層。
12. 如權(quán)利要求11所述的半導(dǎo)體裝置的制造方法，其中該第一襯墊層與該第二襯墊層的厚度為30 A ioo A。
13. 如權(quán)利要求12所述的半導(dǎo)體裝置的制造方法，還包含 在填充該第一組隔離區(qū)之后，執(zhí)行一退火工藝；以及在填充該第一組隔離區(qū)與該第二組隔離區(qū)之后，執(zhí)行一化學(xué)機(jī)械研磨的平坦化工藝。
14. 如權(quán)利要求13所述的半導(dǎo)體裝置的制造方法，其中該退火工藝的條件包含在 1000°C 120(TC的范圍的溫度下進(jìn)行10分鐘 5小時(shí)的時(shí)間的退火。
15. —種半導(dǎo)體裝置的制造方法，包含 提供一基底；在該基底上形成一第一溝槽與一第二溝槽；以具有一高深寬比沉積工藝氧化物的一第一沉積工藝，填充該第一溝槽；以及 以具有一高密度等離子體沉積氧化物的一第二沉積工藝，填充該第二溝槽。
全文摘要
本發(fā)明是揭示一種半導(dǎo)體裝置的制造方法，可改善其性能。上述方法包含提供一基底，其具有一第一區(qū)與一第二區(qū)；在上述第一區(qū)與上述第二區(qū)區(qū)中，分別形成至少一第一隔離區(qū)與至少一第二隔離區(qū)，上述至少一第一隔離區(qū)具有一第一深寬比(aspect ratio)，上述至少一第二隔離區(qū)具有一第二深寬比；執(zhí)行一高深寬比沉積工藝，以在上述基底的上述第一區(qū)與上述第二區(qū)上形成一第一層；從上述第二區(qū)移除上述第一層；以及執(zhí)行一高密度等離子體沉積工藝，以在上述基底的上述第一區(qū)與上述第二區(qū)上形成一第二層。本發(fā)明可以消除具有較高深寬比的間隔內(nèi)形成的空孔，改善了裝置效能。
文檔編號(hào)H01L21/31GK101714518SQ20091013273
公開日2010年5月26日 申請(qǐng)日期2009年4月16日 優(yōu)先權(quán)日2008年10月6日
發(fā)明者莊學(xué)理, 鄭光茗, 鄭鈞隆 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司