專利名稱：半導(dǎo)體裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體裝置，在該半導(dǎo)體裝置上例如集成有鰭式場(chǎng)效應(yīng) 晶體管(fin field effect transistor)。
背景技術(shù)：
由場(chǎng)效應(yīng)晶體管(下文稱作FET)的尺寸日益減小而造成的柵極長(zhǎng)度 減小會(huì)導(dǎo)致短溝道效應(yīng)。這種效應(yīng)即使在沒(méi)有任何源極漏極溝道 (source-to-drain channel)的情況下，也會(huì)引起漏極電流流動(dòng)。為了抑制這 種效應(yīng)，提出了鰭型FET (下文稱作FinFET)。這種FinFET已經(jīng)被含有 記憶的邏輯學(xué)主要地研究和開(kāi)發(fā)(例如參照日本專利特開(kāi)公報(bào)No. 2006-310847)。
下面參照?qǐng)D21A 圖22C來(lái)說(shuō)明迄今己經(jīng)提出的FinFET的結(jié)構(gòu)。圖 21A 21C是圖示了單輸入柵極成對(duì)晶體管的示例的圖。圖22A 22C是圖 示了雙輸入柵極成對(duì)晶體管的示例的圖。
如圖21A所示，在各個(gè)(鰭式)活性層510 (1)~510 (6)的一端上形成有 源極擴(kuò)散層520，在各個(gè)(鰭式)活性層510 (1)~510 (6)的另一端上形成有 漏極擴(kuò)散層530?；钚詫?10 (1)~510 (6)從半導(dǎo)體基板上突出。FinFET (1) FinFET (6)由在源極擴(kuò)散層520與漏極擴(kuò)散層530之間形成的柵極電 極550形成。
于是，漏極區(qū)域DrainJ由活性層510 (1) 510 (3)的漏極擴(kuò)散層530 形成，并且漏極區(qū)域Drain—2由活性層510 (4)~510 (6)的漏極擴(kuò)散層530 形成?；钚詫?10 (1)~510 (6)的源極擴(kuò)散層520被共源極區(qū)域S連接在一起。柵極電極550還與共柵極接觸器540連接。
圖21C的等效電路圖中所示的晶體管500-1由FinFET (1) FinFET (3) 形成，并且晶體管500-2由FinFET (4) FinFET (6)形成。
圖21C所示的具有共源極和共柵極且并聯(lián)連接的成對(duì)晶體管500-1 和500-2被稱為單輸入柵極成對(duì)晶體管。
圖21B圖示了圖21A所示的FinFET (1) FinFET (3)和FinFET (4) FinFET (6)被配置為關(guān)于共源極區(qū)域S在垂直方向上彼此相對(duì)的示 例。
另一方面，圖22A圖示了雙輸入柵極成對(duì)晶體管的示例。在這些成 對(duì)晶體管中，F(xiàn)inFET (1) FinFET (3)通過(guò)柵極電極550-1與柵極接觸器 540-1連接，并且FinFET (4) FinFET (6)通過(guò)柵極電極550-2與柵極接觸 器540-2連接。
圖22B圖示了 FinFET (1) FinFET (3)和FinFET (4) FinFET (6)被配 置為關(guān)于共源極區(qū)域S在垂直方向上彼此相對(duì)的示例。
圖22C圖示了上述示例的等效電路圖。
圖21A和22A所示的示例的缺點(diǎn)在于，晶體管之間的間距寬度(pitch width)很長(zhǎng)。晶體管之間的最短可能間距寬度是提供晶體管之間良好匹配 的最佳方法。然而，這種方法包含要使間距寬度減小的技術(shù)困難。
在圖21B和圖22B所示的示例中，源極擴(kuò)散層520為各晶體管共用。 為此，電流以彼此相反的方向流過(guò)在兩個(gè)晶體管的活性層510中形成的 溝道。結(jié)果，由該過(guò)程產(chǎn)生的影響會(huì)對(duì)晶體管造成不利的影響(例如，離 子注入的陰影效果)，從而導(dǎo)致晶體管之間的不良匹配。

發(fā)明內(nèi)容
期望提供一種半導(dǎo)體裝置，該半導(dǎo)體裝置能提供集成的鰭式場(chǎng)效應(yīng) 晶體管之間窄的間距寬度和極好的匹配。
本發(fā)明第一實(shí)施例的半導(dǎo)體裝置包括第一晶體管和第二晶體管。所 述第一晶體管和所述第二晶體管各由多個(gè)鰭式晶體管形成。所述第一晶
體管和所述第二晶體管被并聯(lián)連接從而在電氣方面共用源極。所述多個(gè)鰭式晶體管各自包括鰭式活性層。所述鰭式活性層從半導(dǎo)體基板上突出。 在所述鰭式活性層的一端上形成有用作所述源極的源極層且在所述鰭式 活性層的另一端上形成有漏極層，從而形成溝道區(qū)域。所述鰭式活性層 被配置為平行地彼此相鄰。所述漏極層被布置為使電流在所述第一晶體 管與所述第二晶體管中以相反的方向流過(guò)所述多個(gè)鰭式晶體管。
柵極電極應(yīng)優(yōu)選隔著絕緣膜而被形成在所述漏極層與所述源極層之 間的各個(gè)所述鰭式活性層上。各個(gè)所述鰭式活性層上的所述柵極電極應(yīng) 優(yōu)選被連接在一起。
柵極電極應(yīng)優(yōu)選隔著絕緣膜而被形成在所述漏極層與所述源極層之 間的各個(gè)所述鰭式活性層上。在所述第一晶體管中的各個(gè)所述鰭式活性 層上的所述柵極電極應(yīng)優(yōu)選被連接在一起。在所述第二晶體管中的各個(gè) 所述鰭式活性層上的所述柵極電極應(yīng)優(yōu)選被連接在一起。
所述半導(dǎo)體裝置應(yīng)優(yōu)選包括適于維持各個(gè)所述鰭式活性層的形態(tài)的 偽活性層。
所述半導(dǎo)體裝置應(yīng)優(yōu)選適于維持各個(gè)所述柵極電極的形態(tài)的偽柵極 電極。
如果所述第一晶體管和所述第二晶體管的尺寸不同，則應(yīng)優(yōu)選將所 述多個(gè)鰭式晶體管劃分成第一區(qū)域和第二區(qū)域。所述第一區(qū)域由使得所
述第一晶體管與所述第二晶體管之間的尺寸比為1:1的鰭式晶體管形成。 所述第二區(qū)域由除了用于形成所述第一區(qū)域的鰭式晶體管之外的剩余鰭 式晶體管形成。在所述第二區(qū)域中所形成的各個(gè)鰭式晶體管的鰭式活性 層按照對(duì)稱的方式形成所述第一晶體管或所述第二晶體管的漏極，使得 從所述第一晶體管或所述第二晶體管的漏極流出的電流相互抵消掉。
所述半導(dǎo)體裝置應(yīng)優(yōu)選包括多個(gè)晶體管，所述多個(gè)晶體管包括所述 第一晶體管和所述第二晶體管。在所述多個(gè)晶體管中，為了減少由所述 半導(dǎo)體基板上的方位產(chǎn)生的潛在影響，將所述第一晶體管和所述第二晶 體管的鰭式活性層按照與其它晶體管的鰭式活性層不同的方位定位。
本發(fā)明實(shí)施例的半導(dǎo)體裝置包括第一晶體管和第二晶體管。所述第 一晶體管和所述第二晶體管各由多個(gè)鰭式晶體管形成。所述第一晶體管和所述第二晶體管被并聯(lián)連接從而共用源極。所述多個(gè)鰭式晶體管各自 包括鰭式活性層。所述鰭式活性層從半導(dǎo)體基板上突出。在所述鰭式活 性層的一端上形成有用作所述源極的源極層且在所述鰭式活性層的另一 端上形成有漏極層，從而形成溝道區(qū)域。各個(gè)所述鰭式活性層被配置為
平行地彼此相鄰，因此各個(gè)所述鰭式活性層的漏極層交替地形成所述第 一晶體管和所述第二晶體管的漏極。
本發(fā)明提供了一種半導(dǎo)體裝置，該半導(dǎo)體裝置提供了集成的鰭式場(chǎng) 效應(yīng)晶體管之間的窄間距寬度和極好匹配。


圖1是圖示了第一實(shí)施例的半導(dǎo)體裝置的示例的平面圖2A和圖2B是圖示了圖1所示的半導(dǎo)體裝置的截面圖3是圖1所示的半導(dǎo)體裝置的等效電路圖4是圖示了第一實(shí)施例的半導(dǎo)體裝置的示例的立體圖5是用于說(shuō)明第一實(shí)施例的半導(dǎo)體裝置的工作的圖6是圖示了第一實(shí)施例的半導(dǎo)體裝置的變形例的平面圖7是圖示了第二實(shí)施例的半導(dǎo)體裝置的示例的平面圖8是圖7所示的半導(dǎo)體裝置的等效電路圖9是圖示了第二實(shí)施例的半導(dǎo)體裝置的變形例的平面圖IO是圖示了第三實(shí)施例的半導(dǎo)體裝置的示例的平面圖IIA和圖IIB是用于說(shuō)明第三實(shí)施例的半導(dǎo)體裝置的示例的截面
圖12是圖示了第四實(shí)施例的半導(dǎo)體裝置的示例的平面圖； 圖13是圖示了第五實(shí)施例的半導(dǎo)體裝置的示例的平面圖； 圖14A和圖14B是用于說(shuō)明第五實(shí)施例的半導(dǎo)體裝置的示例的截面
圖15是圖示了第六實(shí)施例的半導(dǎo)體裝置的示例的平面圖；圖16是圖示了第七實(shí)施例的半導(dǎo)體裝置的示例的平面圖n是圖示了第七實(shí)施例的半導(dǎo)體裝置的變形例的平面圖18是圖示了第八實(shí)施例的半導(dǎo)體裝置的示例的平面圖19是圖示了第八實(shí)施例的半導(dǎo)體裝置的變形例的平面圖20是圖示了第九實(shí)施例的半導(dǎo)體裝置的示例的平面圖21A 21C是圖示了單輸入柵極成對(duì)晶體管的示例的圖；以及
圖22A 22C是圖示了雙輸入柵極成對(duì)晶體管的示例的圖。
具體實(shí)施例方式
下面參照

本發(fā)明的優(yōu)選實(shí)施例。
第一實(shí)施例
圖1是圖示了本實(shí)施例的半導(dǎo)體裝置的示例的平面圖。圖2A和圖 2B是圖1所示的半導(dǎo)體裝置的截面圖。應(yīng)注意的是，圖2A是沿圖1中 的線Ll-L2的截面圖，并且圖2B是沿圖1中的線L3-L4的截面圖。圖3 是圖1所示的半導(dǎo)體裝置的等效電路圖。圖4是圖示了本實(shí)施例的半導(dǎo) 體裝置的示例的立體圖。
在圖1所示的半導(dǎo)體裝置10中，八個(gè)鰭式活性層(下文簡(jiǎn)稱為活性 層)ll按照相互之間的間距寬度為H的關(guān)系被配置著，并使得這八個(gè)鰭 式活性層與柵極電極13交叉。柵極電極13與柵極接觸器12連接。間距 寬度H取決于相鄰的活性層11之間的距離。
應(yīng)注意的是，在下面給出的優(yōu)選實(shí)施例的說(shuō)明中，鰭式活性層和其 它元件的數(shù)量?jī)H是為了便于說(shuō)明而提供的示例。為方便起見(jiàn)，可將圖1 中的活性層11在紙面上從左至右表示為活性層11 (1)~11 (8)(例如，活 性層ll (l)對(duì)應(yīng)于圖1中一圓圈內(nèi)的數(shù)字)。類似地，按照相同的方式適 當(dāng)?shù)乇硎境鯢inFET和電流ID，艮卩FinFET (1) FinFET (8)。
接著，主要參照?qǐng)D2A說(shuō)明沿圖1中的線L1-L2的截面圖。
由硅(Si)形成的活性層11 (1)~11 (8)從形成于半導(dǎo)體基板A上的氧化 硅(SiO》膜14上突出。活性層11 (l)-ll (8)的表面是被硅化的。除了與氧化硅膜14接觸的表面之外，各活性層11被柵極電極13覆
蓋。在活性層11與柵極電極13之間設(shè)有柵極絕緣膜15。柵極電極13 例如由多晶硅(poly Si)形成。
在圖2A中，配置在端部處的活性層ll (8)通過(guò)接觸孔17與柵極接 觸器12連接，該接觸孔17是在覆蓋著柵極電極13的絕緣性第一層間膜 16的一部分中被制成的。
例如，使用鎢將接觸孔17和后面說(shuō)明的其它接觸孔(圖2B中的 "110" 、 "115" 、 "117"和"118")全部填滿。此外，柵極接觸器12 以及其它電極，即后面說(shuō)明的電極111、漏極電極114和源極電極116 是由鋁形成的。然而，這些電極的材料不是特定地局限于鋁，而是可以 使用任何其它的導(dǎo)電材料。
接著，主要參照?qǐng)D2B說(shuō)明沿圖1中線L3-L4的截面圖。
在圖1所示的活性層11 (3)的一端上形成有漏極擴(kuò)散層18，在另一 端上形成有源極擴(kuò)散層19。
漏極擴(kuò)散層18通過(guò)在第一層間膜16中制成的接觸孔110與電極111 連接。
電極111通過(guò)在覆蓋著電極111頂部的絕緣性第二層間膜112中制 成的接觸孔113與漏極電極114連接。
另一方面，源極擴(kuò)散層19通過(guò)在第一層間膜16中制成的接觸孔115 與源極電極116連接。
如圖2B和圖4所示，一個(gè)FinFET由如下單元形成活性層11的 漏極擴(kuò)散層18和源極擴(kuò)散層19，通過(guò)接觸孔與上述擴(kuò)散層連接的電極 (114和116)，隔著柵極絕緣膜15在活性層11上形成的柵極電極13，以 及與該布線連接的柵極接觸器12。
假設(shè)漏極擴(kuò)散層18和源極擴(kuò)散層19均由n型層形成。如果向柵極 接觸器12施加?xùn)艠O電壓V(js，并向漏極電極114與源極電極116之間施 加電壓VDS，因此向漏極擴(kuò)散層18施加正電壓，則會(huì)在源極擴(kuò)散層19 與漏極擴(kuò)散層18之間形成溝道，從而使漏極電流從漏極擴(kuò)散層18流向源極擴(kuò)散層19。
另一方面，在圖2B中的L3側(cè)上所示的活性層11中形成有源極擴(kuò) 散層19。該源極擴(kuò)散層19形成了圖1所示的共源極區(qū)域S(A)的一部分。 該活性層11的源極擴(kuò)散層19通過(guò)在第一層間膜16中制成的接觸孔118 與源極電極119連接。
接著參照?qǐng)D3所示的等效電路圖說(shuō)明圖1所示的FinFET的配置。
圖1所示的晶體管Trl和Tr2包括八個(gè)FinFET。如圖3所示，晶體 管Trl和Tr2具有共柵極并且在它們的源極處并聯(lián)連接。
更具體地，第一晶體管包括FinFET (1)、 FinFET (3)、 FinFET (5)和 FinFET (7)，并且第二晶體管包括FinFET (2)、 FinFET (4)、 FinFET (6) 和FinFET (8)。
由各個(gè)FinFET交替地構(gòu)成晶體管Trl的漏極DL和晶體管Tr2的漏 極DR。
更詳細(xì)地說(shuō)，F(xiàn)inFET (l)和FinFET (3)的電極111通過(guò)接觸孔113被 漏極電極114連接在一起，從而形成漏極區(qū)域DL(A)。
同樣地，F(xiàn)inFET (5)和FinFET (7)的電極111通過(guò)接觸孔113被漏極 電極114連接在一起，從而形成漏極區(qū)域DL(B)。
為了說(shuō)明圖1，將漏極區(qū)域分別表示為"DL(A)"和"DL(B)"。然 而，在更上面的層上將漏極區(qū)域DL(A)和DL(B)連接在一起，從而形成 圖3所示的晶體管Trl的漏極DL (漏極區(qū)域DL)。
類似于如上所述，利用FinFET (2)和FinFET (4)的電極111形成了漏 極區(qū)域DR(A)，并且利用FinFET (6)和FinFET (8)的電極111形成了漏極 區(qū)域DR(B)。
然后，在更上面的層上將該漏極區(qū)域DR(A)和DR(B)連接在一起， 從而形成圖3所示的晶體管Tr2的漏極DR (漏極區(qū)域DR)。
另一方面，F(xiàn)inFET (l)禾卩FinFET (3)的源極電極116連接在一起，并 且FinFET (5)和FinFET (7)的源極電極119也連接在一起，從而構(gòu)成晶體 管Trl的源極。同樣地，F(xiàn)inFET (2)和FinFET (4)的源極電極119連接在一起，并且 FinFET (6)和FinFET (8)的源極電極116也連接在一起，從而構(gòu)成晶體管 Tr2的源極。
為了使圖3所示的晶體管Trl和Tr2的源極連接在一起，將已連接 在一起的FinFET (l)和FinFET (3)的源極電極116與已連接在一起的 FinFET (6)和FinFET (8)的源極電極116連接在一起，從而形成共源極區(qū) 域S(A)。
同樣地，利用FinFET (2)、 FinFET (4)、 FinFET (5)和FinFET (7)形 成了共源極區(qū)域S(B)。
盡管為了便于說(shuō)明而將共源極區(qū)域表示為"S(A)"和"S(B)"，但 如圖3所示，晶體管Trl和Tr2的源極連接在一起。
應(yīng)注意的是，圖1所示的區(qū)間X上的連接可以不用FinFET (1)、 FinFET (3)、 FinFET (6)和FinFET (8)的源極電極116來(lái)形成，而用活性 層11來(lái)形成。圖l所示的區(qū)間Y上的連接也是如此。
上述成對(duì)的且并聯(lián)連接的晶體管Trl和Tr2被稱為單輸入柵極成對(duì) 晶體管。
接著參照?qǐng)D5說(shuō)明圖1所示的半導(dǎo)體裝置10的工作。圖5是說(shuō)明本 實(shí)施例的半導(dǎo)體裝置的工作的圖。
如果向柵極接觸器12施加?xùn)艠O電壓Vcjs，并向漏極區(qū)域DL和DR 的漏極電極114與共源極區(qū)域S(A)和S(B)之間施加電壓VDS，因此向各 活性層11的漏極擴(kuò)散層18施加正電壓，則會(huì)在源極擴(kuò)散層19與漏極擴(kuò) 散層18之間形成溝道，從而使電流ID從漏極擴(kuò)散層18流向源極擴(kuò)散層 19(圖5中的箭頭表示電流ID的流動(dòng)方向)。
更具體地，電流ID (l)流過(guò)FinFET (1)，并且電流ID (3)流過(guò)FinFET (3)，電流ID (l)和電流ID (3)都從漏極區(qū)域DL(A)流向共源極區(qū)域S(A)。
電流ID (2)流過(guò)FinFET (2)，并且電流ID (4)流過(guò)FinFET (4)，電流 ID (2)和電流ID (4)都從漏極區(qū)域DR(A)流向共源極區(qū)域S(B)。
電流ID (5)流過(guò)FinFET (5)，并且電流ID (7)流過(guò)FinFET (7)，電流ID (5)和電流ID (7)都從漏極區(qū)域DL(B)流向共源極區(qū)域S(B)。
電流ID (6)流過(guò)FinFET (6)，并且電流ID (8)流過(guò)FinFET (8),電流 ID (6)和電流ID (8)都從漏極區(qū)域DR(B)流向共源極區(qū)域S(A)。
然而，電流ID(1)和ID(3)的方向與電流ID(5)和ID(7)的方向相反。 同樣地，電流ID (2)和ID (4)的方向與電流ID (6)和ID (8)的方向相反。
圖1所示的FinFET的配置和連接確保了由成對(duì)的晶體管Trl和Tr2 構(gòu)成的成對(duì)晶體管中的全體電流方向的匹配。
本實(shí)施例防止了由于電流流動(dòng)方向的不同而從該過(guò)程中產(chǎn)生的潛在 影響。這使得能夠以無(wú)浪費(fèi)的方式來(lái)配置FinFET，從而提供了晶體管之 間的小間距寬度。
第一實(shí)施例的變形例
下面說(shuō)明第一實(shí)施例的變形例。圖6是圖示了本實(shí)施例的半導(dǎo)體裝 置的變形例的平面圖。
在如圖6所示的半導(dǎo)體裝置10a的情況下，可將柵極接觸器12和柵 極接觸器12a分別連接在柵極電極13的各側(cè)上。結(jié)果，柵極接觸器12a 通過(guò)接觸孔17a與柵極電極13連接。
在本實(shí)施例中，已經(jīng)說(shuō)明了兩個(gè)FinFET的源極及漏極被連接在一起 的情況。然而，也可將兩個(gè)以上FinFET的源極及漏極連接在一起。在此 情況下，與柵極電極13交叉的FinFET的數(shù)量至少為12。
第二實(shí)施例
圖7是圖示了本實(shí)施例的半導(dǎo)體裝置的示例的平面圖。圖8是圖7 所示的半導(dǎo)體裝置的等效電路圖。
半導(dǎo)體裝置10b包括具有兩個(gè)柵極接觸器12ai和12a2的成對(duì)晶體 管。如圖8所示，該成對(duì)晶體管相互獨(dú)立地控制兩個(gè)柵極。本實(shí)施例通 過(guò)設(shè)置三個(gè)共源極區(qū)域S(A)、S(B)和S(C)來(lái)提供圖8所示的成對(duì)晶體管。 下面說(shuō)明本實(shí)施例與第一實(shí)施例的區(qū)別。
如圖8所示，晶體管Trl和Tr2具有相互獨(dú)立的柵極輸入，并在晶 體管Trl和Tr2的源極處并聯(lián)連接。更具體地，晶體管Trla包括FinFET (1)、 FinFET (3)、 FinFET (5)和 FinFET (7),并且晶體管Tr2a包括FinFET (2)、 FinFET (4)、 FinFET (6) 和FinFET (8)。
在與第一實(shí)施例中漏極區(qū)域的位置不同的位置處，形成了漏極區(qū)域 DL(A)、 DL(B)、 DR(A)和DR(B)。然而，與各個(gè)漏極區(qū)域連接的FinFET 與第一實(shí)施例中的FinFET相同。
與第一實(shí)施例不同的是，為了將圖8所示晶體管Trla和Tr2a的源 極連接在一起，將已連接在一起的FinFET (l)和FinFET (3)的源極電極 116與已連接在一起的FinFET (2)和FinFET (4)的源極電極116連接在一 起，從而形成共源極區(qū)域S(A)。
同樣地，利用FinFET (5)和FinFET (7)形成共源極區(qū)域S(B)，并利 用F!nFET (6}fn FlnPET (8)形成共源極1^1家S(C)。
圖7所示的FinFET的配置和連接允許將兩個(gè)晶體管的源極連接在一 起以作為圖8所示的源極S。
通過(guò)將FinFET (1)、 FinFET (3)、 FinFET (5)和FinFET (7)的柵極電 極13al —起連接至柵極接觸器12al，來(lái)形成圖8所示的晶體管Trla的 柵極。
同樣地，通過(guò)將FinFET (2)、 FinFET (4)、 FinFET (6)和FinFET (8) 的柵極電極13a2—起連接至柵極接觸器12a2，來(lái)形成圖8所示的晶體管 Tr2a的柵極。
上述說(shuō)明的成對(duì)的晶體管被稱為雙輸入柵極成對(duì)晶體管。
如果向柵極接觸器12施加?xùn)艠O電壓V(3s，并向圖7所示的漏極區(qū)域 DL(A)、 DL(B)、 DR(A)和DR(B)的漏極電極114與共源極區(qū)域S(A) S(C) 之間施加電壓VDS，因此向各活性層11的漏極擴(kuò)散層18施加正電壓， 則會(huì)在源極擴(kuò)散層19與漏極擴(kuò)散層18之間形成溝道，從而使電流ID從 漏極擴(kuò)散層18流向源極擴(kuò)散層19。
更具體地，電流ID (l)和ID (3)從漏極區(qū)域DL(A)流向共源極區(qū)域 S(A)，并且電流ID (2)和ID (4)從漏極區(qū)域DR(A)流向共源極區(qū)域S(A)。電流ID (5)和ID (7)從漏極區(qū)域DL(B)流向共源極區(qū)域S(B)，并且電 流ID (6)和ID (8)從漏極區(qū)域DR(B)流向共源極區(qū)域S(C)。
然而，電流ID (l)和ID (3)的方向與電流ID (5)和ID (7)的方向相反。 同樣地，電流ID (2)和ID (4)的方向與電流ID (6)和ID (8)的方向相反。
圖7所示的FinFET的配置和連接確保了由成對(duì)的晶體管Trl和Tr2 構(gòu)成的成對(duì)晶體管中的全體電流方向的匹配。
本實(shí)施例防止了由于電流流動(dòng)方向的不同而從該過(guò)程中產(chǎn)生的潛在 影響。這使得能夠以無(wú)浪費(fèi)的方式配置FinFET，從而提供了晶體管之間 的小間距寬度H。
第二實(shí)施例的變形例
下面說(shuō)明第二實(shí)施例的z^MI。圖9 ^M示了第:i^旌御的半導(dǎo)體
裝置的變形例的平面圖。
在如圖9所示的半導(dǎo)體裝置10c的情況下，可將柵極接觸器12ai和 12cl分別連接在柵極電極13al的各側(cè)上?？蓪艠O接觸器12a2和12c2 分別連接在柵極電極13a2的各側(cè)上。結(jié)果，柵極接觸器12d通過(guò)接觸孔 17cl與柵極電極Bal連接，并且柵極接觸器12c2通過(guò)接觸孔17c2與柵 極電極13a2連接。
第三實(shí)施例
圖10圖示了本實(shí)施例的半導(dǎo)體裝置的示例的平面圖。圖IIA是圖1 所示的半導(dǎo)體裝置的截面圖。圖IIB是圖IO所示的半導(dǎo)體裝置的截面圖。 然而應(yīng)注意的是，圖IIA和圖IIB所示的截面圖是從圖10中所示的方 向A觀看的并且僅示出了在半導(dǎo)體基板A上的活性層11。
半導(dǎo)體裝置10d具有分別在圖1所示半導(dǎo)體裝置10 (單輸入柵極成 對(duì)晶體管)的活性層11各側(cè)端上形成的偽活性層120a和120b。與其它活 性層11 一樣，偽活性層120a和120b被形成在柵極電極13的下面層上。
在如圖IIA所示的不含兩個(gè)偽活性層120a和120b的情況下，活性 層11的圖形重復(fù)性被中斷，因此由于光刻的原因而使得活性層11 (l)和 11 (8)的圖形比其它活性層更易于崩塌。為此，如圖IIB所示，在活性層11 (l)一側(cè)上形成有偽活性層120a， 并在活性層11 (8)—側(cè)上形成有偽活性層120b。這防止了在兩端處的活 性層11 (l)和11 (8)的圖形的潛在崩塌。
第四實(shí)施例
圖12是圖示了本實(shí)施例的半導(dǎo)體裝置的示例的平面圖。
與第三實(shí)施例的原因相同，半導(dǎo)體裝置10e具有分別在圖7所示半 導(dǎo)體裝置10b (雙輸入柵極成對(duì)晶體管)的活性層11各側(cè)端上形成的偽活 性層120a和120b。與其它活性層11 一樣，偽活性層120a和120b被形 成在柵極電極13的下面層上。
與第三實(shí)施例一樣，本實(shí)施例通過(guò)設(shè)置偽活性層120a和120b，也 防止了在兩端處的活性層11 (l)和11 (8)的圖形的潛在崩塌。
第五實(shí)施例
圖13是圖示了本實(shí)施例的半導(dǎo)體裝置的示例的平面圖。圖14A是 圖1所示的半導(dǎo)體裝置的截面圖。圖14B是圖13所示的半導(dǎo)體裝置的截 面圖。然而應(yīng)注意的是，圖14A和圖14B所示的截面圖是從圖13中所 示的方向A觀看的并且僅示出了在半導(dǎo)體基板A上的柵極電極13。
半導(dǎo)體裝置10f具有在圖1所示的半導(dǎo)體裝置10 (單輸入柵極成對(duì) 晶體管)中形成的偽柵極電極121a和121b。偽柵極電極121a和121b被 形成為與柵極電極13平行并位于共源極區(qū)域S(A)和S(B)的旁邊。
在如圖14A所示的不含兩個(gè)偽柵極電極121a和121b的情況下，柵 極電極13是孤立的，因此由于光刻的原因而使得圖形很可能崩塌。
為此，如圖14B所示，分別在柵極電極13旁邊的各側(cè)上形成有偽柵 極電極121a和121b。這防止了柵極電極13的圖形的潛在崩塌。
第六實(shí)施例
圖15是圖示了本實(shí)施例的半導(dǎo)體裝置的示例的平面圖。
半導(dǎo)體裝置10g具有在圖7所示的半導(dǎo)體裝置10b中形成的偽柵極 電極121a和121b。偽柵極電極121a和121b被形成為與柵極電極13al 和13a2平行，并位于共源極區(qū)域S(B)和S(C)的旁邊。與第五實(shí)施例一樣，本實(shí)施例通過(guò)設(shè)置偽柵極電極121a和121b， 也防止了柵極電極13al和Ba2的圖形的潛在崩塌。
第七實(shí)施例
圖16是圖示了本實(shí)施例的半導(dǎo)體裝置的示例的平面圖。
在第一 第六實(shí)施例中，用于形成晶體管Trl的漏極DL的漏極區(qū)域 DL (參照?qǐng)D3)與用于形成晶體管Tr2的漏極DR的漏極區(qū)域DR的尺寸相 等。因此，晶體管Trl和Tr2的尺寸也相等。然而，不能依據(jù)FinFET的 配置來(lái)調(diào)整活性層U的數(shù)量。這會(huì)發(fā)生尺寸比不是1比1的情況。結(jié)果， 在一些區(qū)域中電流ID不會(huì)相互抵消。
對(duì)于半導(dǎo)體裝置10h，下面通過(guò)以晶體管Trl與Tr2之間的尺寸比為 3:1的單輸入柵極成對(duì)晶體管作為示例，來(lái)說(shuō)明怎樣實(shí)現(xiàn)全體電流方向的 匹配。
在本實(shí)施例中，如果尺寸比是3:1，則將FinFET分成兩個(gè)區(qū)域區(qū) 域REG1和區(qū)域REG2，區(qū)域REG1包括使尺寸比為1:1的FinFET，區(qū) 域REG2比區(qū)域REG1大(或小)并包括剩余的FinFET。
圖16中所示的附圖標(biāo)記L表示從漏極區(qū)域DL流出的電流ID，并 且附圖標(biāo)記R表示從漏極區(qū)域DR流出的電流ID。晶體管Trl由FinFET (1)、 FinFET (3)和FinFET (5) FinFET (8)形成。晶體管Tr2由FinFET (2) 和FinFET (4)形成。
因此，晶體管Trl和Tr2在尺寸上有所不同。然而，由于區(qū)域REG1 中的FinFET形成了互不相同的漏極區(qū)域，由于FinFET (l)和FinFET (4) 形成了共源極區(qū)域S(A)，并且由于FinFET (2)和FinFET (3)形成了共源 極區(qū)域S(B),因此該區(qū)域中晶體管Trl與Tr2之間的尺寸比為1:1。
在區(qū)域REG2中，全部的FinFET形成了晶體管Trl的漏極區(qū)域DL。 然而，F(xiàn)inFET (5)和FinFET (7)形成了共源極區(qū)域S(C),并且FinFET (6) 和FinFET (8)按照對(duì)稱的方式形成了共源極區(qū)域S(D)，從而使從晶體管 Trl的漏極區(qū)域DL流出的電流ID的極性為0。
如上所述，考慮了電流ID之極性的FinFET的配置和連接防止了從該過(guò)程中產(chǎn)生的潛在影響，因此確保了區(qū)域REG2中的全體電流方向的 匹配。
應(yīng)注意的是，即使晶體管Trl與Tr2之間的尺寸比為1:4，本實(shí)施例 也是優(yōu)選適用的。
第七實(shí)施例的變形例
下面說(shuō)明本實(shí)施例的變形例。圖17是圖示了本實(shí)施例的半導(dǎo)體裝置 的變形例的平面圖。
可按照?qǐng)D17所示的半導(dǎo)體裝置10i那樣，在區(qū)域REG2中配置并連 接FinFET 。
更具體地，在區(qū)域REG2中，F(xiàn)inFET (5)和FinFET (6)形成了共源極 區(qū)域S(C)，并且FinFET (7)和FinFET (8)按照對(duì)稱的方式形成了共源極區(qū) 域S(D)，因此從晶體管Trl的漏極區(qū)域DL流出的電流ID的極性為0。
如圖16和圖17所示的FinFET的配置和連接確保了兩個(gè)晶體管之間 的尺寸比不為1:1的成對(duì)晶體管中的全體電流方向的匹配。
第八實(shí)施例
圖18是圖示了本實(shí)施例的半導(dǎo)體裝置10j的示例的平面圖。
與第七實(shí)施例一樣，通過(guò)以漏極區(qū)域DL與DR之間的尺寸比為3:1 的雙輸入柵極成對(duì)晶體管作為示例，來(lái)說(shuō)明本實(shí)施例。
如圖18所示，晶體管Trla由FinFET (1)、 FinFET (3)和FinFET (5) FinFET(8)形成，并且晶體管Tr2a由FinFET (2)禾卩FinFET (4)形成。
在區(qū)域REG1中，F(xiàn)inFET形成了互不相同的漏極區(qū)域。FinFET (1) 和FinFET (2)形成了共源極區(qū)域S(A)。 FinFET (3)形成了共源極區(qū)域 S(B)。 FinFET (4)形成了共源極區(qū)域S(C)。
在區(qū)域REG2中，全部的FinFET形成了相同的漏極區(qū)域DL 。 FinFET (5)和FinFET (7)形成了共源極區(qū)域S (C)，并且FinFET (6)和FinFET (8) 按照對(duì)稱的方式形成了共源極區(qū)域S(E)，因此從晶體管Trla的漏極區(qū)域 DL流出的電流ID的極性為0。如上所述，考慮了電流ID之極性的FinFET的配置和連接防止了從 該過(guò)程中產(chǎn)生的潛在影響，因此也確保了區(qū)域REG2中的全體電流方向 的匹配。
第八實(shí)施例的變形例
下面說(shuō)明本實(shí)施例的變形例。圖19是圖示了本實(shí)施例的半導(dǎo)體裝置 的變形例的平面圖。
可按照?qǐng)D19所示的半導(dǎo)體裝置10k那樣，在區(qū)域REG2中配置并連 接FinFET。
更具體地，在區(qū)域REG1中，按照與圖7所示的FinFET (1) FinFET (4)相同的方式來(lái)配置并連接各FinFET。
在區(qū)域REG2中，F(xiàn)inFET (5)和FinFET (6)用于形成區(qū)域REG 1的共 源極區(qū)域S(A)和共漏極區(qū)域D(B)，并且FinFET (7)和FinFET (8)按照對(duì) 稱的方式形成了共源極區(qū)域S(B)和共漏極區(qū)域D(C)，因此從晶體管Trla 的漏極區(qū)域DL流出的電流ID的極性為0。
圖18和圖19所示的FinFET的配置和連接防止了從該過(guò)程中產(chǎn)生的 潛在影響，因此確保了兩個(gè)晶體管之間的尺寸比不為1:1的成對(duì)晶體管 中的全體電流方向的匹配。
第九實(shí)施例
圖20是圖示了本實(shí)施例的半導(dǎo)體裝置的示例的平面圖。
在本實(shí)施例中，配置有兩個(gè)如圖l所示的半導(dǎo)體裝置10，從而減小 由基板方位產(chǎn)生的影響。
更具體地，在半導(dǎo)體基板上形成了如圖20所示的半導(dǎo)體裝置20， 并使得用于形成兩個(gè)半導(dǎo)體裝置10中所包含的成對(duì)晶體管的鰭式活性層 11被定位為相互垂直(兩對(duì)晶體管連接在一起，其中的一對(duì)被垂直布置 著，另一對(duì)被水平布置著)。
這種配置使得由電流引起的從基板方位產(chǎn)生的影響減小。
在本實(shí)施例中，是將具有單輸入柵極成對(duì)晶體管的半導(dǎo)體裝置作為 示例。然而，也可將本實(shí)施例應(yīng)用于具有雙輸入柵極成對(duì)晶體管、偽活性層或偽布線層的半導(dǎo)體裝置上。因此，可能有各種組合。
因此，本實(shí)施例的半導(dǎo)體裝置包括第一晶體管Td和第二晶體管
Tr2。第一晶體管和第二晶體管各由多個(gè)鰭式晶體管形成。第一晶體管和
第二晶體管被并聯(lián)連接從而在電氣方面共用源極。多個(gè)鰭式晶體管
FinFET各自包括鰭式活性層11。鰭式活性層11從半導(dǎo)體基板A上突出。 在鰭式活性層11的一端上形成有作為源極的源極擴(kuò)散層19，并且在鰭式 活性層11的另一端上形成有漏極擴(kuò)散層18，從而形成溝道區(qū)域。
鰭式活性層11被配置為平行地彼此相鄰。漏極層DL和DR被配置 為使電流在第一晶體管Trl與第二晶體管Tr2中以相反的方向流過(guò)多個(gè) 鰭式晶體管FinFET。這不僅得到了無(wú)浪費(fèi)的FinFET的配置，還提供了 活性層之間的小間距寬度。
結(jié)果，可以消除由于用于形成成對(duì)晶體管的各晶體管之間的電流流 動(dòng)方向而從該過(guò)程中產(chǎn)生的潛在影響，從而提供了良好的匹配。
應(yīng)注意的是，F(xiàn)inFET的配置和連接不限于上述各實(shí)施例，而是在本 發(fā)明的范圍內(nèi)可進(jìn)行修改。
本領(lǐng)域技術(shù)人員應(yīng)當(dāng)理解，依據(jù)設(shè)計(jì)要求和其它因素，可以在本發(fā) 明所附的權(quán)利要求或其等同物的范圍內(nèi)進(jìn)行各種修改、組合、次組合及 改變。
權(quán)利要求
1. 一種半導(dǎo)體裝置，其包括第一晶體管和第二晶體管，所述第一晶體管和所述第二晶體管各由多個(gè)鰭式晶體管形成，并且所述第一晶體管和所述第二晶體管被并聯(lián)連接從而在電氣方面共用源極，其中，所述多個(gè)鰭式晶體管各自包括鰭式活性層，所述鰭式活性層從半導(dǎo)體基板上突出，在所述鰭式活性層的一端上形成有用作所述源極的源極層且在所述鰭式活性層的另一端上形成有漏極層，從而形成溝道區(qū)域，所述鰭式活性層被配置為平行地彼此相鄰，并且所述漏極層被布置為使得電流在所述第一晶體管與所述第二晶體管中以相反的方向流過(guò)所述多個(gè)鰭式晶體管。
2. 如權(quán)利要求l所述的半導(dǎo)體裝置，其中，在所述漏極層與所述源極層之間的各個(gè)所述鰭式活性層上隔著絕緣 膜形成有柵極電極，并且各個(gè)所述鰭式活性層上的所述柵極電極被連接在一起。
3. 如權(quán)利要求l所述的半導(dǎo)體裝置，其中，在所述漏極層與所述源極層之間的各個(gè)所述鰭式活性層上隔著絕緣 膜形成有柵極電極，所述第一晶體管中的各個(gè)所述鰭式活性層上的所述柵極電極被連接 在一起，并且所述第二晶體管中的各個(gè)所述鰭式活性層上的所述柵極電極被連接 在一起。
4. 如權(quán)利要求2所述的半導(dǎo)體裝置，其包括適于維持各個(gè)所述鰭式 活性層的形態(tài)的偽活性層。
5. 如權(quán)利要求3所述的半導(dǎo)體裝置，其包括適于維持各個(gè)所述鰭式 活性層的形態(tài)的偽活性層。
6. 如權(quán)利要求2所述的半導(dǎo)體裝置，其包括適于維持各個(gè)所述柵極電極的形態(tài)的偽柵極電極。
7. 如權(quán)利要求3所述的半導(dǎo)體裝置，其包括適于維持各個(gè)所述柵極 電極的形態(tài)的偽柵極電極。
8. 如權(quán)利要求l所述的半導(dǎo)體裝置，其中，如果所述第一晶體管和所述第二晶體管的尺寸不同，則將所述多個(gè) 鰭式晶體管劃分成第一區(qū)域和第二區(qū)域，所述第一區(qū)域由使得所述第一 晶體管與所述第二晶體管之間的尺寸比為1:1的鰭式晶體管形成，并且 所述第二區(qū)域由除了用于形成所述第一區(qū)域的鰭式晶體管之外的剩余鰭 式晶體管形成，并且在所述第二區(qū)域中所形成的各個(gè)鰭式晶體管的鰭式活性層按照對(duì)稱 的方式形成所述第一晶體管或所述第二晶體管的漏極，使得從所述第一 晶體管或所述第二晶體管的漏極流出的電流相互抵消掉。
9. 如權(quán)利要求l所述的半導(dǎo)體裝置，其包括多個(gè)晶體管，所述多個(gè) 晶體管包括所述第一晶體管和所述第二晶體管，其中，在所述多個(gè)晶體管中，所述第一晶體管和所述第二晶體管的 鰭式活性層按照與其它晶體管的鰭式活性層不同的方位定位，以減少由 所述半導(dǎo)體基板上的方位所產(chǎn)生的潛在影響。
全文摘要
本發(fā)明公開(kāi)了一種半導(dǎo)體裝置，其包括第一晶體管和第二晶體管，所述第一晶體管和所述第二晶體管各由多個(gè)鰭式晶體管形成，并且所述第一晶體管和所述第二晶體管被并聯(lián)連接從而在電氣方面共用源極，其中所述多個(gè)鰭式晶體管各自包括鰭式活性層，所述鰭式活性層從半導(dǎo)體基板上突出，在所述鰭式活性層的一端上形成有用作所述源極的源極層且在所述鰭式活性層的另一端上形成有漏極層，從而形成溝道區(qū)域，所述鰭式活性層被配置為平行地彼此相鄰，并且所述漏極層被布置為使電流在所述第一晶體管與所述第二晶體管中以相反的方向流過(guò)所述多個(gè)鰭式晶體管。該半導(dǎo)體裝置提供了集成的鰭式場(chǎng)效應(yīng)晶體管之間的窄間距寬度和極好匹配。
文檔編號(hào)H01L27/088GK101533843SQ20091011876
公開(kāi)日2009年9月16日 申請(qǐng)日期2009年3月11日 優(yōu)先權(quán)日2008年3月12日
發(fā)明者大石哲也, 安茂博章, 水村章 申請(qǐng)人:索尼株式會(huì)社