專利名稱：一種多閾值場mosfet和多閾值場mosfet組的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于金屬氧化物半導(dǎo)體場效應(yīng)晶體管(Metal-Oxide—Semiconductor-Field-Effect-Transistor, MOSFET)技術(shù)領(lǐng)域，具體涉及一種多閾值場MOSFET (Multi-Vth Field MOSFET)和多閾值場MOSFET組，尤其涉及一種通過構(gòu)圖調(diào)整在STI( Shal low Trench Insulator:淺溝槽隔離層)層上的柵電極的圖形來確定其閾值電壓的多閾值場MOSFET。
MOSFET是集成電路中的基本元器件之一，其基本物理原理已經(jīng)被行業(yè)技術(shù)人員熟知。以下公式(1)中列出了 MOSFET的閾值電壓(Vth)的計(jì)算公式。<formula>formula see original document page 5</formula>公式(l)中，PW為閾值電壓，^s為平帶電壓，^為費(fèi)米勢(shì)差，A^為溝道襯底區(qū)域摻雜濃度(該公式為麗OSFET的計(jì)算公式)，S為介電常數(shù)，c。x
為單位面積電容。根據(jù)以上計(jì)算公式，閾值電壓的大小主要和^s、 ％、 ^、C^四個(gè)因素相關(guān)，在MOSFET管的結(jié)構(gòu)參數(shù)(如溝道摻雜濃度、柵電極材料、柵氧化層厚度等)固定的情況下，其閾值電壓是可以唯一確定的。
多閾值場MOSFET是MOSFET中的一種，它是應(yīng)用STI層作為MOS管的柵
背景技術(shù)：
介質(zhì)層。圖1所示為現(xiàn)有技術(shù)的多閾值場MOSFET的結(jié)構(gòu)示意圖。如圖1所示，該多闊值場MOSFET 100包括柵電極110、沖冊(cè)介質(zhì)層120、溝道區(qū)域130、源極(Source) 140、漏極(Drain) 150以及半導(dǎo)體襯底160。以襯底為P型為例，柵電極110上加正向電壓，會(huì)在溝道區(qū)域130出現(xiàn)反型電荷層，形成圖中虛線所示的溝道。這種多閾值場MOSFET應(yīng)用于ESD( Electro-Stat icDischarge,靜電放電)等領(lǐng)域，常常在不同的應(yīng)用條件下，需要不同閾值電壓的特性。為形成不同閾值電壓的圖1所示的多閾值場MOSFET,現(xiàn)有技術(shù)是通過摻雜改變溝道區(qū)域130的摻雜濃度來實(shí)現(xiàn)Vth變化，也即采用公式(1 )中的A^作為變化因子來實(shí)現(xiàn)Vth變化。因此，為實(shí)現(xiàn)Vth變化，需要增加額外的溝道區(qū)域130的4參雜步驟。本領(lǐng)域技術(shù)人員習(xí)知，在上述摻雜步驟中，過程相對(duì)復(fù)雜，可能需要增加額外的掩膜版，并且i^難以精確控制，從而導(dǎo)致Vth難以^f青確控制。

發(fā)明內(nèi)容
本發(fā)明要解決的技術(shù)問題是，為避免通過該變溝道區(qū)域摻雜濃度方式來實(shí)現(xiàn)多閾值的多閾值場M0SFET，而提出一種閾^直電壓易于實(shí)現(xiàn)變化的多閾值場MOSFET。
為解決以上技術(shù)問題，本發(fā)明提供的多閾值場MOSFET,包括柵電極、柵介質(zhì)層、溝道區(qū)域、源極、漏極以及半導(dǎo)體襯底，所述柵介質(zhì)層為淺溝槽隔離介質(zhì)層，所述柵電極構(gòu)圖形成于柵介質(zhì)層的正上方，所述柵介質(zhì)層包括被柵電極覆蓋的第一部分柵介質(zhì)層和未被柵電極覆蓋的第二部分柵介質(zhì)層，通過柵電極的構(gòu)圖修改第二部分柵介質(zhì)層與第一部分柵介質(zhì)層的面積比，以調(diào)整所述多閾值場M0SFET的閾值電壓。根據(jù)本發(fā)明提供的多閾值場MOSFET，其中，所述斥冊(cè)介質(zhì)層為Si(h或Si3N4。所述柵介質(zhì)層的厚度范圍為0. 2到2um。所述柵電極為多晶硅柵電極或金屬柵電才及。
根據(jù)本發(fā)明提供的多閾值場MOSFET，其中，通過所述4冊(cè)電極構(gòu)圖形成若干條間隙，間隙之下的柵介質(zhì)層為第二部分柵介質(zhì)層。所述間隙相互平行，每個(gè)間隙的間距相等。在其中一實(shí)施例中，所述間隙平行于多閾值場MOSFET的溝道的長的方向；在其中又一實(shí)施例中，所述間隙平4亍于多閾值場M0SFET的溝道的寬的方向；在再一實(shí)施例中，所述間隙與多閾d直場MOSFET的溝道的長的方向成一定角度6， 0° <6<90° 。
根據(jù)本發(fā)明提供的多閾值場MOSFET,其中，所述柵電極作為一個(gè)整體連續(xù)分布于柵介質(zhì)層的正上方，柵電極的面積小于柵介質(zhì)層的面積。
本發(fā)明同時(shí)提供一種由以上發(fā)明提供的多閾值場MOSFET組成的多閾值場MOSFET組T,所述多閾值場MOSFET的柵介質(zhì)層為淺溝槽隔離介質(zhì)層；每個(gè)多閾值場MOSFET的柵電極構(gòu)圖形成于多閾值場MOSFET的柵介質(zhì)層的正上方，所述柵介質(zhì)層包括被柵電極覆蓋的第一部分柵介質(zhì)層和未被柵電招產(chǎn)蓋的第二部分柵介質(zhì)層；每個(gè)多閾值場MOSFET之間，除柵電極的構(gòu)圖相差異外，其它結(jié)構(gòu)參數(shù)均相同；通過每個(gè)多閾值場MOSFET的柵電極的構(gòu)圖，修改每個(gè)多閾值場MOSFET的第二部分4冊(cè)介質(zhì)層與第一部分4冊(cè)介質(zhì)層的面積比，以調(diào)整多闊值場MOSFET組中每個(gè)多閾值場MOSFET的閾值電壓。
根據(jù)本發(fā)明提供的多閾值場MOSFET組，其中，每個(gè)多閾值場MOSFET的柵電極均通過在同一掩膜版上實(shí)現(xiàn)其柵電極的構(gòu)圖差異、并通過同一刻蝕步驟刻蝕形成。所述柵介質(zhì)層的厚度范圍為0. 2到2um。通過所述柵電極通過構(gòu)圖可以形成若干條間隙，間隙之下的柵介質(zhì)層為第二部分柵介質(zhì)層。所述間隙相互平行，每個(gè)間隙的間距相等。所述間隙的間距與4冊(cè)介質(zhì)層的厚度的
比值范圍為0. 01至3。
本發(fā)明的技術(shù)效果是，通過對(duì)柵電極構(gòu)圖，修改未被柵電極覆蓋的第二 部分柵介質(zhì)層與被柵電極覆蓋的第一部分柵介質(zhì)層的面積比，可以導(dǎo)致單位 面積電容Cox變化，從而致使其閾值電壓變化；因此，該多閾值場MOSFET 具有閾值電壓易于實(shí)現(xiàn)變化的特點(diǎn)。進(jìn)一步，以若干個(gè)該多閾值場MOSFET 組成的多閾值MOSFET具有多閾值的特性同時(shí)，其可以通過同一掩膜版上實(shí) 現(xiàn)若干個(gè)多閾值場MOSFET的^t電極的構(gòu)圖差異，并可以在同一次刻蝕中完 成，因此制造工藝簡單、成本低。


圖1是現(xiàn)有技術(shù)的多闊值場MOSFET的結(jié)構(gòu)示意圖； 圖2是本發(fā)明第一實(shí)施例的多閾值場MOSFET結(jié)構(gòu)的俯視圖； 圖3是本發(fā)明第一實(shí)施例的多閾值場MOSFET結(jié)構(gòu)的截面圖； 圖4是本發(fā)明第二實(shí)施例的多闊值場MOSFET結(jié)構(gòu)的俯視圖； 圖5是本發(fā)明第二實(shí)施例的多閾值場MOSFET結(jié)構(gòu)的截面圖； 圖6是本發(fā)明第三實(shí)施例的多闞值場MOSFET結(jié)構(gòu)的俯視圖； 圖7是本發(fā)明第三實(shí)施例的多閾值場MOSFET結(jié)構(gòu)的截面圖； 圖8是本發(fā)明第四實(shí)施例的多闊值場MOSFET結(jié)構(gòu)的俯視圖； 圖9是本發(fā)明第四實(shí)施例的多閾值場MOSFET結(jié)構(gòu)的截面圖； 圖10是本發(fā)明第五實(shí)施例的多閾值場MOSFET結(jié)構(gòu)的俯視圖； 圖11是本發(fā)明第五實(shí)施例的多閾值場MOSFET結(jié)構(gòu)的截面圖； 圖12是本發(fā)明提供的多閾值場MOSFET組實(shí)施例的結(jié)構(gòu)的俯浮見圖；圖13是本發(fā)明提供的多閾值場MOSFET組實(shí)施例的結(jié)構(gòu)的截面圖。
具體實(shí)施例方式
為使本發(fā)明的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚，下面結(jié)合附圖對(duì)本發(fā)明 作進(jìn)一步的詳細(xì)描述。
圖2所示為本發(fā)明第一實(shí)施例的多閾值場MOSFET結(jié)構(gòu)的俯^L圖，圖3 所示為本發(fā)明第一實(shí)施例的多閾值場MOSFET結(jié)構(gòu)的截面圖，該截面圖為圖2 中A-A處的截面圖。如圖2、圖3所示，多閾j直場MOSFET 200包括4冊(cè)電極、 柵介質(zhì)層220、溝道區(qū)域230、源極(Source) 240、漏才及(Drain) 250以及 半導(dǎo)體襯底260,以N型的多閾值場MOSFET為例，半導(dǎo)體襯底260為P型摻 雜半導(dǎo)體，對(duì)半導(dǎo)體村底260進(jìn)一步P型摻雜形成溝道區(qū)域230。柵介質(zhì)層 2 2 0為淺溝槽隔離介質(zhì)層，既用作半導(dǎo)體襯底2 6 0上的其它器件之間的電隔 離，又用作該多闊值場MOSFET的柵介質(zhì)層。柵介質(zhì)層220可以為Si(h或 Si3N4，其厚度為d,厚度范圍為0.2到2um。對(duì)溝道區(qū)域230進(jìn)行P型重?fù)?雜，形成多閾值場MOSFET的源極240和漏極250,源極240和漏極250分布 于柵介質(zhì)層220兩側(cè)，其具體的深度不受本發(fā)明限制。^i^電極通過光刻、刻 蝕構(gòu)圖形成于柵介質(zhì)層220之上；在該實(shí)施例中，柵電極的圖像形狀如圖2 的俯^L圖所示，柵電才及分為兩部分210a和210b， 210a和210b均為方塊狀， 210a和210b之間在溝道的寬方向形成一條間隙，其間隙距離為m，因此， 柵電極將柵介質(zhì)層220分成被柵電極覆蓋的部分和未祐3冊(cè)電極覆蓋的部分， 210a和210b覆蓋的部分定義為第一部分柵介質(zhì)層，210a和210b未覆蓋的 部分定義為第二部分柵介質(zhì)層。在柵電極210a、 210b施加大于閾值電壓的 正向^H扁壓時(shí)，會(huì)在溝道區(qū)域230與柵介質(zhì)層220交界的地方反型形成N型載流子累積區(qū)，從而柵介質(zhì)層兩旁的源極和漏極之間施加源漏偏壓后，會(huì)形
成導(dǎo)電溝道(圖中虛線箭頭所示)。根據(jù)背景技術(shù)中關(guān)于MOSFET的原理介紹， 其閾值電壓Vth的一個(gè)重要影響因子就是單位面積電容c。r由上所述，由 于柵電極210a、 210b之間的間隙的存在，單位面積電容密度降低，從而降 低了C。1,相比柵電極全覆蓋柵介質(zhì)層的多閾值場MOSFET，其單位面積電容 C。Y下降，從而閾值電壓Vth上升。210a、 210b之間的間隙距離越大，第二 部分柵介質(zhì)層與第一部分柵介質(zhì)層面積比越大，單位面積電容C。^越小，其 閾值電壓Vth越大。其單位面積電容Q^的變化，也可以/人柵介質(zhì)層的有效 厚度去理解，如圖3中所示，如果柵電極全覆蓋柵介質(zhì)層220，其P點(diǎn)的有 效厚度為d,但是，如果P點(diǎn)正上方不覆蓋柵電極時(shí)，其有效厚度變?yōu)閐l， dl大于d,才艮據(jù)電容計(jì)算公式可知，單位面積電容Q^值下降，閾值電壓Vth 增大。該實(shí)施例中，只是給出了 N型的多閾值場MOSFET結(jié)構(gòu)的閾值電壓調(diào) 整的物理原理解釋，P型的多閾值場M0SFET結(jié)構(gòu)的閾值電壓調(diào)整的物理原理 解釋可以依此類推。較優(yōu)地，柵電極210a、 210b之間的間隙的間距m與柵 介質(zhì)層220的厚度d的比值范圍為0. 01至3。柵電極可以為多晶硅柵電極， 也可以為金屬4冊(cè)電才及。
圖4所示為本發(fā)明第二實(shí)施例的多閾值場M0SFET結(jié)構(gòu)的俯4見圖，圖5 所示為本發(fā)明第二實(shí)施例的多閾值場M0SFET結(jié)構(gòu)的截面圖，該截面圖為圖4 中A-A處的截面圖。如圖4、圖5所示，多閾值場MOSFET 300包括柵電極、 柵介質(zhì)層320、溝道區(qū)域330、源才及340、漏極350以及半導(dǎo)體襯底360。該 實(shí)施例與圖2、圖3所示第一實(shí)施例的主要差異在于柵電極的構(gòu)形差異， 該實(shí)施例中，4冊(cè)電極分為310a、 310b、 310c三部分，310a、 310b之間存在 間隙，310b、 310c之間存在間隙，間距均為m,間隙之間相互平行。該多閾值場MOSFET 300與多閾值場MOSFET200的原理相同，^f旦是由于間隙面積的 增加，第二部分柵介質(zhì)層(未被柵電極覆蓋的部分)面積增加，單位面積電 容C。^值下降，閾值電壓Vth增大。因此，多閾值場MOSFET的閾值電壓的調(diào) 整，也可以通過柵電極構(gòu)圖增加?xùn)烹姌O的間隙來實(shí)現(xiàn)。
圖6所示為本發(fā)明第三實(shí)施例的多閾值場M0SFET結(jié)構(gòu)的俯-現(xiàn)圖，圖7 所示為本發(fā)明第三實(shí)施例的多閾值場M0SFET結(jié)構(gòu)的截面圖，該截面圖為圖6 中A-A處的截面圖。如圖6、圖7所示，多閾^直場M0SFET 400包括斥冊(cè)電核^ 410、 4冊(cè)介質(zhì)層420、溝道區(qū)域430、源極440、漏才及450以及半導(dǎo)體襯底460, 該實(shí)施例與圖2、圖3所示第一實(shí)施例的主要差異在于柵電極的構(gòu)形差 異。該實(shí)施例中，柵電極410作為一個(gè)整體連續(xù)分布于柵介質(zhì)層420的正上 方，但是柵電極410并不完全覆蓋柵介質(zhì)層420，如圖6、圖7所示，柵電 極410的面積小于柵介質(zhì)層420面積，柵電極410與源極或與漏極之間的距 離為m,柵電極410與源極或與漏極之間的距離為m與柵介質(zhì)層420的厚度 d的比值范圍為0. 01至3。該多閾值場MOSFET 400與多閾值場MOSFET200 的原理相同，由于柵電極410的圖形尺寸的調(diào)整、導(dǎo)致.m增加，第二部分柵 介質(zhì)層(未被柵電極覆蓋的部分)面積增加，單位面積電容Q^值下降，閾 值電壓Vth增大。
圖8所示為本發(fā)明第四實(shí)施例的多閾值場MOSFET結(jié)構(gòu)的俯^L圖，圖9
所示為本發(fā)明第四實(shí)施例的多閾值場MOSFET結(jié)構(gòu)的截面圖，該截面圖為圖8
中A-A處的截面圖。如圖8、圖9所示，多閾值場MOSFET 600包括柵電極、
才冊(cè)介質(zhì)層620、溝道區(qū)域630、源極640、漏極650以及半導(dǎo)體襯底660。該
實(shí)施例與圖4、圖5所示實(shí)施例的主要差異在于柵電極的構(gòu)形差異，在
圖4、圖5中，柵電極310a、 310b、 310c之間的間隙平行于溝道的寬的方向(即圖中的上下方向)分布，而在圖8、圖9中，4冊(cè)電才及610a、 610b、 610c 之間的間隙不平行于溝道的寬的方向，也不平行于溝道的長的方向，其間隙 與溝道的長方向的夾角為6 ， 0° <6<90° 。在其它結(jié)構(gòu)參數(shù)相同的情況 下，即使間隙距離m值相同，但是由于第二部分柵介質(zhì)層(未被柵電極覆蓋 的部分)與第一部分柵介質(zhì)層(被柵電極覆蓋的部分)的面積比有所差異， 其闊值電壓Vth也是不相同的。圖4、圖5所示第二實(shí)施例相比圖8、圖9 所示第四實(shí)施例，相對(duì)更加方便容易根據(jù)柵電極構(gòu)圖修改來準(zhǔn)確調(diào)整多閾值 場MOSFET的閾值電壓Vth。
圖IO所示為本發(fā)明第五實(shí)施例的多閾值場MOSFET結(jié)構(gòu)的俯視圖，圖11 所示為本發(fā)明第五實(shí)施例的多閾值場MOSFET結(jié)構(gòu)的截面圖，該截面圖為圖 10中A-A處的截面圖。如圖10、圖11所示，多閾值場MOSFET 700包括才冊(cè) 電極、柵介質(zhì)層720、溝道區(qū)域730、源極740、漏極750以及半導(dǎo)體襯底 760。該實(shí)施例與圖4圖5所示第二實(shí)施例的主要差異也在于柵電極的構(gòu)圖 圖形差異，在圖4、圖5中，柵電極310a、 310b、 310c之間的間隙是平行于 溝道的寬的方向(即圖中的上下方向)分布的，而在圖10、圖11中，柵電 極710a、 710b、 710c之間的間隙平4亍于溝道的長的方向。
圖12所示為本發(fā)明提供的多閾值場MOSFET組實(shí)施例的結(jié)構(gòu)的俯^L圖， 圖13所示為本發(fā)明提供的多閾值場MOSFET組實(shí)施例的結(jié)構(gòu)的截面圖，該截 面圖為圖12中A-A處的截面圖。多閾值場MOSFET組實(shí)際上是形成于同一半 導(dǎo)體村底上的多個(gè)多閾值場MOSFET，只是多閾值場MOSFET之間的閾值存在 差異?，F(xiàn)有4支術(shù)圖1所示的多闞1直場MOSFET結(jié)構(gòu)組成形成多閾值場MOSFET 組時(shí)，由于每個(gè)多閾值場MOSFET的溝道區(qū)域的摻雜濃度Na不一祥才能形成
12多閾值，因此，需要經(jīng)過在多掩膜版條件下、多步驟的摻雜來實(shí)現(xiàn)，其制造
工藝相對(duì)復(fù)雜，成本高。如圖12、圖13所示，該多閾值場MOSFET組500 由圖2所示第一實(shí)施例的多閾值場MOSFET 501和圖4所示第二實(shí)施例的多 閾值場MOSFET 502組成。多閾值場MOSFET 501包括"f冊(cè)電極、柵介質(zhì)層522、 溝道區(qū)域531、源才及541、以及漏極551,多閾值場MOSFET 502包括對(duì)冊(cè)電才及、 柵介質(zhì)層522、溝道區(qū)域532、源極542、以及漏極552，多閾值場MOSFET 501 和多閾值場MOSFET502共同形成于半導(dǎo)體S十底560上，多閾值場MOSFET 501 和多閾值場MOSFET502之間的其它器件未在圖中示意給出。多閾值場 MOSFET501和多閾值場MOSFET502之間，除對(duì)冊(cè)電才及的構(gòu)圖差異外，其它結(jié)構(gòu) 參數(shù)均相同，例如，柵介質(zhì)層的材料和厚度、襯底的摻雜濃度、源極和漏極 的電阻率、柵電極的材料和厚度等等；在該實(shí)施例中，柵電極的圖像形狀如 圖12所示，多閾值場MOSFET 501的片冊(cè)電極分為兩部分511a和511b, 511a 和511b均為方塊狀，511a和511b，之間在溝道的寬方向形成一條間隙， 其間隙距離為m,因此，柵電極將柵介質(zhì)層521分成被柵電極覆蓋的部分和 未被柵電極覆蓋的部分，511a和511b覆蓋的部分定義為第一部分柵介質(zhì)層， 511a和511b未覆蓋的部分定義為第二部分柵介質(zhì)層；多閾值場MOSFET 502 的才冊(cè)電才及分為兩部分512a、 512b和512c, 512a、 512b和512c均為方塊狀， 512a、 512b和512c之間在溝道的寬方向形成兩條間隙，其間隙距離為m， 因此，柵電極將柵介質(zhì)層522分成被柵電極覆蓋的部分和未被柵電極覆蓋的 部分，512a、 512b和512c覆蓋的部分定義為第一部分柵介質(zhì)層，512a、 512b 和512c未覆蓋的部分定義為第二部分柵介質(zhì)層。因此，多閾值場M0SFET501 和多閾值場MOSFET502之間通過電極的構(gòu)圖差異，實(shí)現(xiàn)了其第二部分4冊(cè)介質(zhì) 層與第一部分柵介質(zhì)層的面積比的差異，結(jié)合圖2、圖3所示第一實(shí)施例中的物理解釋可知，多閾值場MOSFET 502的閾值電壓大于多閾值場MOSFET501 的閾值電壓，因此，該多閾值場MOSFET組具有兩個(gè)不同的閾值電壓的多閾 值場M0SFET501、 502。圖12、圖13所示實(shí)施例中，只包括了兩個(gè)多閾值場 M0SFET，但具體多閾值場MOSFET的數(shù)量不受本發(fā)明限制。
繼續(xù)如圖12和圖13所示，該實(shí)施例的多閾值場MOSFET組相比現(xiàn)有^支 術(shù)的多閾值場MOSFET組，可以通過同一掩膜版上實(shí)現(xiàn)若干個(gè)多閾值場 MOSFET的柵電極的構(gòu)圖，并可以在同一次刻獨(dú)中完成。因此，該多閾值場 MOSFET組具有制造工藝簡單、成本低的特點(diǎn)。
在不偏離本發(fā)明的精神和范圍的情況下還可以構(gòu)成許多有很大差別的 實(shí)施例。應(yīng)當(dāng)理解，除了如所附的權(quán)利要求所限定的，本發(fā)明不限于在說明 書中所述的具體實(shí)施例。
權(quán)利要求
1.一種多閾值場MOSFET，包括柵電極、柵介質(zhì)層、溝道區(qū)域、源極、漏極以及半導(dǎo)體襯底，所述柵介質(zhì)層為淺溝槽隔離介質(zhì)層，其特征在于，所述柵電極構(gòu)圖形成于柵介質(zhì)層之上，所述柵介質(zhì)層包括被柵電極覆蓋的第一部分柵介質(zhì)層和未被柵電極覆蓋的第二部分柵介質(zhì)層，通過柵電極的構(gòu)圖修改第二部分柵介質(zhì)層與第一部分柵介質(zhì)層的面積比，以調(diào)整所述多閾值場MOSFET的閾值電壓。
2. 根據(jù)權(quán)利要求1所述的多閾值場MOSFET,其特征在于，所述柵介質(zhì)層為Si(h或Si3N4。
3. 根據(jù)權(quán)利要求1所述的多閾值場MOSFET,其特征在于，所述柵介質(zhì)層的厚度范圍為0. 2到2微米。
4. 根據(jù)權(quán)利要求1所述的多閾值場MOSFET，其特征在于，通過所述4冊(cè)電極通過構(gòu)圖形成若干條間隙，間隙之下的柵介質(zhì)層為第二部分柵介質(zhì)層。
5. 根據(jù)權(quán)利要求4所述的多閾值場M0SFET,其特征在于，所述間隙平行于多閾值場M0SFET的溝道的長的方向。
6. 根據(jù)權(quán)利要求4所述的多閾值場M0SFET,其特征在于，所述間隙平行于多閾值場MOSFET的溝道的寬的方向。
7. 根據(jù)權(quán)利要求4所述的多閾值場M0SFET，其特征在于，所述間隙與多閾值場M0SFET的溝道的長的方向成一定角度6 ， 0° <6<90° 。
8. 根據(jù)權(quán)利要求4所述的多閾值場M0SFET,其特征在于，所述間隙的間距與柵介質(zhì)層的厚度的比值范圍為0. 01至3。
9. 根據(jù)權(quán)利要求4所述的多閾值場MOSFET，其特征在于，所述間隙相互平行，每個(gè)間隙的間距相等。
10. 根據(jù)權(quán)利要求1所述的多閾值場MOSFET,其特征在于，所述柵電極作為一個(gè)整體連續(xù)分布于柵介質(zhì)層的正上方，4冊(cè)電極的面積小于柵介質(zhì)層的面積。
11. 根據(jù)權(quán)利要求1所述的多閾值場MOSFET,其特征在于，所述柵電極為多晶硅柵電極或金屬斥冊(cè)電極。
12. —種由多個(gè)權(quán)利要求1所述的多閾值場MOSFET組成的多閾值場MOSFET組，所述多閾值場MOSFET的柵介質(zhì)層為淺溝槽隔離介質(zhì)層；其特征在于，每個(gè)多閾值場MOSFET的4冊(cè)電極構(gòu)圖形成于多閾值場MOSFET的4冊(cè)介質(zhì)層之上，所述柵介質(zhì)層包括被柵電極覆蓋的第 一部分柵介質(zhì)層和未被柵電極覆蓋的第二部分柵介質(zhì)層；每個(gè)多閾值場MOSFET之間，除柵電極的構(gòu)圖相差異外，其它結(jié)構(gòu)參數(shù)均相同；通過每個(gè)多閾值場MOSFET的柵電極的構(gòu)圖，修改每個(gè)多闊值場MOSFET的第二部分柵介質(zhì)層與第一部分柵介質(zhì)層的面積比，以調(diào)整多閾i直場MOSFET組中每個(gè)多閾〗直場MOSFET的閾值電壓。
13. 根據(jù)權(quán)利要求12所述的多閾值場MOSFET組，其特征在于，每個(gè)多閾值場MOSFET的柵電極均通過在同一掩膜版上實(shí)現(xiàn)其柵電極的構(gòu)圖差異、并通過同 一刻蝕步驟刻蝕形成。
14. 根據(jù)權(quán)利要求1所述的多閾值場MOSFET組，其特征在于，所述柵介質(zhì)層的厚度范圍為0. 2到2微米。
15. 根據(jù)權(quán)利要求1所述的多閾值場MOSFET組，其特征在于，通過所述柵電極通過構(gòu)圖形成若干條間隙，間隙之下的柵介質(zhì)層為第二部分柵介質(zhì)層。
16. 根據(jù)權(quán)利要求15所述的多閾值場MOSFET組，其特征在于，所述間隙相互平行，每個(gè)間隙的間距相等。
17.根據(jù)權(quán)利要求15所述的多閾值場MOSFET組，其特征在于，所述間隙的間距與柵介質(zhì)層的厚度的比值范圍為0. 01至3。
全文摘要
一種多閾值場MOSFET和多閾值場MOSFET組，屬于金屬氧化物半導(dǎo)體場效應(yīng)晶體管技術(shù)領(lǐng)域。多閾值場MOSFET包括柵電極、柵介質(zhì)層、溝道區(qū)域、源極、漏極以及半導(dǎo)體襯底，所述柵介質(zhì)層為淺溝槽隔離介質(zhì)層，所述柵電極構(gòu)圖置于柵介質(zhì)層之上，所述柵介質(zhì)層包括被柵電極覆蓋的第一部分柵介質(zhì)層和未被柵電極覆蓋的第二部分柵介質(zhì)層，通過柵電極的構(gòu)圖，調(diào)整第二部分柵介質(zhì)層與第一部分柵介質(zhì)層的面積比，導(dǎo)致單位面積電容Cox變化來確定所述多閾值場MOSFET的閾值電壓。該多閾值場MOSFET具有閾值電壓易于實(shí)現(xiàn)變化的特點(diǎn)。以若干個(gè)該多閾值場MOSFET組成的多閾值場MOSFET組具有不同閾值電壓的特性的同時(shí)，制造工藝簡單、成本低。
文檔編號(hào)H01L29/78GK101635311SQ200910052708
公開日2010年1月27日 申請(qǐng)日期2009年6月9日 優(yōu)先權(quán)日2009年6月9日
發(fā)明者周建華, 張擁華, 彭樹根, 坡 黎 申請(qǐng)人:上海宏力半導(dǎo)體制造有限公司