專利名稱：半導體結(jié)構(gòu)及其制造方法
技術(shù)領(lǐng)域：
本公開中公開的實施例總體涉及電性和半導體技術(shù)，且更具體涉及包含電介質(zhì)結(jié) 構(gòu)的半導體結(jié)構(gòu)。
背景技術(shù)：
對于某些應用，例如高頻或射頻(“RF”)應用，集成的無源器件可能采用半導體 加工技術(shù)形成或者希望將諸如電感器和/或電容器的無源器件與諸如采用硅襯底(例如， 諸如半導體裸芯)的晶體管集成在一起。然而，當這些無源器件形成在導電硅襯底上或相 對靠近導電硅襯底時，無源器件可能具有相對較低的品質(zhì)因數(shù)(“Qs”)。此外，由于這些無 源器件與導電硅襯底之間的寄生電容耦合，集成器件的操作頻率可能被降低。導電互連件 (interconnect)或總線可被用以電耦合裸芯內(nèi)和裸芯外部的不同器件。通過互連件和導電 硅襯底之間的寄生電容耦合可降低操作頻率。此外，半導體襯底的區(qū)域可彼此物理和電性隔離。又，一些可能被用在某些RF、工 業(yè)、或醫(yī)藥應用上的半導體器件，諸如功率晶體管，提供相對較高的輸出功率。功率晶體管 設(shè)計者一直在尋求通過改變功率晶體管的輸出電壓和電流特性有效增加輸出功率的方法。 例如，功率晶體管可具有升高的擊穿電壓以使功率晶體管能夠在相對較高的電壓下操作并 提供相對較高的輸出功率。
圖1是根據(jù)一個或多個實施例的半導體結(jié)構(gòu)的截面圖；圖2是圖1所示的半導體結(jié)構(gòu)在制造的早期階段的截面圖；圖3是圖2所示的半導體結(jié)構(gòu)在制造的更晚階段的截面圖；圖4是圖3所示的半導體結(jié)構(gòu)在制造的更晚階段的截面圖；圖5是圖4所示的半導體結(jié)構(gòu)的俯視圖；圖6是圖4和5所示的半導體結(jié)構(gòu)在制造的更晚階段的截面圖；圖7是圖6所示的半導體結(jié)構(gòu)在制造的更晚階段的截面圖；圖8是圖7所示的半導體結(jié)構(gòu)在制造的更晚階段的截面圖；以及圖9是圖8所示的半導體結(jié)構(gòu)在制造的更晚階段的截面圖。為簡明表示和易于理解，各幅圖中的元件都不必需按比例繪示，除非有明確說明。 此外，如果覺得合適，參考標號在圖之間重復以表示對應的和/或相似的元件。
具體實施例方式在一些示例中，為了不模糊本公開，公知的方法、步驟、構(gòu)件和電路將不再具體描述。下面的具體描述本質(zhì)上僅是示范性的且并不旨在限制此文本的公開以及公開的實施例 的使用。此外，標題、技術(shù)領(lǐng)域、背景技術(shù)、或摘要不旨在限制所附權(quán)利要求。在下面的描述和權(quán)利要求中，可采用術(shù)語“包含”和“包括”及其衍生詞，且其旨在 作為彼此的同義詞。此外，在下面的描述和權(quán)利要求中，可采用術(shù)語“耦合”和“連接”及其 衍生詞?？梢杂靡员硎緝蓚€或更多個元件彼此直接物理或電性接觸。“耦合”可以意味著兩 個或更多個元件彼此直接物理或電性接觸。然而，“耦合”也可意味著兩個或更多個元件彼 此不是直接接觸，但仍可以協(xié)作或彼此交互作用。例如，“耦合”可意味著兩個或更多個元件 彼此不是直接接觸但經(jīng)由另一個元件或中間元件間接連接到一起。最后，在下面的描述和 權(quán)利要求中可采用術(shù)語“上”、“上面”和“之上”?！吧稀薄ⅰ吧厦妗焙汀爸稀笨杀挥靡员硎緝蓚€ 或更多個元件彼此直接物理接觸。然而，“之上”也可意味著兩個或更多個元件彼此不直接 接觸。例如，“之上”可意味著一個元件在另一個元件之上但彼此并不直接接觸，且在這兩個 元件之間可具有另一個或多個元件。圖1是半導體結(jié)構(gòu)100的截面圖，根據(jù)一個或多個實施例，該半導體結(jié)構(gòu)示出了電 介質(zhì)平臺(“DP”) 18、有源區(qū)域20和21、以及導電材料24。電介質(zhì)平臺18可被稱為電介質(zhì) 結(jié)構(gòu)或電介質(zhì)區(qū)域，且由于有源器件、或部分有源器件典型地形成在有源區(qū)域20和21中， 有源區(qū)域20和21也可被稱為有源范圍區(qū)域、有源范圍或部分有源范圍。半導體結(jié)構(gòu)100的電介質(zhì)平臺18包含多個電介質(zhì)結(jié)構(gòu)70，例如諸如形成在具有邊 界或頂表面16的襯底14中的支柱(pillar)或圓柱(column) 70的電介質(zhì)結(jié)構(gòu)70。盡管未 示出，襯底14也具有相對的邊界或底面，底面平行或基本平行于頂表面16。在另一實施例 中，電介質(zhì)結(jié)構(gòu)70可以是拉長的壁，也可以被稱為突出物、凸起、或隔板。電介質(zhì)結(jié)構(gòu)70可 包含氧化硅且可被稱為垂直結(jié)構(gòu)。電介質(zhì)結(jié)構(gòu)70可以是電介質(zhì)層或區(qū)域71的一部分。例 如，如下面要討論的，在一些實施例中，可執(zhí)行熱氧化以將部分的襯底14轉(zhuǎn)變成氧化硅，從 而形成包括結(jié)構(gòu)70的二氧化硅層或區(qū)域71。除電介質(zhì)區(qū)域71之外，圖1所示的電介質(zhì)平 臺18包括蓋帽結(jié)構(gòu)78、密封空腔64A、以及電介質(zhì)層50和52。可選地，電介質(zhì)平臺18包括 端部結(jié)構(gòu)26，端部結(jié)構(gòu)26包含溝槽54、電介質(zhì)層55、以及側(cè)壁57。端部結(jié)構(gòu)26也可被稱 為電介質(zhì)結(jié)構(gòu)。具有底板66的空腔64(圖4、5、6、7和8)從頂表面16延伸到襯底14中。結(jié)構(gòu) 60(圖4)從底板66向頂表面16延伸(圖4)?？涨?4也可被稱為空穴(void)、間隙、空 氣間隙、開口、溝槽、空區(qū)域、空的空間等等。此外，如所述，在一些實施例中，空腔64可被加 帽、覆蓋、密封或氣密(hermetically)密封以防止任何來自可能擴散到或被捕獲到空腔64 中的不希望的粒子、氣體或濕氣的污染。當空腔被加蓋時，空腔以參考標號64A表示，且可 被稱為密封空腔、密封間隙、密封空穴、密封單元、或密封單元空穴。在一些實施例中，密封 空腔64A被排空到小于大氣壓的壓力。換句話說，密封空腔64A中的壓力在大氣壓以下。作 為示例，空腔64A中的壓力可在約0. 1托到大致10托的范圍。密封空腔64A中的物質(zhì)或材 料的類型不限制所要求保護的主題。例如，密封空腔61A可包含固體材料或諸如液體或氣 體的流體。蓋帽結(jié)構(gòu)78形成在電介質(zhì)結(jié)構(gòu)70和空腔64 (圖8)之上并密封空腔64以形成密 封空腔64A。舉例而言，蓋帽結(jié)構(gòu)78具有從約1，000埃(“A”)至約4微米(“μπι”)范圍 的厚度。蓋帽結(jié)構(gòu)78也被稱為蓋帽層，且可包含例如電介質(zhì)層75Α和在電介質(zhì)層75Α上的電介質(zhì)層77。層75A可以是未摻雜的或摻雜的電介質(zhì)材料。如下面將要進一步描述的，電 介質(zhì)層75A可被加熱到預定溫度以流動或軟化層75A以密封、氣密密封、覆蓋、閉合、或包圍 空腔64(圖8)以形成密封空腔64A。換句話說，層75A可被加熱以密封空腔64，從而形成 密封空腔64A。在一些實施例中，層75A可以是摻雜玻璃。例如，層75A可以是摻雜的硅酸 鹽玻璃。諸如例如磷硅酸鹽玻璃(PSG)、硼硅酸鹽玻璃(BSG)、或硼磷硅酸鹽玻璃(BPSG)。 在其它實施例中，層75A可以是在沉積期間或沉積之后被摻雜的氧化物。例如，層75A可 以是采用例如諸如等離子體增強CVD(PECVD)的沉積工藝形成的氧化物，且該氧化物在沉 積期間或沉積之后可被摻入例如諸如磷或硼的雜質(zhì)材料。例如，對半導體材料或電介質(zhì)材 料摻入諸如磷或硼或兩者的雜質(zhì)材料可導致該材料在給定溫度下的較低粘度。例如，在約 1300攝氏度(“。C”)到約1400°C的溫度范圍內(nèi)，純的或未摻雜的氧化物可流動，且被摻以 6至8重量百分數(shù)(％ )的磷的氧化物在約1000°C可以流動。BPSG可實現(xiàn)相對較低的流動 溫度，例如，對于4至5重量百分數(shù)的硼和4至5重量百分數(shù)的磷的BPSG在900°C附近。因 此，雜質(zhì)材料改變回流特性使得摻雜電介質(zhì)材料可被加熱以降低摻雜的電介質(zhì)材料的粘度 以密封空腔?？稍谡婵栈蚱渌h(huán)境下執(zhí)行流動或回流工藝，真空或其他環(huán)境將隨后組成密 封空腔64A內(nèi)的環(huán)境。盡管層75A被描述為摻雜電介質(zhì)材料，但是這里描述的方法和裝置并不限于此。 在其它實施例中，層75A例如可以是諸如旋涂玻璃(SOG)的未摻雜的電介質(zhì)材料。層77可以是氮化硅("Si3N4”)層。應注意氮化硅層77是任選的共形密封層，其 可密封或氣密密封空腔64。換句話說，任選的共形氮化硅層可填充層75A中的任何開口或 裂縫，且大體上防止氣體或濕氣擴散到密封空腔64A中。在一些實施例中，由于在電介質(zhì)結(jié)構(gòu)70的上部分之間以及在層50和52之間的相 對小的開口，蓋帽結(jié)構(gòu)78可進入空腔64之上的區(qū)域，但是不填滿空腔64，部分由于電介質(zhì) 結(jié)構(gòu)70的上部分之間的開口的相對小的尺寸。在一些實施例中，密封空腔64A可以是彼此 物理隔離的多個空腔。因此，如果蓋帽結(jié)構(gòu)78或隔離電介質(zhì)結(jié)構(gòu)70經(jīng)歷了裂開或破裂，由 于多個空腔彼此物理隔離，此裂開或破裂可包含在電介質(zhì)平臺18的限制區(qū)域內(nèi)。例如，密 閉單元構(gòu)造可防止裂開或破裂向電介質(zhì)平臺18的所有的多個空腔中引入氣體。包含具有電介質(zhì)層55的溝槽54的可選的電介質(zhì)端部結(jié)構(gòu)26可形成在襯底14中。 在一些實施例中，電介質(zhì)層55可包含二氧化硅。電介質(zhì)端部結(jié)構(gòu)26可以是電介質(zhì)平臺18 的一部分或可以與電介質(zhì)平臺18橫向間隔開。在一些實施例中，溝槽54例如可被填充以 一個或多個諸如氧化物、氮化物、或未摻雜的多晶硅的電介質(zhì)材料(未示出)。端部結(jié)構(gòu)26 具有側(cè)壁57，其垂直或基本垂直于襯底14的頂表面16。在形成在有源區(qū)域20和21中的 有源器件耗盡過程中，端部結(jié)構(gòu)26例如可用作諸如等電勢線的場線的端部。從而，如下面 將進一步描述的，等電勢線打到側(cè)壁57上。換句話說，端部結(jié)構(gòu)26可提供等勢線，該等勢 線來自形成在端部結(jié)構(gòu)26附近的有源區(qū)域中的電場。希望側(cè)壁57是直的，或基本直的，且 平滑，使得等勢線基本垂直于側(cè)壁57以實現(xiàn)稱為平面擊穿的條件，其中等勢線在垂直于側(cè) 壁57的角度或基本垂直于側(cè)壁57的角度終止。以不垂直于側(cè)壁57的角度打到側(cè)壁57的 等勢線可降低形成在有源區(qū)域20、有源區(qū)域21或兩者中的有源器件的擊穿電壓。如下面要討論的，有源器件或部分有源器件，形成在襯底14中或由襯底14形成。 襯底14可包含半導體材料，且有源區(qū)域20和21可形成在襯底14的半導體材料中。在一些實施例中，襯底14可包含硅且可被稱為器件層或有源層。此外，在一些實施例中，襯底14 可包括一個或多個外延層。襯底14可包括有源器件可隨后形成在其中的有源區(qū)域。在一些 實施例中，半導體材料14可形成在襯底上，該襯底包括相同或不同的材料。在一個示例中， 半導體材料14是外延生長在硅襯底上的硅。襯底可以是指半導體材料，形成在半導體材料 上的一個或多個外延層、設(shè)置在絕緣材料上的半導體材料等等。襯底14也可以稱為半導體 襯底。采用傳統(tǒng)的互補金屬氧化物半導體(“CMOS”)、雙極、或雙極-CMOS ( “BiCMOS”)工 藝，有源器件可形成在有源區(qū)域20和21中。在一些實施例中，電介質(zhì)平臺18的深度或厚度可在約Iym至IOOym的范圍內(nèi)， 且電介質(zhì)平臺18的深度可以從襯底14的頂表面16到電介質(zhì)平臺18的下邊界或下表面90 測得。在一些實施例中，電介質(zhì)平臺18的下表面90平行或基本平行于襯底14的頂表面 16。在一些實施例中，電介質(zhì)平臺18的下表面90在頂表面16以下至少1 μ m或更多的距 離處，且電介質(zhì)平臺18的寬度至少約為3μπι或更大。在其它實施例中，電介質(zhì)平臺18的 下表面90在頂表面16以下至少3μπι或更多的距離處，且電介質(zhì)平臺18的寬度至少約為 5 μ m或更大。在一個示例中，電介質(zhì)平臺18的厚度可以是約10 μ m，且電介質(zhì)平臺18的寬 度可以是約ΙΟμπι。在又另一個實施例中，希望電介質(zhì)平臺18的厚度等于或約等于襯底14 的厚度，例如，半導體裸芯的厚度和電介質(zhì)平臺18的寬度可以達到約100微米。根據(jù)電介 質(zhì)平臺18的應用和采用襯底14的所得半導體器件的期望裸芯尺寸，電介質(zhì)平臺18的寬度 可以變化。例如，與電介質(zhì)平臺18被用于隔離的應用相比，相對較厚的電介質(zhì)平臺希望被 用在電介質(zhì)平臺18用于形成高Q無源器件的應用中。在一個或多個實施例中，電介質(zhì)平臺18能夠隔離一個或多個晶體管類型與一個 或多個其他晶體管類型，和/或隔離襯底14的不同區(qū)域，包括圍繞和/或包圍襯底14的一 個或多個區(qū)域。例如，在一個或多個實施例中，電介質(zhì)平臺18可具有能夠包圍或至少部分 包圍環(huán)內(nèi)的面積或區(qū)域的環(huán)形或環(huán)狀形狀，以將環(huán)的內(nèi)部區(qū)域與環(huán)的外部區(qū)域隔離。在這 樣的實施例中，有源區(qū)域20可設(shè)置在由電介質(zhì)平臺18形成的環(huán)的內(nèi)部以與設(shè)置在由電介 質(zhì)平臺18形成的環(huán)的外部的另一個有源區(qū)域21物理和/或電性隔離。類似地，電介質(zhì)平臺 18可包含其它各種形狀和/或形式以在襯底14的兩個或更多個相鄰區(qū)域之間設(shè)置隔離，且 權(quán)利要求主題的范圍并不限于此。在一些實施例中，電介質(zhì)結(jié)構(gòu)70的高度等于或約等于在襯底14的頂表面16之 下的電介質(zhì)區(qū)域71部分的高度。例如，若電介質(zhì)區(qū)域71的下表面90在頂表面16以下約 3ym，則電介質(zhì)結(jié)構(gòu)70具有約3μπι或更大的高度。換句話說，若電介質(zhì)區(qū)域71的下表面 90在襯底14的頂表面16以下至少約3 μ m或更大，則電介質(zhì)結(jié)構(gòu)70從電介質(zhì)區(qū)域71的下 表面90延伸至少約1 μ m或更大。在一個示例中，下表面90延伸到離襯底14的頂表面16 約1 μ m的距離處，且電介質(zhì)結(jié)構(gòu)70具有約1 μ m的高度。盡管電介質(zhì)結(jié)構(gòu)70示為具有約 等于電介質(zhì)區(qū)域71的深度或厚度的高度，但是這并不限制所要求保護的主題。在其它實施 例中，電介質(zhì)結(jié)構(gòu)70的高度可以大于或小于電介質(zhì)區(qū)域71的厚度。例如，電介質(zhì)區(qū)域71 可在頂表面16以下至少延伸約10 μ m的距離，且電介質(zhì)結(jié)構(gòu)70可從下表面90延伸約7 μ m 的距離。盡管已經(jīng)描述了從單個空腔的底板延伸的多個電介質(zhì)支柱，應注意多個空腔可形 成于襯底14中。多個空腔可以由電介質(zhì)壁、電介質(zhì)隔板等等橫向分界。在多個空腔形成在 電介質(zhì)平臺18的實施例中，電介質(zhì)平臺18具有密閉單元構(gòu)造，其中電介質(zhì)平臺18的空腔
8可以通過電介質(zhì)壁彼此物理隔離。因此，若電介質(zhì)平臺18中存在任何裂開或破裂，由于密 閉單元構(gòu)造，來自空腔中的任何氣體的污染可被包含在有限區(qū)域內(nèi)，因為電介質(zhì)平臺18的 多個空腔彼此物理隔離?？涨?4A鄰接電介質(zhì)區(qū)域71和層75A。電介質(zhì)材料71與密封空腔64A的組合降 低了電介質(zhì)平臺18的總體介電常數(shù)，使得電介質(zhì)平臺18具有相對低的介電常數(shù)。換句話 說，電介質(zhì)材料71和密閉空腔64A的組合導致具有相對低或減小的介電常數(shù)的電介質(zhì)平臺 18。為最小化電介質(zhì)平臺18的介電常數(shù)，希望增加電介質(zhì)平臺18的深度，增加密封空腔 64A的體積，并減小包含在垂直結(jié)構(gòu)60(圖4)半導體材料14的量。在一些實施例中，通過 增加密封空腔64A的體積可實現(xiàn)至少為約1. 5或更低的介電常數(shù)。電介質(zhì)平臺18的介電常數(shù)相比例如不具有空腔或空穴的電介質(zhì)平臺所提供的介 電常數(shù)被降低。通過增加垂直結(jié)構(gòu)60 (圖4)中的電介質(zhì)材料的體積也可降低電介質(zhì)平臺18 的介電常數(shù)。二氧化硅具有約3. 9的介電常數(shù)。因此，不包括空腔但包括二氧化硅的實心 的或填滿的電介質(zhì)結(jié)構(gòu)可具有約3. 9的介電常數(shù)。由于空的空間具有最低的介電常數(shù)(空 的空間的介電常數(shù)是1)，所以包含在電介質(zhì)平臺中的空的空間或空穴空間越多，總體介電 常數(shù)就越低。因此，相對于垂直結(jié)構(gòu)60 (圖4)的體積增加密封空腔64A的體積，與增加垂 直結(jié)構(gòu)60(圖4)中的電介質(zhì)材料的體積相比，在降低電介質(zhì)平臺18的介電常數(shù)方面更加 有效。此外，相比于實心的或填滿的電介質(zhì)結(jié)構(gòu)，電介質(zhì)平臺18在襯底14中引起更小的 應力，因為電介質(zhì)平臺18包括大量不被固體占據(jù)的體積，該固體具有不同于襯底14的熱膨 脹系數(shù)。包括例如不具有空腔的氧化物材料的實心的或填滿的電介質(zhì)結(jié)構(gòu)(未示出)在加 熱和冷卻電介質(zhì)結(jié)構(gòu)和硅區(qū)域期間，由于硅和氧之間的熱膨脹(“GTE”)系數(shù)失配，在相鄰 硅區(qū)域中可產(chǎn)生應力。因此，硅晶格上的應力可導致硅區(qū)域中的缺陷或位錯。位錯可導致 形成在有源區(qū)域中的有源器件中不希望的過量漏電流，并因此形成諸如具有密封空腔64A 的電介質(zhì)平臺18的電介質(zhì)結(jié)構(gòu)可減小或防止諸如有源區(qū)域20和21的相鄰有源區(qū)域中形 成位錯，由于密封空腔64A可提供應力的釋放。此外，相比于其中實心的或基本實心的區(qū)域 通過氧化形成的實心的或基本實心的電介質(zhì)結(jié)構(gòu)，形成電介質(zhì)平臺18時產(chǎn)生更少的應力， 因為例如，硅的氧化伴隨2. 2倍體積的增加。在一些這里所述的實施例中，電介質(zhì)平臺18包括占據(jù)超過40%的電介質(zhì)平臺18 的總體積的一個或多個空腔。這可導致有效介電常數(shù)減小約30%或更多，從約3. 9的介電 常數(shù)到約2. 74的有效介電常數(shù)。在一個實施例中，電介質(zhì)平臺18包括占據(jù)超過50%的總體 積的一個或多個空腔。這可導致有效介電常數(shù)減小約39%，從約3. 9的介電常數(shù)到約2. 39 的有效介電常數(shù)。增加電介質(zhì)平臺18中的空氣或空的空間的體積可導致電介質(zhì)平臺18具 有約1.5或更小的介電常數(shù)。結(jié)果，形成在電介質(zhì)平臺18之上的無源元件具有對襯底14 的減小的寄生電容。通過降低電介質(zhì)平臺18的有效介電常數(shù)并增加電介質(zhì)平臺18的厚度 均可減小寄生襯底電容。此外，電介質(zhì)平臺18可被用以增加采用半導體結(jié)構(gòu)100形成的任何器件的操作頻 率。例如，諸如，例如電感器、電容器、或電互連件的無源構(gòu)件可形成在埋入的電介質(zhì)平臺18 之上，且可減小這些無源器件與襯底14之間的寄生電容和電感耦合，由于埋入電介質(zhì)平臺 18具有相對低的介電常數(shù)，并由于埋入電介質(zhì)平臺18增加了無源構(gòu)件與導電襯底之間的距離。無源構(gòu)件也可被稱為無源器件或無源電路元件。減小寄生襯底電容可以增加使用電 介質(zhì)平臺形成的任何器件的操作頻率。作為示例，無源構(gòu)件可包含導電材料24，其中導電材 料24可包含例如鋁、銅、摻雜多晶硅、金、鎳、或坡莫合金(permalloy)。在各種示例中，無源 構(gòu)件可以是電感器、電容器、電阻器、電互連件及其組合，且無源構(gòu)件可耦合到形成在有源 區(qū)域20和21中的一個或多個有源器件。由于至少部分的電介質(zhì)平臺18形成在襯底表面中或以下，所以電介質(zhì)平臺18可 稱為埋入電介質(zhì)結(jié)構(gòu)。埋入可以意味著至少部分的電介質(zhì)平臺18在與襯底14的頂表面16 共平面或基本共平面的平面以下。在一些實施例中，在該平面以下的電介質(zhì)層18的部分從 該平面延伸到該平面以下至少約3μπι或更大的深度，且在該平面以下的電介質(zhì)平臺18的 部分具有至少約5μπι或更大的寬度。換句話說，至少部分的電介質(zhì)平臺18埋入襯底14中 并從襯底14的頂表面向底表面延伸至少約3μπι或更大的距離，且在一些實施例中埋入襯 底14中的電介質(zhì)平臺18的部分具有至少約5 μ m或更大的寬度。在一些實施例中，大多數(shù) 電介質(zhì)平臺18在襯底14的頂表面16以下。換句話說，所有的或基本上所有的電介質(zhì)平臺 18在襯底14的頂表面16以下。此外，由于電介質(zhì)平臺18可被用以隔離或分離無源器件與襯底，電介質(zhì)平臺18 可被用以形成相對高質(zhì)量的無源器件，諸如例如具有相對高Q的電容器和電感器。有源器 件、諸如晶體管或二極管，可形成在與電介質(zhì)平臺18相鄰或鄰接的區(qū)域中，且這些有源器 件可被耦合到無源構(gòu)件，諸如形成在電介質(zhì)平臺18的平面頂或上表面上的螺旋電感器、互 連件、微帶傳輸線等等。增加無源構(gòu)件與襯底14之間的距離允許這些無源構(gòu)件實現(xiàn)較高Q 值。作為示例，場效應晶體管(“TFT”) 76可形成在有源區(qū)域20中，且FET89可形成在 有源區(qū)域21中。FET 76可以是MOSFET且可包括部分的襯底14中的源極區(qū)域81、部分的 襯底14中的漏極區(qū)域80、部分的襯底14之上的柵極氧化物86、柵極氧化物86之上的柵極 88、以及形成在部分的襯底14中的柵極氧化物86以下并在分別為源極區(qū)域81和漏極區(qū)域 80之間的溝道區(qū)域84。FET 89可以是MOSFET且可包括部分的襯底14中的源極區(qū)域92、 部分的襯底14中的漏極區(qū)域90、部分的襯底14之上的柵極氧化物96、柵極氧化物96之上 的柵極98、以及形成在部分的襯底14中柵極氧化物96以下并在分別為在源極區(qū)域92和 漏極區(qū)域90之間的溝道區(qū)域94?？赏ㄟ^在半導體襯底14中形成摻雜區(qū)域，形成FET的源 極、漏極和溝道區(qū)域，且因此FET的源極、漏極和溝道區(qū)域可被稱為摻雜區(qū)域。如以上討論的，襯底14例如可包含諸如硅的半導體材料。襯底14可作為形成在 有源區(qū)域21中的垂直晶體管的部分漏極區(qū)域。在此示例中，源極接觸或電極(未示出)可 形成在襯底14的上表面上或鄰近上表面，且漏極電極(未示出)可形成在襯底14的下表 面上或鄰近下表面。在操作期間，垂直晶體管中從源極電極到漏極電極的電流可基本垂直 于半導體結(jié)構(gòu)100的上表面和下表面。換句話說，電流實質(zhì)上垂直通過垂直晶體管，從位 于半導體結(jié)構(gòu)100的頂表面附近的電極到位于半導體結(jié)構(gòu)100的相對的底表面附近的漏 極電極。美國(“US”)專利申請(具有第10/557，135號申請?zhí)枺瑯祟}為“功率半導體器 件及其制造方法”，2005年11月17日提交，要求。這兩篇專利申請的整體引用結(jié)合于此)描述了一種垂直晶體管的示例。具有相對高的擊穿電壓和因而相對高的輸出功率的功率晶體管可通過在鄰近電 介質(zhì)平臺18的有源區(qū)域中形成垂直晶體管來實現(xiàn)，由于電介質(zhì)平臺18可為來自鄰近電介 質(zhì)平臺18的有源區(qū)域中的電場的等電勢線提供邊緣端部。由于電介質(zhì)平臺18設(shè)置的邊緣 端部可減小等電勢線的曲率，從而可實現(xiàn)較高的擊穿電壓。按照一般的理解，等電勢線的曲 率導致較低的擊穿電壓。為最大化擊穿電壓，等勢線平行或基本平行于襯底14的頂表面 16，且這些等勢線是平坦的，有很小的曲率或沒有曲率。若希望相對高的擊穿電壓，則電介質(zhì)平臺18的接觸有源區(qū)域的橫向側(cè)壁形成為 相對于襯底14的頂表面16垂直或基本垂直的電介質(zhì)材料，以允許等勢線在電介質(zhì)平臺18 的橫向側(cè)壁基本垂直地終止。若電介質(zhì)平臺18的橫向側(cè)壁相對于襯底14的頂表面16成 角度，則這可能不會如期望那樣減小等勢線的曲率，因此，包括溝槽54、氧化物層55、和電 介質(zhì)側(cè)壁57的電介質(zhì)端部結(jié)構(gòu)26可被包括以提供垂直或基本垂直的電介質(zhì)側(cè)壁結(jié)構(gòu)以提 供邊緣終止。應注意，是否包含電介質(zhì)端部結(jié)構(gòu)26是可選擇的。在期望高電壓和/或高功率的 應用中，以及在電介質(zhì)平臺18的橫向邊界不包括基本垂直于襯底14的頂表面16的側(cè)壁的 應用中，端部結(jié)構(gòu)26可能是想要的。例如，參看圖1，電介質(zhì)區(qū)域71的橫向側(cè)壁73是成角 度的或錐形的，并不垂直于襯底14的頂表面16。因此，端部結(jié)構(gòu)26可被包括以提供垂直或 基本垂直頂表面16且不平行或基本不平行于電介質(zhì)區(qū)域71的橫向邊界的電介質(zhì)側(cè)壁57。電介質(zhì)端部結(jié)構(gòu)26可鄰近、鄰接和/或包圍有源區(qū)域20和21以提供邊緣端部， 從而終止有源區(qū)域20和21中的等勢線，其可導致形成在有源區(qū)域的有源器件相對較高的 擊穿電壓。類似地，在端部結(jié)構(gòu)26被省略的實施例中，電介質(zhì)平臺18可鄰近、鄰接、和/或包 圍有源區(qū)域20和21，且在這些實施例中可提供終止有源區(qū)域中的等勢線邊緣端部，對一些 類型的有源器件，諸如例如形成在有源區(qū)域中的垂直晶體管，其可導致相對較高的擊穿電 壓。此外，如果電介質(zhì)平臺18包圍一個或多個有源區(qū)域，則電介質(zhì)平臺18可被用以提供電 性隔離。例如，電介質(zhì)平臺18可被用以將有源區(qū)域彼此電性隔離，其也可導致形成在隔離 的有源區(qū)域中的任何有源器件之間的電性隔離。盡管只討論了單個有源器件形成在有源區(qū)域20和21中，這里描述的方法和裝置 并不限于此。在一些實施例中，多個有源器件可以形成在有源區(qū)域20和21中。此外，有源 器件的類型也不限于場效應晶體管?？尚纬稍谟性磪^(qū)域20和21中的其它類型的器件包括 雙極結(jié)晶體管、結(jié)場效應晶體管、絕緣柵極雙極結(jié)晶體管、二極管、閘流管(thyristor)、無 源器件等等。圖2是在制造的開始階段的半導體結(jié)構(gòu)的截面圖。圖2所示的是襯底14，其可以 被用作制造半導體結(jié)構(gòu)100(圖1)的襯底。襯底14例如可包含諸如硅的半導體材料且根 據(jù)應用可被摻雜或未摻雜，但是這里描述的方法和裝置并不限于此。襯底14可具有在約 100 μ m至約1，000 μ m范圍內(nèi)的厚度。然而，在一些實施例中，通過后續(xù)減薄工藝，襯底14 的厚度可以減小。電介質(zhì)材料50形成在襯底14上。層50可包含例如二氧化硅(“Si02”)，且可具 有在約100A至約5,OOOA的范圍內(nèi)的厚度。采用沉積技術(shù)或諸如例如硅的熱氧化的熱生長技術(shù)可形成電介質(zhì)層50。電介質(zhì)材料層52可形成在電介質(zhì)層50上。層52可包含例如氮化硅(“Si3N”) 且可具有在約100A至約10，000A范圍內(nèi)的厚度。在一些實施例中，電介質(zhì)層52具有電介 質(zhì)層50的厚度約兩倍(“2X”)大的厚度。采用低壓化學氣相沉積(“LPCVD”)可形成電 介質(zhì)層52。電介質(zhì)層52可以用作結(jié)構(gòu)100的加工過程中的蝕刻停止層、保護層、和/或掩模 層。氧化物層50在襯底14和氮化硅層52之間，以防止可能由直接在襯底14上形成氮化 硅層52產(chǎn)生的損傷。形成氮化硅的電介質(zhì)層52和氧化硅的電介質(zhì)層50的優(yōu)點在于，氮化 硅作為后續(xù)的氧化步驟期間的氧化阻擋。電介質(zhì)層52或電介質(zhì)層50和電介質(zhì)層52的組合可用作硬掩模，且可被稱為掩模 層。光致抗蝕劑(未示出)層可形成在層52之上，以用作掩模以圖案化層50和52以及襯 底14。由于作為用以蝕刻部分的襯底14的硅蝕刻的一部分，在電介質(zhì)層52之上的光致抗 蝕劑也被蝕刻，電介質(zhì)層52或電介質(zhì)層50和電介質(zhì)層52的組合可被用作硬掩模以防止在 形成空腔64(圖4)期間不希望的蝕刻襯底14的上表面。在一些實施例中，層50和52作 為掩模層是可選擇的，如在可選擇的實施例中，光致抗蝕劑層可被制成相對厚，使得在蝕刻 工藝期間其不被完全腐蝕掉，因此光致抗蝕劑可被用作掩模層，而不是采用層50和52。參看圖3，光致抗蝕劑層形成在氮化硅層上。光致抗蝕劑層被圖案化以形成具有暴 露部分氮化硅層52的開口 58的掩模結(jié)構(gòu)56。圖4是圖3的結(jié)構(gòu)在制造的較晚階段的截面圖。圖5是根據(jù)一個或多個實施例的 圖4的結(jié)構(gòu)的俯視圖，且圖4是沿圖5的截面線4-4的截面圖。參看圖4和5，氮化硅層52 的暴露部分以及在氮化硅層52的暴露部分以下的部分的二氧化硅層50和襯底14例如通 過蝕刻被移除，以形成多個具有側(cè)壁62的結(jié)構(gòu)60。換句話說，蝕刻形成具有底板66的空 腔64，結(jié)構(gòu)60從底板66延伸。結(jié)構(gòu)60從底板66延伸到頂表面16。結(jié)構(gòu)60可以是支柱、 圓柱或壁，且也可被稱為隔板、突出物、凸起或垂直結(jié)構(gòu)。盡管這里結(jié)構(gòu)60被描述和顯示為 支柱，但這里描述的方法和裝置并不限于此。盡管未示出，如上所述，在其它實施例中，支柱 60可以是隔板或諸如例如拉長壁的壁?？涨?4也被稱為開口、空穴或溝槽。在一些實施例中，采用至少一個蝕刻操作以移除部分的層50和52以及襯底14，可 形成空腔64。在其它實施例中，兩個或三個蝕刻操作可被用以形成空腔64。例如，一個蝕 刻操作可用以移除部分的層50、層52和襯底14。如另一個示例，三個蝕刻操作可被用以移 除部分的層52、層50和襯底14。采用濕化學蝕刻或諸如例如反應離子蝕刻(“RIE”)的干蝕刻工藝可蝕刻氮化硅 層52。采用濕化學蝕刻或諸如例如反應離子蝕刻(“RIE”)的干蝕刻工藝可蝕刻二氧化硅 層50。采用諸如例如反應離子蝕刻(“RIE”)的蝕刻工藝可接著移除部分的襯底14。在一些實施例中，選擇蝕刻化學使得側(cè)壁62形成不與頂表面16垂直的角度。例 如，結(jié)構(gòu)60的側(cè)壁62可以是錐形的使得結(jié)構(gòu)60的上部分比結(jié)構(gòu)60的下部分寬。換句話 說，在結(jié)構(gòu)60的上部分的結(jié)構(gòu)60之間的間隔或距離基本不同于在結(jié)構(gòu)60的下部分的結(jié)構(gòu) 60之間的距離。在一些實施例中，結(jié)構(gòu)60的上部分之間的距離基本較小，或比結(jié)構(gòu)60的下 部分之間的距離小。在圖4中，結(jié)構(gòu)60的上部分之間的距離標為Dl且結(jié)構(gòu)60的下部分之 間的距離標為D2。作為示例，結(jié)構(gòu)60的下部分之間的距離可以至少約為結(jié)構(gòu)60的上部分之間的距離的百分之一百零五(105%)，或大于結(jié)構(gòu)60的上部分之間的距離。因此，若距 離Dl是約Ιμπι，則距離D2約為1. 05 μ m或更大。在另一個示例中，結(jié)構(gòu)60的下部分之間 的距離可以至少約為結(jié)構(gòu)60的上部分之間的距離的百分之一百五十(150%)，或大于結(jié)構(gòu) 60的上部分之間的距離。換句話說，結(jié)構(gòu)60的下部分之間的距離為大于結(jié)構(gòu)60的上部分 之間的距離的約百分之一百五十(150%)。因此，在此示例中，若距離Dl為約Ιμπι，則距 離D2為約1. 5 μ m或更大。相對于距離Dl增加距離D2將進一步增加電介質(zhì)平臺18中的 空的空間的面積，從而將進一步減小電介質(zhì)平臺18的有效介電常數(shù)。空腔64的深度大于空腔64的寬度是可以期望的。因此，在一些實施例中，空腔64 的深度可以是空腔64的寬度的至少兩倍大(“2X”)?？蛇x擇地，空腔64的深度可以是空 腔64的寬度的約至少10倍大(“ 10X”)。例如，若空腔64的寬度約為1 μ m或更小，則空 腔64的深度可以約為10 μ m或更大。如上所述，在一些實施例中，選擇蝕刻化學使得側(cè)壁62形成不與頂表面16垂直的 角度。在一些實施例中，采用反應離子蝕刻(“RIE”)可形成具有不垂直側(cè)壁的溝槽。采 用RIE，可形成高縱橫比(結(jié)構(gòu)的深度與將被蝕刻的空腔的寬度之比)結(jié)構(gòu)60。在一個示 例中，采用一系列交替的鈍化和蝕刻步驟，其包含涂布所有暴露的表面的鈍化步驟、優(yōu)先移 除某些區(qū)域中的鈍化的蝕刻步驟、和隨之的蝕刻暴露部分。鈍化/蝕刻循環(huán)被重復以形成 高縱橫比結(jié)構(gòu)。作為示例，可執(zhí)行襯底14的初始蝕刻以在襯底14中形成一個或多個溝槽， 然后鈍化步驟可包括采用沿著溝槽的側(cè)壁和底部形成鈍化層的沉積工藝形成包含聚合物 (未示出)的鈍化層。蝕刻步驟可包括優(yōu)先移除溝槽底部和下部分的部分鈍化層的干蝕刻。 在其它實施例中，一個或多個蝕刻工藝參數(shù)在處理期間是可以變化的以實現(xiàn)特定的側(cè)壁輪 廓?？梢宰兓墓に噮?shù)的示例包括壓力、蝕刻循環(huán)次數(shù)、鈍化形成循環(huán)次數(shù)、用于鈍化的 前軀體的量、用于蝕刻的前軀體的量、以及功率。如下面參考圖6討論的，執(zhí)行熱氧化以將部分、全部或基本全部的硅結(jié)構(gòu)60轉(zhuǎn)變 成二氧化硅以形成二氧化硅結(jié)構(gòu)70 (圖6)。因此，選擇距離Dl使得在熱氧化之后二氧化硅 結(jié)構(gòu)70(圖6)的上部分彼此分離且彼此不接觸。在一些實施例中，距離Dl在約0.5μπι到 約2 μ m的范圍且距離D2至少約比Dl大5%或更多。硅結(jié)構(gòu)60的上部分的寬度標為Wl且 在一些實施例中約為1.5μπι或更少。應注意，寬度Wl越寬，氧化硅結(jié)構(gòu)60的時間就越長。 尺寸Wl可稱為直徑(取決于結(jié)構(gòu)60的形狀)。在一些實施例中，如參考圖6所描述的，在 執(zhí)行熱氧化工藝以將部分、全部或基本全部的硅支柱60由硅轉(zhuǎn)變成二氧化硅之后，二氧化 硅結(jié)構(gòu)70(圖6)的上部分之間的距離約為Iym或更小，且二氧化硅結(jié)構(gòu)70(圖6)的下 部分之間的距離約為1.5μπι或更大。此外，二氧化硅結(jié)構(gòu)70 (圖6)的下部分的寬度基本 小于二氧化硅結(jié)構(gòu)70 (圖6)的上部分的寬度。例如，二氧化硅結(jié)構(gòu)70的上部分的寬度至 少約為二氧化硅結(jié)構(gòu)70的下部分的寬度的兩倍大(“2Χ”)。換句話說，在一些實施例中， 二氧化硅結(jié)構(gòu)70的上部分的寬度大于約兩倍的二氧化硅結(jié)構(gòu)70的下部分的寬度。例如， 若二氧化硅結(jié)構(gòu)70的上部分的寬度為約1. 5 μ m，則二氧化硅結(jié)構(gòu)70的下部分的寬度約為 0. 75μπι或更小。在一些實施例中，二氧化硅結(jié)構(gòu)70的上部分的寬度約為二氧化硅結(jié)構(gòu)70 的下部分的寬度的四倍(“4Χ”)，但是這里描述的方法和裝置并不限于此。如所了解的，減 小二氧化硅結(jié)構(gòu)70的下部分的寬度將進一步增加電介質(zhì)平臺18中的空的空間量，其將導 致具有相對較低的有效介電常數(shù)的電介質(zhì)平臺。
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在移除部分的層52、層50和襯底14之后，掩模結(jié)構(gòu)56 (圖3)被剝離或移除。氧 化也將為空腔64和結(jié)構(gòu)60的側(cè)壁的襯底14的暴露部分轉(zhuǎn)變成二氧化硅。雖然圖5示出了正方形形狀的空腔64，但這并不限制所要求保護的主題。空腔64 可具有其它形狀，包括多邊形形狀、圓形形狀、等等。在其它實施例中，可形成電介質(zhì)平臺18 以包圍部分的襯底14。因此，空腔64可形成在部分的襯底14周圍。這對采用電介質(zhì)平臺 18將襯底14的一部分與襯底14的另一部分隔離是期望的。圖6是在制造的較晚階段的半導體結(jié)構(gòu)100的截面圖。執(zhí)行熱氧化工藝使得結(jié)構(gòu) 100的暴露的硅被轉(zhuǎn)換成二氧化硅，從而形成包括具有側(cè)壁72的二氧化硅結(jié)構(gòu)70的二氧化 硅層或區(qū)域71。具體地，硅結(jié)構(gòu)60(圖4)的硅可以被部分地，或在圖6所示的實施例中被 完全地轉(zhuǎn)變成二氧化硅以形成二氧化硅結(jié)構(gòu)70。換句話說，在一些實施例中結(jié)構(gòu)60的側(cè)壁 62(圖4)之間的硅可基本轉(zhuǎn)變成二氧化硅。此外，如圖6所示在熱氧化工藝期間，空腔64 的底部，即底板66 (圖4)，也被轉(zhuǎn)變成二氧化硅以形成區(qū)域70的下部分。由于硅的介電常 數(shù)大于二氧化硅的介電常數(shù)，減小結(jié)構(gòu)70中硅的量將減小電介質(zhì)平臺18的有效介電常數(shù)。在熱氧化期間，從約1個單元的硅形成約2. 2個單元的二氧化硅。換句話說，從IA 的硅可形成2. 2A的熱氧化物。結(jié)果，在參考圖6所示的熱氧化工藝期間形成二氧化硅具有 減小結(jié)構(gòu)60之間的間隔的效果(圖4和5)。因此，制成的二氧化硅結(jié)構(gòu)70之間的間隔小 于結(jié)構(gòu)60之間的間隔(圖4和5)。如可以理解的，熱氧化工藝和結(jié)構(gòu)60的初始形狀(圖4和5)可促進后續(xù)的空腔 64加蓋，在初始結(jié)構(gòu)60中，結(jié)構(gòu)60的上部分相比于結(jié)構(gòu)60的下部分彼此間隔緊密。具體 地，例如采用非共形的電介質(zhì)材料將結(jié)構(gòu)60的上部分之間的間隔(圖4和5)減小到將促 進空腔64A的加蓋或密封的距離。此外，由于結(jié)構(gòu)60的初始形狀(圖4和5)，制成的電介 質(zhì)平臺18的有效介電常數(shù)被降低，因為結(jié)構(gòu)60的形狀允許增加電介質(zhì)平臺18中的空的空 間量。換句話說，結(jié)構(gòu)60的形狀允許減小電介質(zhì)平臺18中的硅或二氧化硅材料的量。盡管在熱氧化工藝期間結(jié)構(gòu)60的所有的硅被消耗之后，二氧化硅結(jié)構(gòu)70的二氧 化硅的厚度或量受限，但是熱氧化工藝可持續(xù)更長以在電介質(zhì)平臺18的厚度和下邊界增 加二氧化硅厚度。換句話說，氧化工藝持續(xù)更長以在空腔64底部以及沿空腔64的橫向直 徑上增加二氧化硅的量。圖7是在制造的較晚階段的半導體結(jié)構(gòu)100的截面圖。在執(zhí)行氧化工藝之后，采 用光刻和蝕刻工藝可圖案化氮化硅層52、二氧化硅層50以及半導體材料14。光刻工藝或 操作涉及掩模的使用，且可能有時被稱為掩模操作或動作。光刻和蝕刻可包括在圖6中所 示的制造階段，在結(jié)構(gòu)100以上形成輻照敏感材料層，諸如光致抗蝕劑(未示出)，然后采用 例如紫外線(UV)輻照曝光光致抗蝕劑以形成掩模，然后采用各向異性蝕刻工藝，諸如例如 反應離子蝕刻(“RIE”)，蝕刻部分的層52、層50和半導體材料14，以形成圍繞電介質(zhì)平臺 18的溝槽54。溝槽54也可被稱為空腔、開口、空穴、間隙、空區(qū)域、空的空間等等。在溝槽54形成之后，用以形成溝槽54的結(jié)構(gòu)100之上的光致抗蝕劑掩模(未示 出)被剝離或移除。接著，電介質(zhì)層55沿溝槽54的側(cè)壁形成。電介質(zhì)層55和溝槽54形 成如上討論的電介質(zhì)端部結(jié)構(gòu)26。在一些實施例中，電介質(zhì)層55是氧化物層，諸如具有從 約:5θΑ至約5，000A的范圍內(nèi)的厚度的二氧化硅?？刹捎贸练e技術(shù)或諸如例如硅的熱氧化 的熱生長技術(shù)形成氧化物層55。
如果使用熱氧化工藝形成氧化物層55，則結(jié)構(gòu)100的其它部分也可能會受到熱氧 化工藝的影響。例如，作為此熱氧化步驟的一部分，位于空腔64底部和沿空腔64橫向周長 的二氧化硅的量可能會增加。此外，在替代實施例中，在參照圖6描述的初始熱氧化工藝 中，結(jié)構(gòu)60可能被部分氧化，使得結(jié)構(gòu)60包括硅和二氧化硅，然后結(jié)構(gòu)60中保留的部分的 或全部的硅可在后續(xù)的用于形成氧化物層55的熱氧化工藝中被進一步轉(zhuǎn)化成二氧化硅。 因此，氧化物層55的厚度和位于空腔64底部、沿空腔64的橫向周長以及結(jié)構(gòu)70中的二氧 化硅的量可通過改變用以形成二氧化硅結(jié)構(gòu)70和氧化物層55的兩次熱氧化工藝的時機來 控制?，F(xiàn)參考圖8，在絕緣結(jié)構(gòu)70之上形成材料75。材料75可被稱為密封層、密封材料、 蓋帽層、或蓋帽材料。在一些實施例中，蓋帽材料75是摻雜電介質(zhì)材料，諸如例如摻雜玻璃 或摻雜氧化物。蓋帽材料75的合適的摻雜或雜質(zhì)材料包括硼、砷、磷、或銦。在沉積電介質(zhì) 材料期間或之后可加入雜質(zhì)材料。如以上討論的，摻雜劑可以改變摻雜電介質(zhì)材料的流動 與回流特性。在一些實施例中，蓋帽材料75可以使磷硅酸鹽玻璃(“PSG”)，硼硅酸鹽玻璃 (“BSG”)，或者硼磷硅酸鹽玻璃(“BPSG”)。形成蓋帽材料75的技術(shù)包括化學氣相沉 積(CVD)、等離子增強化學氣相沉積(PECVD)、減壓CVD、濺射、蒸鍍、常壓化學氣相沉積 (APCVD)、次常壓化學氣相沉積(SACVD)，或者旋涂沉積。在一些實施例中，摻雜電介質(zhì)材料 75是含磷濃度在4%到8%之間的PSG。在其它實施例中，層75可在沉積期間或之后摻雜 的氧化物層。例如，層75可以是采用諸如例如等離子增強CVD(“PECVD”)的沉積工藝形成 的氧化物，且氧化物可在沉積期間或之后被摻以諸如雜質(zhì)材料或硼或磷的摻雜劑。對材料 摻入具有諸如例如磷或硼的雜質(zhì)材料，可導致此材料在給定溫度下具有較低的粘度。盡管 材料75被描述成摻雜電介質(zhì)材料，這里所述的方法和裝置并不限于此。在其它實施例中， 材料75可以是未摻雜電介質(zhì)材料，諸如例如旋涂玻璃(S0G)。在其它實施例中，蓋帽材料 75可以是能被回流的任何材料，而不限于聚合物材料。圖8的實施例顯示作為離散或分立的蘑菇狀蓋帽結(jié)構(gòu)的摻雜電介質(zhì)蓋帽材料75， 形成在電介質(zhì)結(jié)構(gòu)70之上，并形成在相鄰電介質(zhì)材料70的部分的層52之上。然而，要求 保護的主題并不限于此。例如，盡管沒有顯示，摻雜電介質(zhì)蓋帽材料75可能形成連續(xù)結(jié)構(gòu)， 該連續(xù)結(jié)構(gòu)將電介質(zhì)結(jié)構(gòu)70的上部分彼此相連，并且將電介質(zhì)結(jié)構(gòu)70的上部分與鄰近電 介質(zhì)結(jié)構(gòu)70的部分的層52相連。此外，盡管未示出，部分的摻雜電介質(zhì)材料75可沿層50 和52暴露的側(cè)壁形成，和/或可在形成電介質(zhì)材料75期間，沿空腔64的底面或下邊界形 成。然而，在一些實施例中希望限制或最小化形成在空腔64中的材料75的量?，F(xiàn)參考圖9，蓋帽材料75流動或者回流以形成密封空腔64A和回流層75A。至少 部分的電介質(zhì)材料71在至少部分的襯底14與至少部分的摻雜電介質(zhì)材料75之間。在一些實施例中，通過采用熱能可流動或軟化蓋帽材料75，使得蓋帽材料75流向 密封空腔64。例如，通過加熱蓋帽材料75到足夠高到使其軟化和流動的溫度，可流動蓋帽 材料75。換句話說，材料75(圖8)可被加熱到足夠高到使其回流的溫度。在一些實施例 中，當蓋帽材料75是電介質(zhì)材料時，其在約950攝氏度(°C)到約1200攝氏度(°C )的溫 度范圍內(nèi)可流動。在一些實施例中，蓋帽材料75在約1100°C以下的溫度下流動?？稍谡婵?或?qū)㈦S后構(gòu)成密封空腔64A中環(huán)境的其他環(huán)境下執(zhí)行流動和回流工藝。如以上討論的，密
15封空腔64A可在真空下形成。此外，在一些實施例中，可通過將結(jié)構(gòu)100放入爐中執(zhí)行回流工藝，且環(huán)境可具有 濕汽(wet stream)，或具有某些類型的含氣體的摻雜劑，諸如例如氮氣或氧氣，或者氧氣和 氮氣的混合氣體?？杀挥米骰亓鞴に嚨囊徊糠值钠渌夹g(shù)包括激光輔助回流或者尖峰退火 (spike annealing)0因為其回流特性，蓋帽材料75也可被稱為可回流材料。在蓋帽材料75被回流之 后，其也可被稱為回流層75A。應注意，在蓋帽材料75是連續(xù)結(jié)構(gòu)的那些實施例中，回流可 以幫助平滑蓋帽材料使得層75A的上表面是平坦的或基本平坦的。再次參照圖1，例如，采用化學機械平坦化技術(shù)可平坦化層75A。應注意，平坦化層 75A是可選步驟?？蛇x的密封層77，諸如例如氮化硅(Si3N4),可形成在二氧化硅層75A之上 以氣密密封空腔64。換句話說，可選的共形氮化硅層77可防止擴散通過和/或填入層75A 中的任何開口或裂縫中，并且通?？梢苑乐箽怏w或者濕氣穿過層75A傳播進入空腔64A或 溝槽54。使用低壓化學氣相沉積技術(shù)(“LPCVD”)可形成氮化硅層77，且氮化硅層77的厚 度在約ιοοΑ至ι，οοοΑ的范圍內(nèi)。在一個實施例中，氮化硅層77的厚度大約是5οοΑ。作為 LPCVD工藝的一部分，在密閉空腔64A中可形成部分真空。在其它的實施例中，密封層76可 能是LPCVD低溫氧化物(LTO)，LPCVD高溫氧化物(HTO)，LPCVD TEOS，或者LPCVD PSG。如 果采用可選的密封層77，在可選的密封層77形成之前執(zhí)行CMP，因為CMP可能完全去除相 對較薄的密封層77。電介質(zhì)層77的形成是可選的，并且在那些不形成電介質(zhì)層77的實施 例中，層75A作為蓋帽結(jié)構(gòu)78。在一些實施例中，密封空腔64A被排空到低于大氣壓的壓力。換句話說，密封空腔 64A中的壓力在大氣壓以下。作為示例，密封空腔64A中的壓力可能在約0. 1托到約10托 的范圍內(nèi)。空腔64A中的物質(zhì)或材料的種類并不限制所要求保護的主題。例如，密封空腔 64A可包含固態(tài)物質(zhì)或者諸如氣體或液體的流體。盡管參照圖4-9描述了單個加蓋的或密封空腔64A，這里所述的方法和裝置不限 于此。在其它實施例中，襯底14可被蝕刻以形成多個隔離空腔。因此，如果層75A經(jīng)歷了 裂開或破裂，由于多個空腔彼此物理隔離，來自密封空腔64A中任何氣體的污染可被包含 在有限的范圍內(nèi)。蓋帽結(jié)構(gòu)78結(jié)合電介質(zhì)結(jié)構(gòu)70和密封空腔64A形成圖1所示的電介質(zhì) 平臺(“DP，，)18。再參考圖1，有源區(qū)域20和21中的部分的蓋帽結(jié)構(gòu)78、氮化硅層52和氧化硅層 50在蓋帽結(jié)構(gòu)78形成之后被移除。有源和無源半導體器件可能形成在鄰近電介質(zhì)平臺18 的襯底14的部分中，或由鄰近電介質(zhì)平臺18的襯底14的部分形成。此外，有源或無源電 路元件，或者其中一部分，可能形成在電介質(zhì)平臺18上。舉例而言，被動電路元件24形成 在電介質(zhì)平臺18上。在一些實施例中，如果在形成有源或無源器件之前形成蓋帽結(jié)構(gòu)78 的層75，則用于形成有源或無源器件的熱步驟可在層75A將要流動的溫度以下的溫度。換 句話說，隨后的元件和器件，諸如有源或無源器件，可在用以流動層74A的溫度以下的一個 或多個溫度下形成。例如，足夠數(shù)量的摻雜劑可被加入層75A使得層75A在例如約1075°C 到約1100°C的溫度下流動，且在此示例中后續(xù)的工藝可在低于1075°C的溫度下執(zhí)行。此示 例中，場效應晶體管76和89可在層75A形成之后且在低于1075°C的溫度下形成。此外，氧化物內(nèi)的摻雜劑濃度的空間分布可被控制以調(diào)整流動之后氧化物的輪廓。由于重摻雜氧化物對諸如濕氣的大氣污染更敏感，在氧化結(jié)束之前可停止摻雜劑以保 留未摻雜的氧化物殼。盡管電介質(zhì)平臺18被描述為具有一個或多個空腔64A，但是這里所述的方法和裝 置并不限于此。例如，在可選的實施例中，空腔64A可被填充以材料，諸如例如，包括氧化 物、氮化物，或硅(如果需要的話)的材料，以形成沒有任何空腔的實心或被填滿的電介質(zhì) 平臺(未示出)。由于用以填充空腔64A的材料相比于空腔、溝槽、開口或空穴具有相對較 高的介電常數(shù)，因此，相比于諸如電介質(zhì)平臺18的空氣間隙電介質(zhì)平臺，這樣的實心填滿 的電介質(zhì)平臺將具有相對較高的介電常數(shù)。可用以填充或回填充空腔64A的材料的示例， 可包括氮化硅，多晶硅，或例如采用熱壁硅酸四乙酯(TEOS)工藝形成的氧化物材料。因此，披露了各種結(jié)構(gòu)和方法以提供相對厚的，埋入的電介質(zhì)平臺，其可以是能夠 在電介質(zhì)平臺之上支撐一個或多個無源器件的電介質(zhì)支撐結(jié)構(gòu)。在各種實施例中，公開的 電介質(zhì)平臺可提供電性隔離，減小寄生襯底電容，允許形成具有相對高Q的無源器件，并可 使任何采用或聯(lián)合電介質(zhì)平臺的結(jié)構(gòu)實現(xiàn)相對較高的操作頻率或相對較高的擊穿電壓。此 外，公開的電介質(zhì)平臺和制造電介質(zhì)平臺的方法，相比于其它技術(shù)和結(jié)構(gòu)，可減小可能被傳 入鄰近電介質(zhì)平臺的區(qū)域的熱應力。盡管在此公開了具體實施例，但并不想要將所要求保護的主題限制在公開的實施 例。在不偏離所要求保護的主題精神下可做出修改和變更。所要求保護的主題旨在包含所 有這樣的落入權(quán)利要求范圍內(nèi)的修改和變更。
權(quán)利要求
一種結(jié)構(gòu)，包含第一電介質(zhì)材料和第一空穴，在襯底表面之下；以及摻雜電介質(zhì)材料，在所述第一電介質(zhì)材料之上，在所述第一空穴之上，其中至少部分的所述第一電介質(zhì)材料在至少部分的所述襯底與至少部分的所述摻雜電介質(zhì)材料之間。
2.權(quán)利要求1所述的結(jié)構(gòu)，其中所述結(jié)構(gòu)是半導體結(jié)構(gòu)。
3.權(quán)利要求1所述的結(jié)構(gòu)，其中所述第一空穴鄰接所述第一電介質(zhì)材料并鄰接所述摻 雜電介質(zhì)材料。
4.權(quán)利要求1所述的結(jié)構(gòu)，還包含第二空穴，在所述襯底的所述表面以下，且與所述第 一空穴隔離，其中所述第一空穴鄰接所述摻雜電介質(zhì)材料，且所述第二空穴鄰接所述摻雜 電介質(zhì)材料。
5.權(quán)利要求1所述的半導體結(jié)構(gòu)，其中所述摻雜電介質(zhì)材料在所述襯底的所述表面之上。
6.權(quán)利要求1所述的結(jié)構(gòu)，還包含導電材料，在所述摻雜電介質(zhì)材料之上，且在所述襯 底的所述表面之上。
7.權(quán)利要求6所述的結(jié)構(gòu)，其中所述導電材料包含鋁、銅、摻雜多晶硅、金、鎳、或坡莫 合金，或其組合，且其中所述襯底包含硅。
8.權(quán)利要求6所述的結(jié)構(gòu)，還包含有源器件，其中部分的所述有源器件形成在鄰近所 述第一電介質(zhì)材料的所述襯底中。
9.權(quán)利要求8所述的結(jié)構(gòu)，其中所述有源器件是場效應晶體管(FET)，具有柵極、柵極 氧化物、源極區(qū)域、漏極區(qū)域、以及溝道區(qū)域，且所述部分的有源器件是所述場效應晶體管 的所述源極區(qū)域、所述溝道區(qū)域、或所述漏極區(qū)域。
10.權(quán)利要求8所述的結(jié)構(gòu)，還包含無源器件，其中所述無源器件包含所述導電層，且 其中所述導電層耦合到所述有源器件。
11.權(quán)利要求10所述的結(jié)構(gòu)，其中所述無源器件是電感器、電容器、或互連件、或其組合。
12.權(quán)利要求1所述的結(jié)構(gòu)，還包含第二電介質(zhì)材料，在所述摻雜電介質(zhì)材料之上。
13.權(quán)利要求12所述的結(jié)構(gòu)，其中所述第二電介質(zhì)材料包含氮化硅。
14.權(quán)利要求1所述的結(jié)構(gòu)，其中摻雜電介質(zhì)材料是硅酸鹽玻璃。
15.權(quán)利要求14所述的結(jié)構(gòu)，其中所述硅酸鹽玻璃包含硼或磷、或其組合。
16.權(quán)利要求1所述的結(jié)構(gòu)，其中所述摻雜電介質(zhì)材料是磷硅酸鹽玻璃(PSG)、硼硅酸 鹽玻璃(BSG)、或硼磷硅酸鹽玻璃(PBSG)、或其組合。
17.權(quán)利要求1所述的結(jié)構(gòu)，其中所述摻雜電介質(zhì)材料包含氧化物。
18.權(quán)利要求17所述的結(jié)構(gòu)，其中所述氧化物摻有雜質(zhì)材料。
19.權(quán)利要求18所述的結(jié)構(gòu)，其中所述雜質(zhì)材料是硼或磷、或其組合。
20.權(quán)利要求1所述的結(jié)構(gòu)，其中所述摻雜電介質(zhì)材料密封所述第一空穴。
21.權(quán)利要求1所述的結(jié)構(gòu)，其中所述摻雜電介質(zhì)材料覆蓋所述第一空穴。
22.權(quán)利要求1所述的結(jié)構(gòu)，其中所述摻雜電介質(zhì)材料加蓋所述第一空穴。
23.一種方法，包含 形成第一電介質(zhì)材料和空穴；形成第二電介質(zhì)材料，在所述第一電介質(zhì)材料之上，且在所述半導體襯底的所述表面 之上；以及加熱所述第二電介質(zhì)材料以密封所述空腔。
24.權(quán)利要求23所述的方法，其中所述第二電介質(zhì)材料是摻雜電介質(zhì)材料。
25.權(quán)利要求23所述的方法，其中所述第二電介質(zhì)材料包含硅酸鹽玻璃或氧化物。
26.權(quán)利要求23所述的方法，其中所述摻雜電介質(zhì)材料是磷硅酸鹽玻璃(PSG)、硼硅酸 鹽玻璃(BSG)、或硼磷硅酸鹽玻璃(BPSG)、或摻雜氧化物、或其組合。
27.權(quán)利要求23所述的方法，其中所述電介質(zhì)材料是旋涂玻璃(SOG)或聚合物材料、或 其組合。
28.權(quán)利要求23所述的方法，其中形成所述第二電介質(zhì)材料，包含在所述第一電介質(zhì) 材料之上并在所述半導體襯底的所述表面之上沉積氧化物材料，以及在所述氧化物的沉積 期間以雜質(zhì)材料摻雜所述氧化物，其中所述雜質(zhì)材料是磷或硼、或其組合。
29.權(quán)利要求23所述的方法，其中所述加熱包含加熱所述第二電介質(zhì)材料以流動所述 第二電介質(zhì)材料以密封所述空腔。
30.權(quán)利要求23所述的方法，其中所述加熱包含在氧氣、氮氣、或濕氣流、或其組合的 環(huán)境下加熱所述第二電介質(zhì)材料，以回流所述第二電介質(zhì)材料以密封覆蓋空腔。
31.權(quán)利要求23所述的方法，其中所述加熱包含加熱所述第二電介質(zhì)材料以軟化所述 第二電介質(zhì)材料以密封所述空腔。
32.權(quán)利要求23所述的方法，其中所述加熱包含加熱所述第二電介質(zhì)材料以減小所述 第二電介質(zhì)材料的粘度以密封所述空腔。
33.權(quán)利要求23所述的方法，其中所述加熱包含加熱所述第二電介質(zhì)材料以氣密密封 所述空腔。
34.權(quán)利要求23所述的方法，還包含在所述第二電介質(zhì)材料之上形成第三電介質(zhì)材料 以氣密密封所述空腔。
35.權(quán)利要求33所述的方法，其中所述第一電介質(zhì)材料包含二氧化硅、所述第二電介 質(zhì)材料是摻雜電介質(zhì)材料，且所述第三電介質(zhì)材料包含氮化硅。
36.權(quán)利要求23所述的方法，其中所述空腔鄰接所述第一電介質(zhì)材料且還包含在加 熱所述第二電介質(zhì)材料之后形成有源器件，其中部分的所述的有源器件在所述半導體襯底 中。
37.權(quán)利要求35所述的方法，其中所述部分的所述有源器件是所述半導體襯底中的摻 雜區(qū)域。
38.權(quán)利要求23所述的方法，還包含在所述第二電介質(zhì)材料之上形成導電材料。
39.權(quán)利要求23所述的方法，其中所述加熱包含加熱所述第二電介質(zhì)材料到至少第一 溫度或更大以流動所述第二電介質(zhì)材料以密封所述空腔。
40.權(quán)利要求39所述的方法，還包含形成有源器件，其中至少部分的所述有源器件是 在所述半導體襯底中，且其中所述部分的所述有源器件在所述第二電介質(zhì)材料的加熱之后 形成，且其中形成所述有源器件包含加熱所述半導體襯底到第二溫度或更低，其中所述第 二溫度小于所述第一溫度。
41.權(quán)利要求23所述的方法，其中所述半導體襯底包含硅；其中所述形成所述空腔包含移除部分的所述半導體襯底以在所述半導體襯底的所述 表面以下形成所述空腔；其中形成所述第一電介質(zhì)材料包含氧化部分的所述半導體襯底以形成所述第一電介 質(zhì)材料；其中所述第一電介質(zhì)材料鄰接所述空腔；以及其中所述半導體襯底包含硅，且所述第一電介質(zhì)材料包含二氧化硅。
42.一種方法，包含在半導體襯底的表面以下形成電介質(zhì)區(qū)域和溝槽；以及在所述電介質(zhì)區(qū)域之上，在所述半導體襯底的所述表面之上，并在所述溝槽之上形成 摻雜電介質(zhì)材料。
43.權(quán)利要求42所述的方法，其中所述摻雜電介質(zhì)材料包含硅酸鹽玻璃或氧化物。
44.權(quán)利要求42所述的方法，其中所述摻雜電介質(zhì)材料是磷硅酸鹽玻璃(PSG)、硼硅酸 鹽玻璃(BSG)、或硼磷硅酸鹽玻璃(BPSG)、或摻雜氧化物、或其組合。
45.權(quán)利要求42所述的方法，還包含在鄰近所述電介質(zhì)區(qū)域的所述半導體襯底中形成 部分的晶體管，其中所述形成所述部分的晶體管發(fā)生在所述形成所述電介質(zhì)區(qū)域和所述溝 槽之后。
46.權(quán)利要求42所述的方法，還包含形成電介質(zhì)結(jié)構(gòu)，其中所述電介質(zhì)結(jié)構(gòu)在所述電 介質(zhì)區(qū)域和所述部分的所述晶體管之間，且其中形成所述電介質(zhì)結(jié)構(gòu)包含在所述半導體襯 底中形成第二溝槽并執(zhí)行熱氧化工藝以沿所述溝槽的側(cè)壁形成第一電介質(zhì)材料。
47.一種方法，包含移除部分的半導體材料以形成具有下邊界和從所述下邊界向所述半導體材料的表面 延伸的突出物的空腔，其中所述空腔的下邊界在所述半導體襯底的所述表面以下；改變所述空腔的所述下邊界；以及在所述突出物之上形成摻雜電介質(zhì)材料。
48.權(quán)利要求47所述的方法，其中所述下邊界在所述半導體材料的所述表面以下至少 約1微米或更多。
49.權(quán)利要求47所述的方法，其中所述突出物鄰接所述空腔并包含電介質(zhì)材料。
50.權(quán)利要求47所述的方法，其中所述突出物為支柱、圓柱、隔板、或壁、或其組合。
51.權(quán)利要求47所述的方法，其中所述半導體材料包含硅且其中改變所述空腔的所述 下邊界包含執(zhí)行熱氧化以將沿所述空腔的所述下邊界的部分的硅轉(zhuǎn)變成二氧化硅。
52.權(quán)利要求47所述的方法，還包含加熱所述摻雜電介質(zhì)材料以流動所述摻雜電介質(zhì) 材料并密封所述空腔。
53.權(quán)利要求47所述的方法，其中所述空腔鄰接所述摻雜電介質(zhì)材料，并還包含在所述摻雜電介質(zhì)材料之上形成第一電介質(zhì)材料；在所述第一電介質(zhì)材料之上形成導電材料；以及在與所述空腔間隔開并鄰近所述空腔的所述半導體材料中形成摻雜區(qū)域，其中所述形 成所述摻雜區(qū)域發(fā)生在所述形成所述空腔之后。
54.權(quán)利要求47所述的方法，其中所述移除包含移除所述部分的所述半導體材料以形 成從所述下邊界向所述半導體材料的所述表面延伸的所述突出物。
全文摘要
在各種實施例中，公開了半導體結(jié)構(gòu)和制造這些半導體結(jié)構(gòu)的方法。在一個實施例中，結(jié)構(gòu)包括電介質(zhì)材料和在襯底的表面以下的空穴。該結(jié)構(gòu)還包括在電介質(zhì)材料之上，在第一空腔之上的摻雜電介質(zhì)材料，其中至少部分的電介質(zhì)材料在至少部分的襯底與至少部分的摻雜電介質(zhì)材料之間。公開和要求了其它實施例。
文檔編號H01L21/31GK101926003SQ200880125637
公開日2010年12月22日 申請日期2008年12月11日 優(yōu)先權(quán)日2007年12月11日
發(fā)明者比什努·P·戈格伊, 邁克爾·A·蒂施勒 申請人:HVVi半導體股份有限公司