專利名稱：存儲(chǔ)單元的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及存儲(chǔ)器件的存儲(chǔ)單元及其制造。
背景技術(shù)：
所存在的不斷的壓力是使存儲(chǔ)單元、比如靜態(tài)RAM(SRAM)單元更小。隨著工藝技 術(shù)縮小到深亞微米(例如65nm、45nm、以及32歷)，這些微小SRAM單元的可制造性變得困難 得多。這在很大程度上是由于日益難以精確地在晶片上限定光刻圖案?？芍圃斓腟RAM單元必須盡量小，并同時(shí)保持對(duì)其器件參數(shù)的緊密控制，以便保證 在全部產(chǎn)品規(guī)范的范圍內(nèi)操作。有時(shí)需要在SRAM單元中使用較大的晶體管，以便使制造偏 差處于可接受的極限以內(nèi)從而存在單元面積與器件差異性之間的折衷。一種減小SRAM單元中的器件的制造差異性的技術(shù)將是所期望的，因?yàn)檫@將允許 更寬的產(chǎn)品工作范圍和/或更小的單元面積。現(xiàn)在參考圖1描述典型的SRAM存儲(chǔ)器件。該器件包括存儲(chǔ)單元14的NXM陣列12， 其具有N列和M行，其中N和M是任意整數(shù)。在該器件中形成有多個(gè)(M個(gè))位線BL1... BLm 和多個(gè)(N個(gè))字線WLpJI^在每行內(nèi)，每個(gè)單元14都連接到相應(yīng)行的位線BL。在每列 內(nèi)，每個(gè)單元14都連接到相應(yīng)列的字線WL。位線BL和字線WL連接到現(xiàn)有技術(shù)中已知的 尋址、讀取和寫入邏輯(未示出)。對(duì)于每個(gè)位線BL而言，還可以形成相應(yīng)的對(duì)應(yīng)的逆位線
(未示出)，所述逆位線并不是絕對(duì)必要的，但是改善了噪聲容限。在操作中，對(duì)單元14的存取通過選中(assert)其相應(yīng)的字線WL ( —次選中僅僅 一個(gè)位線WL)來實(shí)現(xiàn)。在讀周期中，這允許從每個(gè)相應(yīng)位線BL1. . . BLm中讀取該字線WL的 每個(gè)單元14的所存儲(chǔ)的二進(jìn)制值。在寫周期中，這允許通過將二進(jìn)制值驅(qū)動(dòng)到每個(gè)相應(yīng)位 線BL1. . . BLm上來將所述值存儲(chǔ)在該字線WL的每個(gè)單元14中。在備用狀態(tài)下，沒有字線WL 被選中并且每個(gè)單元14僅存儲(chǔ)其相應(yīng)的值。圖2是示出了典型地形成在陣列12的一部分中的兩個(gè)常規(guī)的存儲(chǔ)單元H1^PHlri 的電路圖，其中單元14 和14n+1分別處于同一位線BL上的相鄰的字線WL1^P WLn+1上。該 例的每個(gè)單元14都是CMOS “6T” (6晶體管)SRAM單元，被形成為包括第一晶體管1和第 二晶體管2，其連接在一起形成交叉耦合對(duì)；第三晶體管3和第四晶體管4，其連接在一起形 成另一交叉耦合對(duì)；以及第五晶體管5和第六晶體管6，其每個(gè)都被連接成存取晶體管。第 一和第三晶體管1和3 —起形成反相器，并且第二和第四晶體管2和4 一起形成另一反相 器，所述兩個(gè)反相器也可以被描述為交叉耦合的。每行的單元14都由位線BL及其逆二 者構(gòu)成。這種存儲(chǔ)單元布置是現(xiàn)有技術(shù)中已知的。如所示的那樣，第一晶體管1的第一端子連接到電源9，第二晶體管的第一端子連 接到電源9，第一晶體管1的控制端子連接到第二晶體管2的第二端子，并且第二晶體管2 的控制端子連接到第一晶體管的第二端子。第三晶體管的第一端子連接到地10，第四晶體 管4的第一端子連接到地10，第三晶體管3的控制端子連接到第四晶體管4的第二端子，并 且第四晶體管4的控制端子連接到第三晶體管3的第二端子。第一晶體管1的第二端子連接到第三晶體管3的第二端子，并且第二晶體管2的第二端子連接到第四晶體管4的第二 端子。第五晶體管5的第二端子連接到位線BL，第五晶體管5的第一端子連接到第三晶體 管3的第二端子和第二晶體管2的控制端子，并且第五晶體管5的控制端子連接到第η個(gè) 字線WLn。第六晶體管6的第二端子連接到逆位線，第六晶體管6的第一端子連接到第 四晶體管4的第二端子和第一晶體管1的控制端子，并且第六晶體管6的控制端子連接到 第η個(gè)字線WLn。在所述晶體管為MOSFET (金屬氧化物場效應(yīng)晶體管)的情況下，每個(gè)晶體管的控 制端子都是柵極，每個(gè)晶體管的第一端子都是源極，并且每個(gè)晶體管的第二端子都是漏極。 在所示例子中，第一和第二晶體管1和2是PMOS晶體管(ρ型M0SFET)；并且第三、第四、第 五和第六晶體管3、4、5、以及6是NMOS晶體管(η型M0SFET) ；η型是ρ型的相反型。相鄰單元14η+1的結(jié)構(gòu)基本相同，只是對(duì)應(yīng)于第五晶體管5的第二端子的第二端子 連接到逆位線§ ,對(duì)應(yīng)于第六晶體管6的第二端子的第二端子連接到位線BL，并且對(duì)應(yīng)于 第五和第六晶體管5和6的控制端子的控制端子連接到第η+1個(gè)字線WLn+1。該圖案根據(jù)字 中所需要的位數(shù)以及所需要的字?jǐn)?shù)在每個(gè)位線BL上交替地重復(fù)。在操作中，每個(gè)單元14都具有僅僅兩個(gè)可能的穩(wěn)態(tài)。在寫周期中，寫入線信號(hào)在 第五和第六晶體管5和6的控制端子處被選中，使得所述晶體管每個(gè)都接通、即每個(gè)都導(dǎo)通 以形成其相應(yīng)的第一與第二端子之間的電連接。然后，二進(jìn)制值被驅(qū)動(dòng)到位線BL上，并且 該值的逆被驅(qū)動(dòng)到逆位線上。然后根據(jù)所述值，該單元采取兩個(gè)穩(wěn)態(tài)之一。也就是說，第 一和第四晶體管1和4接通(即在其相應(yīng)的第一與第二端子之間導(dǎo)通)，而第二和第三晶體 管2和3關(guān)斷(即在其相應(yīng)的第一與第二端子之間不導(dǎo)通)，使得第一與第三晶體管1和3 之間的節(jié)點(diǎn)11被迫使上升到電源電壓9并且第二與第四晶體管2和4之間的節(jié)點(diǎn)13被迫 使下降到地10 ；或者相反。注意，位線輸入驅(qū)動(dòng)器(未示出)強(qiáng)到足以撤銷(override)交 叉耦合的反相器的之前的狀態(tài)。當(dāng)寫周期結(jié)束時(shí)，寫入線信號(hào)被取消選中(deasserted)，并且該單元保持其被驅(qū) 動(dòng)到的所述兩個(gè)穩(wěn)態(tài)之中的任一狀態(tài)。在讀周期中，字線信號(hào)在第五和第六晶體管5和6 的控制端子處再次被選中，并且根據(jù)該單元保留在哪個(gè)穩(wěn)態(tài)，相應(yīng)的值將出現(xiàn)在位線BL上 (并且其逆將出現(xiàn)在逆位線上)。圖3是含有圖1和圖2的存儲(chǔ)器件的實(shí)例集成電路(IC)封裝的部分平面圖，其示 出了陣列12的布局的一部分(不一定是按照比例的)。圖4是沿圖3的線A的截面圖。該封裝包括有源區(qū)16 (在此被示意性地表示為點(diǎn)區(qū))，所述有源區(qū)16是其中形成 有ρ-η結(jié)器件、比如MOSFET和/或其它晶體管的硅區(qū)。本領(lǐng)域的技術(shù)人員能夠理解術(shù)語“有 源區(qū)”。該封裝還包括互連17 (在此被示意性地表示為斷面線區(qū))，所述互連17優(yōu)選地為多 晶硅，并且形成所示封裝層內(nèi)(頁面平面中)的導(dǎo)電連接。該封裝還包括垂直互連15 (在 此被示意性地表示為交叉方塊)，所述垂直互連15形成至金屬化層的垂直導(dǎo)電連接(垂直 于頁面)，所述金屬化層連接在其它這樣的互連15之間。所述金屬化層在此未被示出，但是 本領(lǐng)域的技術(shù)人員知道常規(guī)存儲(chǔ)單元的連接。該封裝還包括絕緣掩模區(qū)18 (在此被示意性 地表示為所示部分內(nèi)的空白區(qū))，所述絕緣掩模區(qū)18優(yōu)選地為氧化硅，并且用于在所述器 件被形成在有源區(qū)16中時(shí)進(jìn)行掩蔽以防止摻雜。出于說明的目的，單獨(dú)的單元14被用虛線標(biāo)出。本領(lǐng)域的技術(shù)人員能夠理解，單元14的圖案在比所示出的面積更大的面積上重復(fù) 或鑲嵌，以形成這樣的單元的陣列。在所示的例子中，第三、第四、第五、以及第六晶體管4、5、6和7是被形成在有源區(qū) 硅16的第一區(qū)中的NMOS器件，其中所述第一區(qū)包括上部和下部20和23 ；并且第一和第二 晶體管1和2是被形成在有源區(qū)硅16的第二區(qū)中的PMOS器件，其中所述第二區(qū)包括中心 部21和22。關(guān)于哪些晶體管被形成在何處以及所述晶體管如何被金屬化層連接的確切細(xì) 節(jié)在此不予詳細(xì)討論，而CMOS存儲(chǔ)單元是公知的，并且這些細(xì)節(jié)對(duì)于本領(lǐng)域的技術(shù)人員而 言將是顯而易見的。在制造中，按照如下方式來建立圖3的布局。首先提供硅襯底26、在該情況下為ρ 型，其中在所述硅襯底上形成氧化硅層18。所述氧化物18的多個(gè)部分通過光刻而被蝕刻 掉，以形成所需要的圖案，即暴露將形成器件的區(qū)域。PMOS晶體管具有通過將P型摻雜劑添加到η型基底(foundation)而形成的η型 溝道和ρ型源極和漏極。因此，由于該例中的襯底為P型的，所以η阱27然后被形成在有 源區(qū)16的中心部21和22中以提供其中可以形成PMOS晶體管的η型基底。相反，NMOS晶 體管具有通過將η型摻雜劑添加到ρ型基底而形成的ρ型溝道和η型源極和漏極。在這種 情況下的襯底已經(jīng)是P型的，在有源區(qū)16的上部和下部20和23中不需要阱。接著，多晶硅互連17被鋪設(shè)。然后，ρ型摻雜劑28被添加到有源區(qū)16的中心部 20和21，此處形成PMOS晶體管，并且η型摻雜劑被添加到上部和下部20和23，此處形成 NMOS晶體管。剩余的氧化物18與多晶硅互連17的組合充當(dāng)用于所述摻雜階段的掩模(在 本領(lǐng)域中被稱為“自對(duì)準(zhǔn)源極漏極摻雜”)。這些新?lián)诫s的區(qū)域形成晶體管的源極和漏極，在 所述源極和漏極上鋪設(shè)到金屬化層的垂直互連15。在多晶硅互連17橫穿(cross)有源區(qū) 16的任何地方，形成柵極，并且所述互連17的任一側(cè)的摻雜區(qū)形成相應(yīng)的源極和漏極(所 述器件為對(duì)稱的，使得任一端子都可以是源極或漏極)。最后，另外的絕緣物(未示出)被添加以覆蓋所露出的有源區(qū)16的硅，金屬化層 (也未示出)被形成，并且所述器件被封裝成為集成電路封裝。注意，所述圖在一定程度上是示意性的，尤其是參考圖4，其中如本領(lǐng)域的技術(shù)人 員所熟悉的，氧化物18的薄絕緣層(未示出)實(shí)際上被留在有源區(qū)16的如下區(qū)域中在互 連17的下方互連17橫穿所述區(qū)域而形成柵極。圖4中所示的各個(gè)元素的高度也不一定 是按照比例的。另外，注意在上面的制造工藝中，將需要多個(gè)附加的掩蔽階段(例如當(dāng)形成 η阱時(shí))，所述掩蔽階段也將是本領(lǐng)域的技術(shù)人員所熟悉的，并且在此為了簡潔起見而不予 以描述。所述布局拓?fù)浔环Q為“分裂位線(split bit line) ”，因?yàn)榈轿痪€的連接被制作在 存儲(chǔ)單元的相對(duì)側(cè)(例如頂部和底部有源區(qū)帶(stripe) 20和23)。所述拓?fù)湓诂F(xiàn)有技術(shù)中 是眾所周知的。存在其它的單元拓?fù)?，也可以用于?shí)現(xiàn)相同的電路，但是其自上世紀(jì)末以來 已經(jīng)不再流行。PMOS器件1和2形成有源區(qū)區(qū)域21和22中的通過分隔間隙(s印arating gap) 19 而散布的一系列矩形形狀29，其中在所述分隔間隙19處保留有氧化物18 ；并且NMOS器件 3、4、5和6形成有源區(qū)16的兩個(gè)連續(xù)條(strip) 20和23。間隙19提供電隔離，以保證單 元14之間不存在電交互作用。間隙19還提供空間使多晶硅互連17到達(dá)單元14的相對(duì)側(cè)，以便創(chuàng)建所述交叉耦合。如上面所討論的那樣，有利的將會(huì)是減小這些和其它類型存儲(chǔ)陣列的制造差異性。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的第一方面，提供一種用于制造集成電路的方法，該方法包括限定多 個(gè)要形成器件的連續(xù)有源區(qū)；形成多個(gè)在所述有源區(qū)之上延伸的導(dǎo)線；將所述導(dǎo)線用作掩 模，將摻雜劑引入到所述有源區(qū)中以形成摻雜區(qū)域；提供所述摻雜區(qū)域之中的一些與導(dǎo)線 之間的連接以形成第一電路部分和第二電路部分，所述有源區(qū)中的至少一個(gè)有源區(qū)在第一 與第二電路部分之間是連續(xù)的；以及在所述至少一個(gè)有源區(qū)中，提供所述摻雜區(qū)域之中的 一些與導(dǎo)線之間的連接以在第一與第二電路部分之間形成二極管連接的彼此反向偏置的 成對(duì)的晶體管，所述晶體管被連接為使得在所述二極管連接的晶體管之間留下共用的未被 連接的摻雜區(qū)域。根據(jù)本發(fā)明的另一方面，提供一種用于制造存儲(chǔ)器的方法，該方法包括限定多個(gè) 要形成器件的有源區(qū)，所述有源區(qū)包括第一摻雜類型的兩個(gè)連續(xù)有源區(qū)和相反的第二摻雜 類型的兩個(gè)連續(xù)有源區(qū)；形成多個(gè)從第一類型的有源區(qū)延伸到第二類型的有源區(qū)之上的導(dǎo) 線；將所述導(dǎo)線用作掩模，將第一類型的摻雜劑引入到第二類型的有源區(qū)中以形成多個(gè)第 一類型的摻雜區(qū)域；將第二類型的摻雜劑引入到第一類型的有源區(qū)中以形成多個(gè)第二類型 的摻雜區(qū)域；提供所述摻雜區(qū)域之中的一些與導(dǎo)線之間的連接以便形成第一存儲(chǔ)單元和第 二存儲(chǔ)單元，所述存儲(chǔ)單元每個(gè)都具有被形成在第一類型的每個(gè)有源區(qū)中的第一晶體管、 以及被形成在第二類型的每個(gè)有源區(qū)中的第二晶體管，其中所述晶體管的控制端子由所述 導(dǎo)線形成；以及在第二類型的有源區(qū)之一中，在第一存儲(chǔ)單元的相應(yīng)第二晶體管與第二存 儲(chǔ)單元的第二晶體管之間，提供所述第一類型的摻雜區(qū)域之中的一些與導(dǎo)線之間的連接以 在所述單元之間形成二極管連接的彼此反向偏置的成對(duì)的晶體管，所述晶體管被連接為使 得在所述二極管連接的晶體管之間留下共用的未被連接的第一類型的摻雜區(qū)域。通過包括在導(dǎo)線橫穿單元的區(qū)域中形成的在單元之間的“不工作”的電隔離硅結(jié) 構(gòu)，該硅中的間隙可以被消除，由此允許利用較大的連續(xù)硅區(qū)來制造所述單元。本發(fā)明人已 經(jīng)認(rèn)識(shí)到集成電路的有源區(qū)中的小矩形形狀提高制造差異性。具體來說，在深亞微米光刻 中，限定狹窄的帶遠(yuǎn)比限定一系列小矩形形狀要容易。因此，存儲(chǔ)單元晶體管的制造差異性 在所述晶體管使用較長的有源區(qū)帶而被創(chuàng)建時(shí)較小(即更佳)。因此，本發(fā)明有利地允許更 高的產(chǎn)量和更佳的產(chǎn)品控制。另外，可以制造如下的長帶其具有比在所述帶被分解為一系列較小的矩形的情 況下可能的寬度更窄的寬度。因此，所產(chǎn)生的存儲(chǔ)單元晶體管可以被制造得更小并且存儲(chǔ) 單元面積由此被減小。這樣的較小的器件可以具有如下的附加優(yōu)點(diǎn)擴(kuò)展存儲(chǔ)單元的低電 壓寫入能力、有助于保證在全部產(chǎn)品規(guī)范的范圍內(nèi)操作。因此，本發(fā)明有利地允許針對(duì)給定單元尺寸減小制造差異性、或者針對(duì)給定制造 差異性等效地減小單元尺寸、或者當(dāng)然允許二者之間的改善的折衷。另外注意，盡管所述單元之間的附加結(jié)構(gòu)可能導(dǎo)致額外的漏電流，但是本發(fā)明人 已經(jīng)認(rèn)識(shí)到根據(jù)本發(fā)明獲得的減小的制造差異性和/或單元尺寸的利益比該效應(yīng)更重
7要。另外，二極管連接的晶體管的布置以如下方式提供所需的隔離所述方式易于在 連續(xù)的有源區(qū)內(nèi)以最小單元尺寸和制造偏差進(jìn)行制造，而且如果拓?fù)湫枰?，則可以提供方 便的方式來允許多晶硅在不顯著影響其操作的情況下穿越所述單元進(jìn)行互連。在另外的實(shí)施例中，兩個(gè)第二類型的有源區(qū)可以被限定在第一類型的有源區(qū)之 間。導(dǎo)線的形成可以包括針對(duì)每個(gè)單元形成兩個(gè)線，所述兩個(gè)線每個(gè)都與第二類型 的兩個(gè)有源區(qū)相交。第一和第二存儲(chǔ)單元之中的每個(gè)都可以進(jìn)一步被形成為具有兩個(gè)存取晶體管。第一和第二存儲(chǔ)單元之中的每個(gè)都可以被形成為在第一類型的每個(gè)有源區(qū)中具 有所述存取晶體管之一。提供連接可以包括針對(duì)第一和第二單元之中的每個(gè)，將第一晶體管連接成第一 交叉耦合對(duì)，并且將第二晶體管連接成第二交叉耦合對(duì)。所述存儲(chǔ)器可以被形成為SRAM。這些類型的存儲(chǔ)器件將尤其受益于本發(fā)明，其中其布局尤其是從制造觀點(diǎn)而言與 本發(fā)明兼容。根據(jù)本發(fā)明的另一方面，提供有一種存儲(chǔ)器，其包括形成有器件的多個(gè)有源區(qū)， 所述有源區(qū)包括第一摻雜類型的兩個(gè)連續(xù)有源區(qū)和相反的第二摻雜類型的兩個(gè)連續(xù)有源 區(qū)；多個(gè)導(dǎo)線，其從第一類型的有源區(qū)延伸到第二類型的有源區(qū)之上；第一和第二存儲(chǔ)單 元，所述存儲(chǔ)單元每個(gè)都具有被形成在第一類型的每個(gè)有源區(qū)中的第一晶體管、以及被形 成在第二類型的每個(gè)有源區(qū)中的第二晶體管；所述單元之間的二極管連接的彼此反向偏置 的成對(duì)的晶體管，所述晶體管由第一類型的摻雜劑的區(qū)域形成，所述第一類型的摻雜劑被 引入到第一存儲(chǔ)單元的相應(yīng)第二晶體管與第二存儲(chǔ)單元的第二晶體管之間的第二類型的 有源區(qū)之一中，所述摻雜劑在導(dǎo)線在第二類型的有源區(qū)之上延伸的地方被分隔，并且在所 述二極管連接的晶體管之間存在共用的未被連接的第一類型的摻雜區(qū)域。


為了更好地理解本發(fā)明以及示出本發(fā)明可以如何來實(shí)施，現(xiàn)在將以舉例的方式參 考附圖。圖1示出了存儲(chǔ)單元陣列，圖2是該陣列中的相鄰單元對(duì)的電路圖，圖3示出了圖2的電路的IC封裝布局，圖4示出了圖3的截面圖，圖5是改進(jìn)的相鄰存儲(chǔ)單元對(duì)的電路圖，圖6示出了圖4的電路的IC封裝布局，以及圖7是圖6的截面圖。
具體實(shí)施例方式圖5是本發(fā)明的示例性實(shí)施例的等效電路圖，其示出了兩個(gè)相鄰的存儲(chǔ)單元14n和14n+1。該電路與相對(duì)于圖2所述的電路基本相似，只是每個(gè)單元14包括附加的“不工作” 的電隔離p-n結(jié)結(jié)構(gòu)，所述p-n結(jié)結(jié)構(gòu)優(yōu)選地以第七晶體管7和第八晶體管8的形式處于 單元14n和14n+1之間。晶體管結(jié)構(gòu)7、8在相鄰單元14 與14n+1之間電隔離，即使得在相鄰單元14 與14n+1 之間沒有信號(hào)或電流通過所述晶體管結(jié)構(gòu)7、8(忽略邊際效應(yīng)、比如漏電流和一些附加電 容)。附加結(jié)構(gòu)7、8從如下意義上來說也是“不工作”的其不與任何其它部件交互作用， 并且不執(zhí)行除電隔離以外的任何功能(再次忽略邊際效應(yīng)、比如漏電流和一些附加電容)。 優(yōu)選地，第七和第八晶體管7和8之中的每個(gè)都是以相反極性彼此相連接的二極管。注意，盡管一個(gè)單元14n的第六晶體管6和下一相鄰單元14n+1的第五晶體管5決 不允許所述單元之間的導(dǎo)通(因?yàn)閃Ln和WLn+1決不會(huì)被同時(shí)選中)，但是所述晶體管在適 當(dāng)時(shí)通過位線對(duì)BL和It允許單元與所述存儲(chǔ)器件的讀寫電路(未示出)之間的導(dǎo)通。因 此，不能認(rèn)為所述第五和第六晶體管5和6是“不工作”的。如所示的那樣，第七晶體管7的第一端子連接到上一相鄰單元的第八晶體管8的 第一端子，并且第七晶體管7的第二端子連接到第七晶體管7的控制端子以及第一晶體管1 的第二端子與第三晶體管3的第二端子之間的節(jié)點(diǎn)。另外，第八晶體管8的第一端子連接 到下一相鄰單元的第七晶體管的第一端子，并且第八晶體管8的第二端子連接到第八晶體 管8的控制端子以及第二晶體管2的第二端子與第四晶體管4的第二端子之間的節(jié)點(diǎn)。再次，在所述晶體管為MOSFET的情況下，每個(gè)晶體管的控制端子都是柵極，每個(gè) 晶體管的第一端子都是源極，并且每個(gè)晶體管的第二端子都是漏極。如果第一和第二晶體 管1和2是PMOS晶體管，則第七和第八晶體管7和8優(yōu)選地也是PMOS晶體管，使得所述晶 體管可以更容易地被形成在有源區(qū)的與第一和第二晶體管1和2相同的條中(參見下面)。盡管位線對(duì)BL和瓦上的相鄰單元14n和14n+1看上去是鏈接的，但是新的器件7 和8是以相反極性相連接的二極管，使得二者不可能同時(shí)導(dǎo)通。因此在操作中，圖5的電路 與相對(duì)于圖2所述的電路基本上相同地起作用。事實(shí)上，額外的器件7和8實(shí)際上會(huì)增加一些柵電容，所述柵電容有利地導(dǎo)致更大 的動(dòng)態(tài)穩(wěn)定性。在不利方面，如果在相鄰單元中為不同的數(shù)據(jù)，則一個(gè)器件將具有漏電流I。ff。但 是該漏電流將會(huì)是小的，因?yàn)閂ds = VDD-Vt，其中Vdd是電源電壓，Vt是柵閾值電壓，其中在所 述柵閾值電壓下器件開始導(dǎo)通，并且Vds是該器件的漏極與源極之間的電壓。還可能由于隧 道效應(yīng)而存在非常小的額外的柵電流。盡管如此，仍然認(rèn)為所述額外的漏電流是新布局的 唯一的不利方面，并且本發(fā)明人已經(jīng)發(fā)現(xiàn)令人吃驚的是，新布局所允許的在增加的漏電流 與更容易的光刻之間的折衷仍然是值得的?，F(xiàn)在相對(duì)于圖6來討論這樣的布局的例子，其中圖6是含有圖5的存儲(chǔ)器件的實(shí) 例集成電路(IC)封裝的部分平面圖，其示出了陣列12的一部分(不一定是按照比例的)。 圖7是沿圖6的線B的截面圖。該布局與圖3和圖4的布局相似，只是替代中間有間隙19的較小矩形區(qū)29，第二 區(qū)包含有源區(qū)的兩個(gè)長帶24和25，其中形成附加的器件7和8(其以圖解方式用寬斜紋示 出)?，F(xiàn)在，多晶硅互連17之中的一些必須橫穿中間有源區(qū)24和25，以便到達(dá)該單元的相 對(duì)側(cè)。所述多晶硅橫穿有源區(qū)之處就是形成附加的晶體管7和8之處、優(yōu)選地為PMOS晶體管。額外的器件7和8被形成在相關(guān)的互連17的下方并與其相連接。附加的晶體管7和 8在不顯著影響單元性能的情況下提供相鄰存儲(chǔ)單元之間的必要電隔離。同時(shí)，中間部24 和25被形成為有源區(qū)的連續(xù)條這一事實(shí)意味著與圖3和圖4中的具有間隙19的矩形形 狀29相比，制造偏差被減小。第七晶體管7的第二端子與控制端子(例如柵極)之間的連接被形成在金屬化層 中。類似地，第八晶體管8的第二端子與控制端子之間的連接被形成在金屬化層中。但是 相鄰單元的第七和第八晶體管7和8的第一端子之間的連接僅僅由新的、共用的連續(xù)的摻 雜區(qū)域28’形成，所述摻雜區(qū)域28’處于有源區(qū)24或25中、在兩個(gè)新的晶體管之間的中心 處。所述新的摻雜區(qū)域28’不具有到任何其它器件的連接，即不具有與互連17的連接、也 不具有到金屬化層的垂直連接15。在制造中，相對(duì)于圖3和圖4來描述該工藝，只是氧化物18的蝕刻圖案不同，以便 形成較長的條24和25，并且因此，附加的摻雜區(qū)28’也被創(chuàng)建以形成新的器件7和8。另 外，注意在將P型摻雜劑添加到η阱以形成新?lián)诫s區(qū)28’時(shí)，新器件7和8之上的多晶硅互 連17還如何充當(dāng)掩模。第一、第二、第七和第八晶體管1、2、7和8全部都是相同類型的(即P型或η型) 并且為相同種類(優(yōu)選地為M0SFET)。這簡化了條24和25的制造，并且促進(jìn)減小的制造 差異性。類似地，優(yōu)選地，第三、第四、第五和第六晶體管3、4、5和6是相同類型和相同種類 的，其具有與第一、第二、第七和第八晶體管1、2、7和8的類型相反的類型(即分別為η型 或P型)以及具備相同的種類(優(yōu)選地為M0SFET)。還要注意，所示的反向偏置二極管連接的晶體管7和8的使用從制造角度而言是 實(shí)現(xiàn)所需隔離的特別有效的方式。還允許相關(guān)的互連17在不對(duì)單元的操作造成任何顯著 影響的情況下穿越晶體管7和8并與晶體管7和8連接(忽略漏電流和額外的電容)，由此 允許容易地制造交叉耦合對(duì)。因此，本發(fā)明人已經(jīng)認(rèn)識(shí)到不需要為了提供單元之間的電隔離或者允許互連17 穿越的空間而蝕刻矩形形狀29和間隙19，因?yàn)槿绻麑?shí)際上有意允許互連17橫穿有源區(qū)，則 附加的器件可以被形成和布置為使得提供所需的隔離。由于沒有間隙19產(chǎn)生的較長的有 源區(qū)16，這有利地減少制造差異性。能夠理解，上面的實(shí)施例僅僅是以例子的方式被描述的。其它的變型方案對(duì)于本 領(lǐng)域的技術(shù)人員而言是顯而易見的。例如，上面已經(jīng)相對(duì)于分裂位線6Τ SRAM單元的例子 進(jìn)行了描述，但是可以將本發(fā)明的原理應(yīng)用于其它種類的存儲(chǔ)單元、比如8Τ(8晶體管)單 元(其例如用于雙端口 SRAM)、寄存器堆單元(register file cell)、DRAM單元、或者閃存 單元。本發(fā)明還可以例如通過交換PMOS和NMOS晶體管、或者通過使用不同種類的晶體管 (比如雙極型晶體管或JPET)利用其它類型的晶體管來實(shí)施。其它的單元拓?fù)淇梢允芤嬗?本發(fā)明的原理。本發(fā)明還可以適用于例如在模擬電路中分隔除存儲(chǔ)單元以外的其它集成電 路部分。本發(fā)明的范圍不受所述實(shí)施例限制，而是僅受下面的權(quán)利要求的限制。
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權(quán)利要求
一種用于制造集成電路的方法，該方法包括限定多個(gè)要形成器件的連續(xù)有源區(qū)；形成在所述有源區(qū)之上延伸的多個(gè)導(dǎo)線；將所述導(dǎo)線用作掩模，將摻雜劑引入到所述有源區(qū)中以形成摻雜區(qū)域；提供所述摻雜區(qū)域之中的一些與導(dǎo)線之間的連接以形成第一電路部分和第二電路部分，所述有源區(qū)中的至少一個(gè)有源區(qū)在第一與第二電路部分之間是連續(xù)的；以及在所述至少一個(gè)有源區(qū)中，提供所述摻雜區(qū)域之中的一些與導(dǎo)線之間的連接以在第一與第二電路部分之間形成二極管連接的彼此反向偏置的成對(duì)的晶體管，所述成對(duì)的晶體管被連接為使得在所述二極管連接的晶體管之間留下共用的未被連接的摻雜區(qū)域。
2.一種用于制造存儲(chǔ)器的方法，該方法包括限定多個(gè)要形成器件的有源區(qū)，所述有源區(qū)包括第一摻雜類型的兩個(gè)連續(xù)的有源區(qū)和 相反的第二摻雜類型的兩個(gè)連續(xù)的有源區(qū)；形成從第一類型的有源區(qū)延伸到第二類型的有源區(qū)之上的多個(gè)導(dǎo)線；將所述導(dǎo)線用作掩模，將第一類型的摻雜劑引入到第二類型的有源區(qū)中以形成多個(gè)第 一類型的摻雜區(qū)域；將第二類型的摻雜劑引入到第一類型的有源區(qū)中以形成多個(gè)第二類型的摻雜區(qū)域；提供所述摻雜區(qū)域之中的一些與導(dǎo)線之間的連接以便形成第一存儲(chǔ)單元和第二存儲(chǔ) 單元，所述存儲(chǔ)單元每個(gè)都具有被形成在第一類型的每個(gè)有源區(qū)中的第一晶體管、以及被 形成在第二類型的每個(gè)有源區(qū)中的第二晶體管，其中所述晶體管的控制端子由所述導(dǎo)線形 成；以及在第二類型的有源區(qū)之一中，在第一存儲(chǔ)單元的相應(yīng)第二晶體管與第二存儲(chǔ)單元的第 二晶體管之間，提供所述第一類型的摻雜區(qū)域之中的一些與導(dǎo)線之間的連接以在所述單元 之間形成二極管連接的彼此反向偏置的成對(duì)的晶體管，所述成對(duì)的晶體管被連接為使得在 所述二極管連接的晶體管之間留下共用的未被連接的第一類型的摻雜區(qū)域。
3.根據(jù)權(quán)利要求2所述的方法，其中所述第二類型的兩個(gè)有源區(qū)被限定在第一類型的 有源區(qū)之間。
4.根據(jù)權(quán)利要求2或3所述的方法，其中形成導(dǎo)線包括針對(duì)每個(gè)單元，形成兩個(gè)線， 每個(gè)線均與第二類型的兩個(gè)有源區(qū)相交。
5.根據(jù)權(quán)利要求2至4中的任一項(xiàng)所述的方法，其中第一和第二存儲(chǔ)單元之中的每個(gè) 進(jìn)一步被形成為具有兩個(gè)存取晶體管。
6.根據(jù)權(quán)利要求5所述的方法，其中第一和第二存儲(chǔ)單元之中的每個(gè)被形成為在第一 類型的每個(gè)有源區(qū)中具有所述存取晶體管之一。
7.根據(jù)權(quán)利要求2至6中的任一項(xiàng)所述的方法，其中提供連接包括針對(duì)第一和第二 單元之中的每個(gè)，將第一晶體管連接成第一交叉耦合對(duì)，并且將第二晶體管連接成第二交 叉耦合對(duì)。
8.根據(jù)權(quán)利要求2至7中的任一項(xiàng)所述的方法，其中所述存儲(chǔ)器被形成為SRAM。
9.一種存儲(chǔ)器，包括形成有器件的多個(gè)有源區(qū)，所述有源區(qū)包括第一摻雜類型的兩個(gè)連續(xù)的有源區(qū)和相反 的第二摻雜類型的兩個(gè)連續(xù)的有源區(qū)；多個(gè)導(dǎo)線，其從第一類型的有源區(qū)延伸到第二類型的有源區(qū)之上；第一和第二存儲(chǔ)單元，所述存儲(chǔ)單元每個(gè)均具有被形成在第一類型的每個(gè)有源區(qū)中的 第一晶體管、以及被形成在第二類型的每個(gè)有源區(qū)中的第二晶體管；所述單元之間的二極管連接的彼此反向偏置的成對(duì)的晶體管，所述成的對(duì)晶體管由第 一類型的摻雜劑的區(qū)域形成，所述第一類型的摻雜劑被引入到第一存儲(chǔ)單元的相應(yīng)第二晶 體管與第二存儲(chǔ)單元的第二晶體管之間的第二類型的有源區(qū)之一中，所述摻雜劑在導(dǎo)線在 第二類型的所述有源區(qū)之上延伸的地方被分隔，并且在所述二極管連接的晶體管之間存在 共用的未被連接的第一類型的摻雜區(qū)域。
10.根據(jù)權(quán)利要求9所述的存儲(chǔ)器，其中第二類型的兩個(gè)有源區(qū)位于第一類型的有源 區(qū)之間。
11.根據(jù)權(quán)利要求9或10所述的存儲(chǔ)器，其中所述導(dǎo)線包括針對(duì)每個(gè)單元，形成兩個(gè) 線，每個(gè)線均與第二類型的兩個(gè)有源區(qū)相交。
12.根據(jù)權(quán)利要求9至11中的任一項(xiàng)所述的存儲(chǔ)器，其中第一和第二存儲(chǔ)單元之中的 每個(gè)包括兩個(gè)存取晶體管。
13.根據(jù)權(quán)利要求12所述的存儲(chǔ)器，其中第一和第二存儲(chǔ)單元之中的每個(gè)在第一類型 的每個(gè)有源區(qū)中具有所述存取晶體管之一。
14.根據(jù)權(quán)利要求9至13中的任一項(xiàng)所述的存儲(chǔ)器，其中針對(duì)第一和第二單元之中的 每個(gè)，第一晶體管被連接成第一交叉耦合對(duì)，并且第二晶體管被連接成第二交叉耦合對(duì)。
15.根據(jù)權(quán)利要求9至14中的任一項(xiàng)所述的存儲(chǔ)器，其中所述存儲(chǔ)器是SRAM。
全文摘要
一種用于制造集成電路(IC)的方法，包括限定多個(gè)要形成器件的連續(xù)有源區(qū)；形成在所述有源區(qū)之上延伸的多個(gè)導(dǎo)線；以及將所述導(dǎo)線用作掩模，將摻雜劑引入到所述有源區(qū)中。提供所述摻雜區(qū)域與導(dǎo)線之間的連接以形成第一電路部分和第二電路部分，其中至少一個(gè)有源區(qū)在所述部分之間是連續(xù)的。在該有源區(qū)中，提供所述摻雜區(qū)域與導(dǎo)線之間的連接以在第一與第二電路部分之間形成二極管連接的彼此反向偏置的成對(duì)的晶體管，所述成對(duì)的晶體管被連接為使得在所述成對(duì)的晶體管之間留下共用的未被連接的摻雜區(qū)域。本發(fā)明還涉及一種相應(yīng)的IC。
文檔編號(hào)H01L27/11GK101939837SQ200880124130
公開日2011年1月5日 申請(qǐng)日期2008年10月24日 優(yōu)先權(quán)日2007年11月8日
發(fā)明者T·蒙克肯尼斯 申請(qǐng)人:艾色拉公司