專利名稱：：抑制因切割和beol處理引起的ic器件損傷的方法
技術(shù)領(lǐng)域：
：本發(fā)明涉及集成電路(IC)半導(dǎo)體器件及其結(jié)構(gòu)與制造方法。更具體而言，本發(fā)明涉及結(jié)構(gòu)特征，其適于避免由通過(guò)已知的切割工藝將半導(dǎo)體晶片細(xì)分成單獨(dú)的芯片而引起的對(duì)半導(dǎo)體器件的損傷。另外，本發(fā)明涉及避免在制造工藝末期的后段制程(BEOL)、互連以及半導(dǎo)體器件處理期間形成的互連結(jié)構(gòu)中的芯片封裝交互(interaction)故障。
背景技術(shù)：
：諸如互補(bǔ)金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(CMOSFET)器件等的微電子半導(dǎo)體ic器件是以復(fù)雜的工藝來(lái)制造，在該工藝中形成數(shù)量龐大的分隔的電子器件。這樣的制造大量電子器件的制造工藝稱為超大頰^莫集成(VLSI)工藝。經(jīng)過(guò)許多處理步驟之后，必須通過(guò)切割將單片的半導(dǎo)體晶片細(xì)分形成許多個(gè)單獨(dú)的半導(dǎo)體芯片。參照?qǐng)D1A，其示出處于先進(jìn)的制造階段中的現(xiàn)有技術(shù)的CMOSFET單片半導(dǎo)體器件10的示意性局部截面正視圖，該半導(dǎo)體器件10包括許多VLSI電子IC器件。然而，為了便于示例和說(shuō)明，圖1A中僅示出半導(dǎo)體器件10的包括并置的第一芯片IOA和第二芯片IOB的部分。這兩個(gè)芯片代表半導(dǎo)體器件10中其它地方所包括的許多的這樣的芯片。包括第一芯片10A和第二芯片10B的半導(dǎo)體器件形成在半導(dǎo)體襯底12內(nèi)的有源器件前段制程(FEOL)區(qū)中和該區(qū)的頂表面16上。襯底12通常包括單晶硅(Si)半導(dǎo)體晶片。圖1B示出進(jìn)行切割步驟之后分開的第一芯片IOA和第二芯片IOB，如下所述。最初，在BEOL處理之前，在FEOL處理期間在襯底12的頂表面16上形成有源器件FE()L區(qū)14(^皮抽象性地示為具有才莫糊特征的層)。有源器件FEOL區(qū)14包含例如CMOSFET器件的結(jié)構(gòu)(為了^更于示例而未示出)，一部分結(jié)構(gòu)形成在襯底12中，而一部分結(jié)構(gòu)則形成在其頂表面16上。如本領(lǐng)域技術(shù)人員所公知的，CMOSFET器件通常會(huì)到達(dá)襯底12的頂表面16上方。接著，在后段制程(BEOL)處理步驟期間，互連層15(為了便于示例，也被抽象地示為層)形成在有源器件層14的頂表面17上。互連層15含有金屬結(jié)構(gòu)，其通常由銅組成，且提供形成在多層的層間介電(ILD)層(即ILD疊層)中的外部互連(互連)，用于將多個(gè)FET器件(例如第一半導(dǎo)體芯片10A(左側(cè))和第二半導(dǎo)體芯片10B(右側(cè)))電連接到外部器件，如將在5A/5B中示例且參考圖5A/5B在下面所說(shuō)明的。互連層15包括將通過(guò)切割而分隔的左側(cè)部分15A和右側(cè)部分15B。圖1B示出該切割的結(jié)果。在第一芯片10A(圖1A/1B左側(cè))的底部處為第一襯底部分12A，在其上方的表面16上支撐著第一有源器件層14A。類似地，互連層15的左側(cè)部分15A形成在第一有源器件層14A上。第二芯片10B(右側(cè))的底部處為第二襯底部分12B，在其上方的表面16上支撐著第二有源器件層14B。類似地，互連層15的右側(cè)部分15B形成在第二有源器件層14B上。切割槽130位于第一與第二芯片10A/10B之間的間隔中。雖然為了便于示例而未示出，但如本領(lǐng)域技術(shù)人員所公知的，切割槽130圍繞著每個(gè)芯片。此外，分隔的第一和第二止裂件(crackstop)50A/50B形成于互連層15A/15B中而分別圍繞著互連層15A/15B的周界。第一和第二止裂件50A/50B中的每一個(gè)分別位于每個(gè)芯片10A/10B的切割槽130與有源區(qū)域(AA)之間。止裂件50A/50B沿著芯片10A和10B的周界設(shè)置，以保護(hù)每個(gè)互連層15A/15B免受否則可能由破裂引起的損傷。每個(gè)止裂件50A/50B完全延伸貫穿互連層15而到達(dá)有源器件層14的頂表面17。在BEOL處理中常規(guī)地，在半導(dǎo)體器件10的有源器件FEOL區(qū)14上的互連層15中形成至少一個(gè)介電材料層。通常將介電層制造為使得金屬互連線(如下所述)可形成于其上，以向FET器件提供外部電連接。銅、鵠、鋁或其合金以及其它類似金屬常用來(lái)形成互連線。在本領(lǐng)域中公知IC芯片可具有多個(gè)接合介電層和設(shè)置在其上的多層互連線。整個(gè)介電層的材料密度通常不是均勻的。膜應(yīng)力與材料界面會(huì)使細(xì)微劃^ltfm"w^"nJ,、7t/(V由.i產(chǎn)雖古5ll^r^煤逸〗dtl論5lj奪屋壯始(你|4。垂直延伸過(guò)孔和水平延伸的互連線)為止。由于這樣的金屬結(jié)構(gòu)很薄，因此裂痕常會(huì)嚴(yán)重影響互連線和過(guò)孔，導(dǎo)致其破裂，使得由于連接至芯片部件的外部連接破裂而造成芯片故障。切割工藝常常引起裂痕，這些裂痕損傷如芯片10A/10B的芯片有源區(qū)域。由此，為避免這種嚴(yán)重的損傷，沿著每個(gè)芯片10A/10B的BEOL結(jié)構(gòu)15A/15B的周界設(shè)置止裂件50A/50B，以保護(hù)其免受由破裂而造成可能的損傷。諸如半導(dǎo)體器件IO的器件的制造需要進(jìn)行許多前置步驟，例如，在襯底12中形成有源器件FEOL區(qū)14的FEOL步驟，以及在其上方隨后進(jìn)行的BEOL步驟，在該BEOL步驟期間，在有源器件層14上形成互連層15。最后，在執(zhí)行了多個(gè)FEOL和BEOL處理步驟之后，通過(guò)切割工藝將含有許多VLSI半導(dǎo)體芯片的單片半導(dǎo)體器件10細(xì)分形成單獨(dú)的分離的芯片。在切割工藝期間，已形成在襯底12上的芯片被彼此分離開。例如，使第一芯片10A與第二芯片10B分離。切割工藝:f皮限定為在位于第一芯片IOA與第二芯片IOB之間的中間間隔(例如切割槽130)中進(jìn)行切割。在圖1B中，在進(jìn)行如下進(jìn)行的常規(guī)切割步驟之后，第一芯片IOA會(huì)與第二芯片IOB分離在芯片10A/10B之間的切割槽130內(nèi)，從BEOL結(jié)構(gòu)15的頂表面18向下切割穿過(guò)半導(dǎo)體器件10而到達(dá)襯底12的底表面19，其中切口向下一直延伸穿過(guò)襯底12的底表面。在切割期間，將在被切割芯片10A/10B的已去除材料的側(cè)壁上大致沿著芯片-芯片切割槽130的邊緣在每個(gè)芯片10A/10B的垂直邊緣上形成一組被切割的芯片邊緣表面110。顯然，切割工藝具有破壞性，這是因?yàn)槠鋾?huì)產(chǎn)生應(yīng)力和應(yīng)變，這些應(yīng)力和應(yīng)變經(jīng)常在半導(dǎo)體^)"底12、有源器件層14和/或互連層15中的介電層內(nèi)誘導(dǎo)細(xì)微裂痕。當(dāng)細(xì)微裂痕在硅襯底12中發(fā)生時(shí)，它們通常會(huì)非常快速地?cái)U(kuò)展，因而在初始測(cè)試中即發(fā)生故障。在介電材料層內(nèi)的細(xì)微裂痕(例如在互連層15中發(fā)現(xiàn)的細(xì)微裂痕)則擴(kuò)展較慢，傾向于導(dǎo)致包括芯片封裝交互故障在內(nèi)的延后故障，也就是，在器件工作(inthefield)之后發(fā)生的故障。芯片封裝交互故障和工作故障非常昂貴且具破壞性。因此，迫切需要提供可減少介電層內(nèi)的細(xì)微裂痕擴(kuò)展的方法。vlsi制造的高優(yōu)先級(jí)目標(biāo)是從每一個(gè)晶片生產(chǎn)出高產(chǎn)量的芯片，從而確保商業(yè)利潤(rùn)。當(dāng)每個(gè)晶片的芯片數(shù)目與復(fù)雜度增加，產(chǎn)量通常成比例地下降。因此，非常希望4吏缺陷芯片的數(shù)量最小化。在feol步驟中，諸如cmosfet器件的電子器件是以一連串的步驟構(gòu)成，這些步驟包括制造用來(lái)在半導(dǎo)體襯底12上形成圖形的光刻掩模。執(zhí)行蝕刻及沉積，其中通過(guò)以均厚(blanket)方式沉積或生長(zhǎng)材料而將材料均厚地引入襯底12內(nèi)、上和/或上方的暴露表面上，或通過(guò)穿過(guò)開口的掩模窗口將材料引入到表面上而將材料引入特定區(qū)域中的暴露表面上。在其它步驟中，例如，通過(guò)使用開口的掩模窗口的蝕刻或不使用開口的掩模窗口的蝕刻，^面和結(jié)構(gòu)去除材料。在beol處理步驟中，ic制造工藝?yán)^續(xù)進(jìn)行以在含有半導(dǎo)體器件的有源器件feol層14的頂表面17上建立含有多層布線和介電鈍化層的互連。如上所述，使用類似的處理技術(shù)在多級(jí)ild層中形成用來(lái)提供外部互連(互連)的金屬結(jié)構(gòu)，以將半導(dǎo)體芯片10a/10b上的多個(gè)器件電連接至外部器件。圖ia/1B中的常規(guī)阻擋結(jié)構(gòu)50a/50b公知為止裂件/mob(濕氣氧化阻擋)結(jié)構(gòu)，其形成在每個(gè)芯片10a/10b的鄰近切割槽130(切割發(fā)生處)的互連層15a/15b周界上。事實(shí)上，常規(guī)阻擋結(jié)構(gòu)50a/50b可包括止裂件或mob結(jié)構(gòu)。接著，一旦完成村底級(jí)的feol和beol處理，半導(dǎo)體芯片10a/10b已準(zhǔn)備好通過(guò)切穿切割槽130而被分割成單獨(dú)的半導(dǎo)體芯片，其中切割槽130用于提供包括第一芯片ioa和第二芯片iob的單獨(dú)的芯片的分隔。如上所述，圖1b示出在切割后的圖1a的現(xiàn)有技術(shù)半導(dǎo)體器件10，在切割期間，切割通過(guò)介于第一與第二芯片10a/10b之間的切割槽130中的多個(gè)器件層而將半導(dǎo)體器件io分成第一芯片ioa和第二芯片iob。切割工藝的結(jié)果為，將圖IA的有源器件FEOL區(qū)14和互連疊層15—分為二。左側(cè)的第一芯片10A包括第一有源器件14A和第一芯片互連15A。右側(cè)的第二芯片10B包括第二有源器件14B和第二芯片互連15B。然而，如上所述，切割半導(dǎo)體器件的問(wèn)題在于，切割工藝會(huì)產(chǎn)生可引起破裂的應(yīng)力和應(yīng)變。切割工藝常造成損傷芯片的有源區(qū)域(AA)的裂痕。這種破裂會(huì)損傷半導(dǎo)體芯片上的器件和金屬化。為避免這種損傷，沿著芯片10A/10B的周界設(shè)置止裂件50A/50B，以阻止裂痕擴(kuò)展出止裂件50A/50B。如上所述，切割損傷會(huì)造成由ILD與金屬層構(gòu)成的互連疊層15A/15B內(nèi)的破裂。這種因切割引起的破裂將影響B(tài)EOL結(jié)構(gòu)15中的許多ILD層中的一個(gè)或多個(gè)ILD層，導(dǎo)致?lián)p失結(jié)構(gòu)的完整性。在隨后的將半導(dǎo)體芯片12A/12B等連接至封裝襯底的步驟中，會(huì)使破裂問(wèn)題加劇。此外，與陶資封裝襯底相比，當(dāng)封裝村底包括有機(jī)材料時(shí)，則這個(gè)問(wèn)題會(huì)變得更糟。制造器件時(shí)不同組裝材料之間的熱膨脹系數(shù)(CTE)失配的差值會(huì)在半導(dǎo)體芯片上引起更大的應(yīng)變和應(yīng)力，這又產(chǎn)生BEOL結(jié)構(gòu)的層內(nèi)的裂痕生長(zhǎng)。本發(fā)明的一個(gè)目的為提出一種結(jié)構(gòu)，其可抑制裂痕損傷芯片的BEOL結(jié)構(gòu)，甚至抑制裂痕損傷芯片的BEOL結(jié)構(gòu)下方的有源區(qū)域。芯片10A/10B的有源區(qū)域AA分別位于包括互連疊層15A/15B和有源器件層14A/14B兩者的兩個(gè)襯底區(qū)域12A/12B中的每一個(gè)中，且位于止裂件50A/50B內(nèi)側(cè)。典型的止裂件50A/50B為實(shí)心金屬結(jié)構(gòu)，其形成在橫跨所有互連層的溝槽內(nèi)，或?yàn)槎鄠€(gè)實(shí)心金屬結(jié)構(gòu)，其橫跨半導(dǎo)體晶片的每個(gè)芯片周界周圍的所有互連層。新故障機(jī)制過(guò)去，IC結(jié)構(gòu)中最脆弱的材料是襯底12的材料，其一般由諸如單晶硅的半導(dǎo)體材料組成。然而，對(duì)提升ic性能的增強(qiáng)的需求導(dǎo)致低介電常數(shù)(低k)的ILD層在互連疊層15中的引入。低k材料的機(jī)械(內(nèi)聚)強(qiáng)度比諸如二氧化硅(Si02)的常規(guī)電介質(zhì)要低。具體地，圖2A的曲線示出，半導(dǎo)體芯片的ILD層的內(nèi)聚強(qiáng)度值隨著介電常數(shù)值下降而降低。存在這樣的問(wèn)題，即，降低ILD層的內(nèi)聚強(qiáng)度的現(xiàn)今策略導(dǎo)致整合結(jié)構(gòu)中最脆弱的材料的位置從村底(一般為單晶硅)變成ILD層。由此，在ILD層使用低k材料的策略導(dǎo)致在將晶片切割成芯片以及隨后的封裝與可靠性測(cè)試期間引入新的故障機(jī)制。終止這些新故障機(jī)制的關(guān)鍵條件是限制在切割工藝期間所產(chǎn)生的裂紋在遇到止裂件/MOB結(jié)構(gòu)之前所擴(kuò)展至的擴(kuò)展距離，也就是脫層長(zhǎng)度(DelaminationLength;DL)。盡管對(duì)該問(wèn)題的可能的解決方法有很多，但在過(guò)去，已被采用的解決方法或者要求降低生產(chǎn)率(減少每一個(gè)晶片的芯片數(shù)量)，或者要求因重新設(shè)計(jì)可控坍塌芯片連接(ControlledCollapseChipConnection;C4)布局而降低I/O密度。圖2B的曲線示出由于封裝材料而對(duì)介電層施加的能量與缺陷尺寸的關(guān)系，缺陷尺寸就是在切割期間產(chǎn)生且在可靠性應(yīng)力測(cè)試期間擴(kuò)展的裂紋的長(zhǎng)度。隨著裂統(tǒng)延伸至較大的長(zhǎng)度，能量釋放速率呈現(xiàn)單調(diào)性增加而趨向于驅(qū)使裂紋造成故障。如果使裂紋生長(zhǎng)到足夠大，則將累積足夠的能量而(首先)貫穿止裂件/MOB結(jié)構(gòu)破裂，或(其次)向下潛入硅(Si)村底和芯片的有源區(qū)域(AA)中。因此，確?？煽慷鹊淖钣行Х绞綖橄拗屏鸭y尺寸。共同受讓的White的名稱皆為"ProcessforProducingCrackstopsonSemiconductorDevicesandDevicesContainingtheCrackstops"的美國(guó)專利5,530,280和5,665,655描述了制造具有止裂件的半導(dǎo)體器件的方法，其中在發(fā)生其他功能性金屬化的同時(shí)通過(guò)圍繞著芯片上的有源區(qū)域的用金屬填充的溝槽而形成所述止裂件。接著在進(jìn)行最終鈍化之后，進(jìn)行選擇性蝕刻以去除溝槽中的金屬。溝槽穿過(guò)表面電介質(zhì)或半導(dǎo)體襯底，或者被層疊穿過(guò)多個(gè)介電層的中空金屬環(huán)來(lái)代替。底填(underfill)層已用于IC封裝中來(lái)保護(hù)表面安裝器件(SMD)，也就是，利用焊料球接點(diǎn)接合到印刷電路(PC)板的IC芯片。在安裝工藝期間，SMDIC芯片上的焊料球與PC板上的電接觸襯墊對(duì)準(zhǔn)。隨后加熱PC板，使焊料球接點(diǎn)的金屬流動(dòng)，使芯片與PC板上的接觸襯墊接合。接著，在芯片與板之間引入環(huán)氧底填材料。然后，再次加熱PC板以固化環(huán)氧材料，形成圍繞芯片的密封，以保護(hù)其免受濕氣的影響并有助于維持焊料球接點(diǎn)的完整性。Kelkar等人的名稱為"ApparatusandMethodforScribingSemiconductorWafersUsingVisionRecognition)"的美國(guó)專利6,822,315參考名稱為"TechniquesforWaferLevelMoldingofUnderfillEncapsulant)"的美國(guó)專利6,245,595，其描述了在切割晶片之前，而非在切割之后且在PC板上安裝之前，在晶片頂表面上使用固化或部分固化的環(huán)氧底填型層。處理期間用來(lái)保護(hù)芯片的環(huán)氧(epoxy)層形成在晶片頂表面上且包括環(huán)氧樹脂、硬化劑、催化劑、填充材料(例如硅顆粒)和染料。填充材料降低了環(huán)氧的CTE,使其匹配將安裝微型SMD的PC板的CTE。當(dāng)溫度發(fā)生變化時(shí)，PC板和環(huán)氧將以相似的速率膨脹和收縮。如果沒(méi)有填充材料，則膨脹和收縮速率不同，導(dǎo)致隨著時(shí)間流逝而發(fā)生可能的接合故障。共同受讓的Brouillette等人的名稱為"MethodforDirectChipAttachbySolderBumpsandanUnderfillLayer"的美國(guó)專矛J6,566,612B2i己載了在常規(guī)倒裝芯片工藝中，在通過(guò)芯片與襯底之間的間隙的毛細(xì)作用進(jìn)行芯片-襯底連接之后，經(jīng)常通過(guò)在底填組分中使用填充物來(lái)使得底填材料的作為CTE的熱膨脹特性與焊料相匹配而分布該底填材料。Xiao等人的名稱為"B-StageableUnderfillEncapsulantandMethodforitsApplication"的美國(guó)專利申請(qǐng)2006/0125119描述了在將晶片切割成單獨(dú)芯片之前可直接對(duì)半導(dǎo)體晶片施加的數(shù)種底填材料的組分。Guthrie等人的(共同受讓的)名稱為"MethodforEliminatingCrackDamageInducedbyDelaminatingGateConductorInterfacesInIntegratedCircuits"的美國(guó)專利6,492,247Bl描述了通過(guò)明確分割或分隔IC柵極導(dǎo)體與IC止裂件或邊緣,可控制IC中的破裂損傷而減少或消除裂痕擴(kuò)展至IC有源陣列中。該方法用來(lái)控制由IC晶片切割工藝所造成的一個(gè)或多個(gè)柵極導(dǎo)體表面界面的脫層所引起的破裂損傷。共同受讓的Landers等人的名稱為"Multi-FunctionalStructureforEnhacedChipManufacturability&ReliabilityforLowKDielectricsSemiconductorsandaCrackstopIntegrityScreenandMonitor"的美國(guó)專利申請(qǐng)2004/0129938Al描述了一種芯片上冗余止裂件，其提供阻擋層以防止缺陷、裂痕、脫層和濕氣/氧化污染物到達(dá)有源電路區(qū)域。阻擋結(jié)構(gòu)中的導(dǎo)電材料允許將阻擋層向外布線至接觸襯墊和器件引腳，以將監(jiān)控裝置耦合至芯片而監(jiān)控阻擋層的完整性。Fitzsimmons等人的名稱為"CrackstopWithReleaseLayerForCrackControlInSemiconductors"的美國(guó)專利申請(qǐng)2005/0208781Al描述了形成具有垂直界面(鄰接芯片周界上的止裂件)的IC器件的方法，其控制在諸如器件的側(cè)面處理的步驟(例如切割)期間所產(chǎn)生的裂縫，并在使用芯片時(shí)通過(guò)防止裂痕穿過(guò)止裂件來(lái)控制裂痕。垂直界面由這樣的材料構(gòu)成，該材料通過(guò)使裂痕偏離而不穿過(guò)止裂件或通過(guò)吸收所產(chǎn)生的破裂能量而防止裂縫損傷該止裂件。垂直界面的材料可以使行進(jìn)中的裂痕損失足夠能量以致無(wú)法穿過(guò)止裂件。垂直界面的實(shí)施方式有很多，例如由釋放材料(releasematerial)構(gòu)成的垂直隔離物、由釋放材料構(gòu)成的垂直溝槽，或由釋放材料構(gòu)成的垂直槽。該材料中可具有孔隙，例如在與止裂件并置的垂直槽中形成的極低k介電層。Kubo等人的名稱為"LaserDicingEquipmentandDicingMethod"的日本專利公開2004-111946的摘要描述了使用激光頭進(jìn)行切割。例如，激光頭從晶片兩端指引到中心，或從晶片中心指引到兩端。或者，以預(yù)定數(shù)量的線將激光頭彼此分隔地設(shè)置且指向相同方向，并且兩條線被切開到晶片中并貫穿其表面。Daubenspeck等人的(共同受讓的)名稱為"Chipdicing"的美國(guó)專利申請(qǐng)2006/0057822Al描述了半導(dǎo)體結(jié)構(gòu)和芯片切割方法，其中第一和第二芯片的第一和第二器件區(qū)形成在半導(dǎo)體村底中及其頂表面處。通過(guò)半導(dǎo)體襯底的半導(dǎo)體邊界區(qū)使這些芯片分隔。N個(gè)互連層直接形成在半導(dǎo)體邊界區(qū)和第一與第二器件區(qū)上，其中N為正整數(shù)，N個(gè)互連層中的每一個(gè)包括可蝕刻部分，其位于邊界區(qū)正上方。N個(gè)互連層的可蝕刻部分形成可通過(guò)蝕刻去除的連續(xù)可蝕刻塊。接著，激光切穿半導(dǎo)體邊界區(qū)，從而通過(guò)去除連續(xù)可蝕刻塊而形成空的間隔，以使第一芯片與第二芯片分離。Yakasuki等人的日本專利公開2005-109322的摘要描述了具有激光束切割裝置的激光頭的"激光束切割裝置"，其包括多個(gè)激光振蕩器和用以單獨(dú)地聚集振蕩激光束的聚光裝置，以及用以將激光束收集至一個(gè)光軸上的光路徑收集裝置。激光束切割裝置可用于各種工藝，例如，利用會(huì)聚在不同位置處的激光束在晶片中形成多層重整區(qū)域，這是一種在晶片中形成重整區(qū)域以及同時(shí)進(jìn)行管芯連接帶的切割的復(fù)合工藝。在Guthrie的專利中，描述了在結(jié)構(gòu)中形成的氣隙，該氣隙延伸至有源器件區(qū)而到達(dá)柵極電極邊緣和柵極電極上方的邊緣上，但卻未向下延伸到達(dá)其下的襯底表面。本申請(qǐng)人發(fā)現(xiàn)這種結(jié)構(gòu)無(wú)法防止脫層的問(wèn)題。Fitzsimmons等人提供了向下延伸到帽層的孔隙，但未指出帽層下方形成了什么。該申請(qǐng)起初提及襯底，卻未示出襯底或指明帽層下方是什么。如上所述，防止產(chǎn)生上述新故障機(jī)制的關(guān)鍵條件是限制(在切割工藝期間產(chǎn)生的)裂紋在遇到阻擋(止裂件/MOB)結(jié)構(gòu)之前的擴(kuò)展距離。盡管對(duì)該問(wèn)題的可能的解決方法有很多，但是迄今為止，所有公知的解決方法或者要求降低生產(chǎn)率(減少每一個(gè)晶片的芯片數(shù)量)，或者要求降低I/O密度(因?yàn)橹匦略O(shè)計(jì)可控坍塌芯片連接(C4)布局)。
發(fā)明內(nèi)容本發(fā)明的一個(gè)目的為提供一種抑制裂痕到達(dá)有源芯片BEOL結(jié)構(gòu)的結(jié)構(gòu)。本發(fā)明的另一目的為在IC器件中形成抗裂芯片邊緣，以提供對(duì)在將晶片切割形成芯片及后續(xù)封裝與熱應(yīng)力期間所產(chǎn)生的缺陷的抵抗強(qiáng)度。類似地，本發(fā)明的一個(gè)目的為提供一種制造IC器件中的抗裂芯片邊緣的方法。根據(jù)本發(fā)明，中空芯片邊緣溝槽與止裂MOB結(jié)構(gòu)并置。該溝槽形成在BEOL結(jié)構(gòu)內(nèi)且必須延伸到珪襯底中的FEOL區(qū)中，其中該溝槽將祐底填材料填充并提供機(jī)械聯(lián)鎖(mechanicalinterlock)。如果將Guthrie的工藝用于低k(LK)和極低k(ULK)器件，BEOL結(jié)構(gòu)會(huì)因CTE不匹配而破裂，但本發(fā)明可避免此問(wèn)題。由此本申請(qǐng)人發(fā)現(xiàn)本發(fā)明與Guthrie提出的結(jié)構(gòu)與方法相比的主要差別在于穿入硅襯底的深度以及底填材料與硅襯底之間的聯(lián)鎖關(guān)系(interlocking)。相應(yīng)地，本申請(qǐng)人發(fā)現(xiàn)底填材料必須錨接至硅中才會(huì)帶來(lái)益處。本發(fā)明提供一種結(jié)構(gòu)和方法，從而通過(guò)建立保護(hù)墻(firewall)來(lái)防止切割損傷到達(dá)互連中的止裂件區(qū)域。可使用不同方法建立該保護(hù)墻。一種特別有用的方法為使用激光蝕刻來(lái)形成激光槽。優(yōu)選地，盡可能靠近該止裂件而產(chǎn)生該激光槽，由此降低可使任何潛在的裂痕擴(kuò)展的能量(在該例子中，裂痕是由激光槽所引起，但此情況本身不常見)。下文中將這種激光槽稱為極深隔離溝槽(UDIT)?；旧?，根據(jù)本發(fā)明的方法和依該方法所制造的結(jié)構(gòu)，可通過(guò)常規(guī)手段(例如鋸切(sawdicing)),在用于芯片切割的合適區(qū)域中進(jìn)行切割。也可通過(guò)結(jié)合數(shù)種方法(激光切割和鋸切)在用于芯片切割的合適區(qū)域中進(jìn)行切割。靠近止裂件的激光槽形成阻擋層，用于防止由上述切割造成的任何裂痕貫穿該阻擋層且到達(dá)止裂件。通過(guò)激光挖槽作用所引起的任何細(xì)微裂痕(未必發(fā)生在第一位置)行進(jìn)很短的距離即可到達(dá)止裂件，由此可防止高位能破裂情況的發(fā)展。本發(fā)明的邊緣結(jié)構(gòu)可應(yīng)用于從大量器件(如半導(dǎo)體硅晶片)中取出的任何半導(dǎo)體芯片或半導(dǎo)體器件，如同在制造FET器件時(shí)所常見的。本發(fā)明還旨在制造芯片邊緣結(jié)構(gòu)的方法。根據(jù)本發(fā)明，芯片邊緣由一個(gè)或多個(gè)隔離溝槽組成，所述隔離溝槽穿入與器件的止裂件和濕氣/氧化阻擋層有源區(qū)(AA)鄰近的半導(dǎo)體(Si)襯底中。所述隔離溝槽外側(cè)的區(qū)域可與有源器件層等高，或者被去除。本發(fā)明提供一種具有根據(jù)本發(fā)明的芯片邊緣的芯片形式的IC結(jié)構(gòu)，該IC結(jié)構(gòu)位于芯片有源區(qū)(AA)外側(cè)，其中有源區(qū)AA的界定包括位于止裂件/濕氣-氧化阻擋層內(nèi)側(cè)的區(qū)域，其一般橫跨一個(gè)或多個(gè)實(shí)心金屬BEOL結(jié)構(gòu)的所有層。本發(fā)明的邊緣結(jié)構(gòu)可應(yīng)用于從大量器件(如Si晶片)中取出的任何芯片或器件，如在CMOS器件中常見的。終止上述新故障機(jī)制的關(guān)鍵條件為限制在切割工藝期間所產(chǎn)生的裂紋在遇到止裂件/MOB結(jié)構(gòu)之前擴(kuò)展的擴(kuò)^J巨離。盡管對(duì)該問(wèn)題的可能解決方法有很多，但是除了本發(fā)明的芯片邊緣之外的所有公知的解決方法或者要求降低生產(chǎn)率(減少每一個(gè)晶片的芯片數(shù)量)，或者要求降低i/o密度(因?yàn)橹匦略O(shè)計(jì)可控坍塌芯片連接(C4)布局)。術(shù)語(yǔ)表BLoK:—種Si-C-H化合物，用作硬掩模帽層，一般稱為碳化硅；N-BLoK:主要為Si-C-H-N;用作硬掩模帽層，一般稱為碳氮化硅或摻氮的碳化硅；SiCOH:氫化氧碳化硅，其為低k介電膜，至少含有硅(Si)、碳(C)、氧(O)和氫(H)的原子；pSiCOH:多孔的氬化氧碳化硅，其為含有多孔性SiCOH的低k介電膜，包含分子級(jí)孔隙(即納米尺寸的孔)，其可降低SiCOH介電材料的介電常數(shù)。通過(guò)參考本發(fā)明的詳細(xì)說(shuō)明以及附圖，本發(fā)明將變得更清楚易懂，一些附圖表示出芯片邊緣的截面，但其并非代表完整的芯片，而僅代表該芯片的一部分，其中圖1A示出在先進(jìn)制造階段中，在切割步驟之前，形成于半導(dǎo)體襯底表面中和表面上的現(xiàn)有技術(shù)CMOSFET半導(dǎo)體器件的示意性局部截面圖。圖1B示出圖1A中經(jīng)切割步驟后的現(xiàn)有技術(shù)器件，該切割步驟通過(guò)在器件中形成切割槽而將該器件分成第一芯片和第二芯片。圖2A是曲線圖，其示出半導(dǎo)體芯片的ILD的內(nèi)聚強(qiáng)度隨著介電常數(shù)下降而降低。圖2B是曲線圖，其示出由于封裝材料而對(duì)介電層施加的能量與缺陷尺寸的關(guān)系，缺陷尺寸就是在切割期間產(chǎn)生且在可靠性應(yīng)力測(cè)試期間擴(kuò)展的裂紋的長(zhǎng)度。圖3A示出沿著圖4的線3A-3A，截取的正視截面圖，圖4是根據(jù)本發(fā)明的實(shí)施例，其包括在圖1A的器件中增設(shè)極深隔離溝槽(UDIT)的修改。圖3B示出在切穿切割槽而使第一芯片與第二芯片以及圖3A中未示出的其他芯片分隔之后的圖3A的器件。圖3C示出為了保護(hù)切割芯片而在其上沉積均厚底填層之后的圖3B的已切割后的芯片。圖3A、3B，與3C，的組合示例出參照?qǐng)DIOB對(duì)圖3B和3C的方法的替代方法，其中圖IOB是對(duì)圖IOA的流程圖的替代方法的流程圖。圖4為才艮據(jù)本發(fā)明的器件的平面圖，該器件具有并置的第一芯片和第二芯片，其中阻擋環(huán)圍繞著每個(gè)芯片的有源區(qū)，并具有圍繞著阻擋環(huán)的UDIT，從而使阻擋環(huán)與位于第一和第二芯片之間的芯片-芯片切割槽分隔。圖5A為沿著圖4中的線5A-5A，截取的截面正視圖，其示出切割之后且在其上形成底填層之前的第二芯片。圖5B示出在芯片頂表面上形成底填層且將芯片接合至封裝之后的圖5A的第二芯片。圖6A示出在UDIT溝槽與切割邊緣之間具有外側(cè)區(qū)域的圖5A的器件，其已經(jīng)被凹蝕而從UDIT溝槽去除外側(cè)的互連層。圖6B示出在芯片頂表面上形成底填層且將芯片接合至封裝之后的圖6A的器件。圖7A示出圖5A的器件的修改例，其中已經(jīng)在阻擋結(jié)構(gòu)與芯片邊緣之間形成多個(gè)UDIT溝槽。圖7B示出在芯片頂表面上形成底填層且將芯片接合至封裝之后的圖7A的器件。圖7C為圖7B的第二芯片的平面圖，其中阻擋環(huán)圍繞著第二芯片的有源區(qū)，并且其中形成三個(gè)UDIT,其中一個(gè)UDIT形成于內(nèi)側(cè)，其他UDIT則圍繞著芯片-芯片切割槽旁邊的阻擋環(huán)。圖8A和8B示出圖5A和5B中所示的本發(fā)明實(shí)施例的另一<務(wù)改例。圖9A和9B示出本發(fā)明實(shí)施例，其中溝槽以鈍角切入襯底頂表面，其提供與圖8A和8B中所示的本發(fā)明實(shí)施例所獲得的益處相似的益處。圖10A為圖3A、3B和3C的方法的工藝流^E圖。圖IOB為圖3A、3B，和3C，的方法的工藝流程圖。具體實(shí)施例方式圖3A為沿著圖4中的線3A-3A，截取的正視截面圖，其示出包括根據(jù)本發(fā)明實(shí)施例的作為圖1A的器件10的修改例的半導(dǎo)體器件10。在極大程度上，圖3A的半導(dǎo)體器件10與圖1A的器件10相同，并且通過(guò)具有相同意義的相同的參考標(biāo)號(hào)來(lái)表示相同的特征。器件10包括硅半導(dǎo)體襯底12、含有例如CMOSFET器件的結(jié)構(gòu)的有源器件FEOL區(qū)14，部分器件形成于襯底12中，且部分器件形成于其頂表面16上。BEOL(互連)層15形成在有源器件層14的頂表面17上。BEOL結(jié)構(gòu)15包括互連結(jié)構(gòu)，而互連結(jié)構(gòu)包括層間介電(ILD)材料和掩埋在ILD材料中的銅導(dǎo)體。然而，才艮據(jù)本發(fā)明，在圖3A中，半導(dǎo)體器件10明顯不同于圖1A的半導(dǎo)體器件10，因?yàn)閷?duì)其增設(shè)了兩條極深隔離溝槽(UDIT)60A/60B。UDIT溝槽60A形成圍繞阻擋結(jié)構(gòu)50A以及芯片IOA的有源區(qū)域(AA)的框架。類似地，UDIT溝槽60B形成圍繞阻擋結(jié)構(gòu)50B以及芯片IOB的有源區(qū)域(AA)的框架。再次參照?qǐng)D3A，可以看出，UDIT溝槽60A/60B從頂表面18向下穿過(guò)互連層15和有源器件FEOL區(qū)14而延伸至硅襯底12的頂表面16以下達(dá)到顯著大的深度。UDIT溝槽60A/60B為深溝槽且為開放的溝槽，以在其中接收底填材料，以保護(hù)第一和第二芯片10A/10B免受隨后的損傷。可通過(guò)去除工藝形成UDIT溝槽60A/60B，例如鋸切形成鋸切UDIT(SCUDIT)，或使用激光劃片形成激光劃片UDIT(LSUDIT)。參照?qǐng)DIOA，形成圖3A的器件10的方法始于步驟AA到步驟AB。在步驟AB中，在半導(dǎo)體器件io的襯底12的頂表面16上形成有源器件FEOL區(qū)14。步18驟AC包括在有源器件FEOL區(qū)14的頂表面17上形成互連結(jié)構(gòu)15，如本領(lǐng)域技術(shù)人員所公知的。圖3A和圖4二者都示出在兩個(gè)阻擋結(jié)構(gòu)50A/50B之間的框住第一和第二芯片10A/10B的間隔132。在圖10A的步驟AD,中，通過(guò)利用數(shù)種技術(shù)之一從頂表面18向下鋸切貫穿互連結(jié)構(gòu)15和有源器件FEOL區(qū)14而i^襯底12內(nèi)，在半導(dǎo)體器件10中形成UDIT60A/60B。利用鋸切，形成鋸切UDIT(SCUDIT)。通過(guò)采用激光劃片，形成激光劃片的UDIT(LSUDIT)?；蛘?，可采用任何其它去除工藝來(lái)形成框住阻擋結(jié)構(gòu)50A/50B的UDIT溝槽60A/60B。UDIT溝槽60A/60B位于切割槽130與由阻擋結(jié)構(gòu)50A/50B提供的框架之間，該阻擋結(jié)構(gòu)50A/50B也圍繞有源區(qū)域(AA)。換言之，框住且圍繞兩個(gè)有源區(qū)域(AA)的阻擋結(jié)構(gòu)50A/50B進(jìn)一步被UDIT溝槽60A/60B框住且圍繞，該UDIT溝槽60A/60B在圖3A中以空塹壕表示。通過(guò)邊沿(margin)TD使溝槽60A/60B與切割槽130分隔，也就是，通過(guò)邊沿TD使UDIT溝槽60A/60B與芯片的被切割的邊緣分隔。在朝向有源區(qū)域AA的另一方向上，通過(guò)相對(duì)窄的脫層長(zhǎng)度DL使UI)IT溝槽60A/60B與阻擋結(jié)構(gòu)50A/50B分隔。在圖3A/3B9A/9B中，脫層長(zhǎng)度DL為UDIT溝槽60A/60B與鄰近的止裂件50A/50B之間的距離。長(zhǎng)度DL越長(zhǎng)，互連層15A/15B中釋放的能量越大，傾向于增加故障的可能性。圖3B示出在根據(jù)圖10A的步驟AE切穿圖3A和圖4中的切割槽130而使第一芯片10A與第二芯片10B分隔之后的圖3A的半導(dǎo)體器件10。該切割工藝還使圖3A中未示出的其余芯片彼此分隔。如同圖1B，芯片邊緣表面110大致沿著已去除材料的芯片-芯片切割槽130的垂直邊緣而形成。第一芯片10A包括互連層15A、有源器件層14A和其中包含第一芯片10A的有源器件的襯底12A。第二芯片10B包括互連層15B、有源器件層14B和其中包含第二芯片IOB的有源器件的襯底12B。在圖3C中，示出了在根據(jù)圖10A中的步驟AF在其上沉積均厚底填層140后的圖3B的切割芯片10A/10B。用來(lái)l呆護(hù)切割芯片10A/10B而形成的底填層140覆蓋這兩個(gè)芯片10A/10B的頂表面18且基本上和/或完全填充UDIT60A/60B。如圖3C所示，底填層140完全覆蓋芯片10A/10B，從而提供保護(hù)涂層以覆蓋先前暴露的頂表面18和芯片10A/10B的在其側(cè)壁上的芯片邊緣表面110。換言之，底填層140向下填充UDIT溝槽60A/60B且覆蓋切割芯片10A/10B的側(cè)壁上的經(jīng)切割的芯片邊緣表面110。另一種方法通過(guò)參考圖10B中的流程圖而由圖3B，和3C，示出對(duì)圖3B和3C的替換例，其中步驟AAAD與圖10A的相同。在圖3B，中，根據(jù)圖10B中的步驟AE，，在切割步驟之前，已用均厚底填層140來(lái)涂覆在步驟AD形成的圖3A的半導(dǎo)體器件10。在該情況下，在切割步驟之前，用均厚底填層140來(lái)覆蓋器件10。需注意，如同圖3C，底填層140覆蓋半導(dǎo)體器件10的BEOL結(jié)構(gòu)15的頂表面18且填充UDIT溝槽60A/60B，但當(dāng)然其未覆蓋切割芯片10A/10B的側(cè)壁110(側(cè)壁)，因?yàn)樵趫D10B的工藝方法的該階段尚未形成側(cè)壁110。然而，在步驟AE，結(jié)束時(shí)，底填層140覆蓋BEOL結(jié)構(gòu)15的頂表面18且填充UDIT溝槽60A/60B。接著參照?qǐng)D3C，，圖3B，的器件(如同圖3B)示出為具有通過(guò)切割分隔的芯片10A/10B，其中，根據(jù)圖10B中的步驟AF，，切割芯片邊緣IIO(即側(cè)壁)沿著切割槽130形成在去除了材料的位置。第一芯片IOA包括互連層15A、有源器件層14A和其中含有源器件的襯底12A。第二芯片10B包括BEOL結(jié)構(gòu)15B、有源器件層14B和其中含有源器件的襯底12B。如同圖3C，覆蓋半導(dǎo)體村底10的頂表面且填充所有UDIT溝槽的底填層140仍然保持在包括覆蓋芯片10A/10B的BEOL結(jié)構(gòu)15A/15B的頂表面18且填充UDIT60A/60B的位置中，但不覆蓋已切割芯片10A/10B的切割芯片邊緣IIO(側(cè)壁)。圖4示出在切割及形成底填層140之前包括第一芯片IOA和第二芯片IOB的圖3A的半導(dǎo)體器件10的平面圖。圖4示出根據(jù)本發(fā)明的芯片邊緣的優(yōu)選實(shí)施例。20第一優(yōu)選實(shí)施例圖5A為沿著圖4中的線5A-5A，截取的截面圖，其示出在形成位于邊緣110與止裂件50B之間的UDIT60B之后、在根據(jù)圖10A的工藝步驟進(jìn)行切割步驟之后、但在形成底填層140之前的第二芯片IOB的放大圖。與常規(guī)情況同樣地，第二芯片10B的硅襯底12B經(jīng)過(guò)輕摻雜。示意性示出了在第二芯片10B的有源器件層14B的頂表面中形成的第一FET22B和第二FET24B。在BEOL結(jié)構(gòu)15中具有在多個(gè)層疊介電層30內(nèi)水平延伸的金屬線44的形式的金屬互連(優(yōu)選為銅導(dǎo)體)。如本領(lǐng)域技術(shù)人員所公知的，通過(guò)垂直延伸的金屬過(guò)孔45將金屬互連連接在一起。通過(guò)金屬互連42A-42D和在金屬互連線之間提供連接的中間金屬過(guò)孔45，提供到FET22B的外部連接。類似地，如本領(lǐng)域技術(shù)人員所公知的，通過(guò)金屬互連線44A-44D和相關(guān)聯(lián)的中間金屬過(guò)孔45，提供到FET24B的外部連接。帽層30由諸如N-BLoK的硬掩模材料形成。低k介電層31包括pSiCOH(多孔性SiCOH)。當(dāng)硬掩模層30沉積在先前沉積且含有下層金屬線42/44和過(guò)孔45的介電層31上時(shí)，會(huì)形成N-BLoK/pSiCOH界面30/31。N-BLoK帽層30形成在FEOL區(qū)14B的頂表面和每個(gè)介電層31的頂上。介電層31包含金屬線42/44，因此當(dāng)每個(gè)帽層30沉積在下面的介電層31上時(shí)，會(huì)形成N-BLoK/pSiCOH界面30/31。當(dāng)pSiCOH沉積在N-BLoK的頂上時(shí)，將形成pSiCOH/N-BLoK31/30界面。該界面的韌度(toughness)比N-BLoK/pSiCOH30/31界面4氐，其粘附力如圖11的虛線143所示。再次參照?qǐng)D5A，如上所述，第二芯片10B的BEOL結(jié)構(gòu)15B包括由多個(gè)ILD介電層31所構(gòu)成的疊層，其中ILD介電層31由諸如pSiCOH的低k介電材料組成并通過(guò)由諸如N-BloK的材料構(gòu)成的帽層30而被分隔。在左側(cè)處，在第一FET22B(右側(cè))與UDIT溝槽60B(左側(cè))之間示出止裂件/MOB結(jié)構(gòu)50B。BEOL結(jié)構(gòu)15B中的多個(gè)不同的ILD層30可具有多個(gè)不同的介電常數(shù)，但應(yīng)含有至少一個(gè)其體介電常數(shù)(k)小于約3.3的介電層。總之，圖5A的實(shí)施例包括襯底12B、FEOL區(qū)14B與BEOL結(jié)構(gòu)15B、止裂件/MOB50B，以及圍繞且鄰近止裂件/MOB50B的UDIT溝槽60B。FEOL區(qū)包括部分的有源FET器件22B/24B。BEOL結(jié)構(gòu)包括多層ILD疊層15B、金屬過(guò)孔45和金屬互連42A-42D、44A-44D。在圖5A中，在半導(dǎo)體器件10B的左側(cè)處，在右側(cè)的溝槽60B外側(cè)與左側(cè)的切割芯片邊緣110之間具有寬度為TD的外部邊沿62。與防止因半導(dǎo)體器件10B中的裂縫造成的損傷有關(guān)的重要參數(shù)為脫層長(zhǎng)度DL，其包括介于止裂件/MOB50B與UDIT溝槽60B之間的內(nèi)部邊沿64以及從UDIT溝槽6QB至切割芯片邊緣110的距離TD(其橫跨外部邊沿62)。外部邊沿62從UDIT溝槽60B的外側(cè)延伸至附近的芯片邊緣110。UDIT溝槽60B的溝槽向下穿過(guò)ILD層30A-30D而到達(dá)襯底12B的FEOL區(qū)14B的頂表面下方達(dá)一深度70，以加強(qiáng)對(duì)芯片10B的保護(hù)以免受由破裂引起的損傷。緊鄰止裂件/MOB50B的溝槽區(qū)域60B的寬度為約l|uin至約80jam，其可通過(guò)激光劃片、機(jī)械鋸切或任何其它合適的切割方法而形成，以得到圖4中所示的結(jié)構(gòu)。在襯底的BEOL區(qū)14B的頂表面下方的UDIT溝槽的深度70優(yōu)選為約lpm至約200pm，其可依據(jù)可靠性而最優(yōu)化。構(gòu)成止裂件/MOB50B與UDIT溝槽60B之間的脫層長(zhǎng)度DL的距離優(yōu)選為約0pm至約40pm。從UDIT溝槽60B的外邊緣到切割邊緣110的距離TD在約Opm至約200|nm之間的范圍內(nèi)。圖5B示出在沉積底填層140而覆蓋半導(dǎo)體器件10B且將該器件接合至封裝80之后的圖5A的第二芯片IOB。底填層140覆蓋互連15B的ILD疊層30的頂表面，并且完全填充UDIT溝槽60B且覆蓋芯片邊緣110，到達(dá)外部邊沿62附近，以通過(guò)在芯片10B的其它部分當(dāng)中抑制互連結(jié)構(gòu)15B中因切割及芯片封裝交互故障造成的損傷而保護(hù)芯片IOB。在形成底填層140后，以常規(guī)方式通過(guò)C4接合等(被底填層140擋住)來(lái)將封裝80接合到芯片IOB。底填層140可由諸如UF1或UF2的材料組成。UF1和UF2材料二者都為各自具有不同模量和不同CTE值的底填化合物，但UF1為優(yōu)選的底填材料。參照?qǐng)D11,盡管UF2的能量釋放速率(曲線142)低于UF1(曲線141)，但因?yàn)閁F2易受互連結(jié)構(gòu)中的C4疲勞影響而引起脫層，因此UF2不是令人滿意的。UF材料為填充有硅石顆粒的有機(jī)聚合物，且UF1和UF2二者具有近似相同的珪石填充物含量。線143表示低k介電層31與帽層30之間的界面處的粘附力，其中在圖5A/5B及圖11中，低k電介質(zhì)為pSiCOH。表l底填材料UF1和UF2的材料特性<table>tableseeoriginaldocumentpage23</column></row><table>第二優(yōu)選實(shí)施例圖6A示出具有在UDIT溝槽60B與切割邊緣切口之間的凹陷(即，從UDIT溝槽的外側(cè)凹入)的外部邊沿62的圖5A的器件，因而在其外部邊沿62中形成BEOL結(jié)構(gòu)15B的凹陷區(qū)域62A。在外部邊沿62的此區(qū)域中，通過(guò)諸如激光劃片、機(jī)械鋸切或其它適合方法的手段來(lái)去除互連層15B，以形成圖4中的結(jié)構(gòu)和芯片邊緣110。優(yōu)選地，通過(guò)激光燒蝕工藝來(lái)向下去除部分的BEOL結(jié)構(gòu)15B直至珪襯底12B的頂表面，形成位于UDIT溝槽60B，與ILD層30旁邊的凹陷區(qū)域62A。圖6B示出在沉積底填層140之后且將該器件接合至封裝80之后的圖6A的半導(dǎo)體器件IOB。底填層140覆蓋BEOL結(jié)構(gòu)15B的頂表面且完全填充UDIT溝槽60B',覆蓋位于該外部邊沿62中的襯底12B的暴露表面且覆蓋該芯片邊緣IIO，到達(dá)外部邊沿62附近，以通過(guò)在芯片IOB的其它部分當(dāng)中抑制因互連結(jié)構(gòu)15B中的切割及芯片封裝交互故障所造成的損傷而保護(hù)芯片IOB。形成底填層140之后，以常規(guī)方式通過(guò)C4接合等(被底填層140擋住)來(lái)將封裝80#^到芯片10。第三優(yōu)選實(shí)施例圖7A、7B及7C示出圖5A的半導(dǎo)體器件10B的修改例的截面圖，其中多個(gè)平行的UDIT溝槽60B、61B和62B形成在阻擋結(jié)構(gòu)50B與芯片邊緣110之間。圖7B示出在沉積底填層140之后且將該器件接合到封裝80之后的圖7A的半導(dǎo)體器件10B。在圖7C的平面圖中，圍繞阻擋結(jié)構(gòu)50B與內(nèi)側(cè)UDIT溝槽的窄UDIT溝槽60B、61B和62B(深度相同)具有尺寸依序漸增的長(zhǎng)度和寬度，其中寬度如上所述，且其中每個(gè)溝槽外側(cè)的區(qū)域則可保持完整或通過(guò)前述方法去除。一旦芯片被封裝，則可實(shí)現(xiàn)根據(jù)本發(fā)明的芯片邊緣的另一益處，該益處典型地包括用才莫制化合物(用于布線接合型應(yīng)用)或底填材料(用于C4型應(yīng)用)覆蓋芯片。在圖7A-7C的實(shí)施例中，如圖7B所示，才莫制化合物或底填層140填充溝槽60B、61B、62B。模制化合物或底填層140提供芯片IOB與封裝之間的機(jī)械聯(lián)鎖，并可減低作用于介電材料上的有效應(yīng)力。在形成底填層140之后，以常規(guī)方式通過(guò)C4接合等(被底填層140擋住)來(lái)將封裝80接合到芯片10。第四優(yōu)選實(shí)施例圖8A及8B示出圖5A及5B所示的本發(fā)明實(shí)施例的另一修改例。此實(shí)施例特別適用于通過(guò)激光進(jìn)行的切割工序。形成圖8A及8B中的結(jié)構(gòu)的一種可能應(yīng)用是通過(guò)鋸切或激光切割來(lái)形成溝槽，然后使激光沿著溝槽60D通過(guò)第二次。在圖8A及8B中，使激光第二次通過(guò)該溝槽可造成溝槽60D延伸而形成槽溝(trough)120的附加特征。圖8B示出在沉積底填層140之后且在將該器件接合至封裝80之后的圖8A的半導(dǎo)體器件IOB。如圖8B所示，溝槽60D的底部處具有圓形截面，其同樣在封裝期間被填入底填材料或模制化合物。在形成底填層140之后，以常規(guī)方式通過(guò)C4接合等"皮底填層140擋住)來(lái)將封裝80接合到芯片10。第五優(yōu)選實(shí)施例24圖9A及9B示出本發(fā)明實(shí)施例，其提供與圖8A及8B所示的本發(fā)明實(shí)施例所獲得的益處類似的益處。圖9B示出在沉積底填層140之后且將該器件接合至封裝80之后的圖9A的半導(dǎo)體器件10B。在圖9A及9B中，通過(guò)使切割裝置(激光或鋸刀，未示出)傾斜或使襯底12B傾斜、或使二者都傾斜，相對(duì)于襯底12B的頂表面以4屯角來(lái)切出溝槽60E。以上描述僅/>開了本發(fā)明的示例性實(shí)施例。對(duì)于本領(lǐng)域普通技術(shù)人員而言，對(duì)以上公開的裝置和方法的落入本發(fā)明范圍內(nèi)的修改時(shí)顯而易見的。雖然已經(jīng)關(guān)于以上具體的示例性實(shí)施例描述了本發(fā)明，但本領(lǐng)域技術(shù)人員將認(rèn)識(shí)到，本發(fā)明可以通過(guò)在所附權(quán)利要求的精神和范圍內(nèi)的修改而得以實(shí)施，即，可以進(jìn)行形式上和細(xì)節(jié)上的改變而不脫離本發(fā)明的精神和范圍。因此，雖然已經(jīng)關(guān)于其示例性實(shí)施例公開了本發(fā)明，但應(yīng)理解，可以進(jìn)行改變以提供落入本發(fā)明的精神和范圍內(nèi)的其他實(shí)施例，并且所有這些改變?cè)诒景l(fā)明的范圍內(nèi)，且本發(fā)明包含由以下權(quán)利要求所限定的主題。權(quán)利要求1.一種半導(dǎo)體產(chǎn)品，其包括半導(dǎo)體襯底(12)，其具有頂表面(18)和底表面(19)且包括半導(dǎo)體芯片(10A/10B)；所述半導(dǎo)體襯底(12)具有頂表面(18)和周界(110)；阻擋結(jié)構(gòu)(50B)，其形成于所述周界(110)內(nèi)的所述芯片(10A/10B)中；以及溝槽切口(60B)，其向下延伸穿過(guò)所述周界(110)與所述阻擋結(jié)構(gòu)(50B)之間的所述半導(dǎo)體芯片(10A/10B)的所述頂表面(18)。2.根據(jù)權(quán)利要求l的半導(dǎo)體產(chǎn)品，包括半導(dǎo)體器件，其形成于在所述產(chǎn)品中和所述芯片(10A/10B)中；互連層(15)，其形成在所述半導(dǎo)體襯底(12)之上，其中所述互連層(15)包含介電層、互連線和過(guò)孔。3.根據(jù)權(quán)利要求2的半導(dǎo)體產(chǎn)品，其中從所述襯底(12)形成所述半導(dǎo)體芯片(10A/10B),.具有所述互連層(15)的所述半導(dǎo)體芯片(10A/10B)形成在所述半導(dǎo)體襯底(12)的所述頂表面(18)之上；所述半導(dǎo)體芯片(10A/10B)和所述互連層(15)具有周界(110);所述阻擋結(jié)構(gòu)(50B)包括的邊緣選自止裂件阻擋結(jié)構(gòu)(50B)和所述周界(110)上的切割邊緣；以及所述溝槽切口(60B)向下延伸到所述周界(110)上的所述切割邊緣與所述阻擋結(jié)構(gòu)(50B)之間的所述半導(dǎo)體芯片(10A/10B)中。4.根據(jù)權(quán)利要求2或3的半導(dǎo)體產(chǎn)品，其中所述互連層(15)從所述溝槽切口(60B)外側(cè)向下凹陷到所述4于底(12)。5.根據(jù)權(quán)利要求2、3或4的半導(dǎo)體產(chǎn)品，其中所述阻擋結(jié)構(gòu)(50B)延伸穿過(guò)所述互連層(15)且至少與所述半導(dǎo)體襯底(12)接觸；以及所述溝槽切口(60B)至少部分延伸穿過(guò)所述半導(dǎo)體襯底(12)。6.根據(jù)權(quán)利要求l、2、3、4或5的半導(dǎo)體產(chǎn)品，其中底填層(140)形成在所述產(chǎn)品之上，所述底填層(140)覆蓋所迷互連層(15)且填充所述溝槽切口(60B、61B、62B)。7.根據(jù)權(quán)利要求l、2、3、4、5或6的半導(dǎo)體產(chǎn)品，其中所述溝槽切口(60B)相對(duì)于所述襯底(12)的所述頂表面(18)橫向地分隔；以及所述溝槽切口(60B)延伸穿過(guò)且進(jìn)入所述襯底(12)的所述頂表面(18)，并且與所述芯片(10A/10B)的所述周界(110)分隔。8.才艮據(jù)權(quán)利要求2、3、4、5、6或7的半導(dǎo)體產(chǎn)品，其中在所述溝槽切口(60B)的外側(cè)，所述互連層(15)向下凹陷到所述襯底(12)。9.根據(jù)權(quán)利要求l、2、3、4、5、6、7或8的半導(dǎo)體產(chǎn)品，其中所述溝槽切口(60E)具有底部，所述底部具有向外展開的槽溝(120)。10.根據(jù)權(quán)利要求l、2、3、4、5、6、7、8或9的半導(dǎo)體產(chǎn)品，其中多個(gè)溝槽切口(60B,61B，62B)依照溝槽切口(60B，61B，62B)橫向尺寸漸增的順序一個(gè)嵌套在另一個(gè)內(nèi)側(cè)地形成，并且切入位于所述周界(110)與所述阻擋結(jié)構(gòu)(50B)之間且圍繞所述阻擋結(jié)構(gòu)(50B)的所述半導(dǎo)體芯片(10A/10B)的所述頂表面(18)中。11.根據(jù)權(quán)利要求l、2、3、4、5、6、7、8、9或10的半導(dǎo)體產(chǎn)品，其中所述溝槽切口(60B)(60B，61B,62B)相對(duì)于所述頂表面(18)傾斜一角度。12.根據(jù)權(quán)利要求2、3、4、5、6、7、8、9、10或11的半導(dǎo)體產(chǎn)品，其中所述互連層(15)包括低k介電材料。13.根據(jù)權(quán)利要求2、3、4、5、6、7、8、9、10或11的半導(dǎo)體產(chǎn)品，其中所述互連層(15)包括低k介電材料，所述低k介電材料包括多孔的氫化氧碳化硅(pSiCOH)。14.一種形成半導(dǎo)體產(chǎn)品的方法，包括形成半導(dǎo)體襯底(12)，所述半導(dǎo)體襯底(12)具有頂表面(18)和底表面(19)且包括半導(dǎo)體芯片(10A/10B);其中所述半導(dǎo)體襯底(12)具有頂表面(18)和周界(110);在所述周界(110)內(nèi)的所述芯片(10A/10B)中形成阻擋結(jié)構(gòu)(50B);以及形成溝槽切口(60B)，所述溝槽切口(60B)向下延伸穿過(guò)所述周界(110)與所述阻擋結(jié)構(gòu)(50B)之間的所述半導(dǎo)體芯片(10A/10B)的所述頂表面(18)。15.根據(jù)權(quán)利要求14的方法，包括在所述產(chǎn)品中或在所述芯片(10A/10B)中形成半導(dǎo)體器件；在所述半導(dǎo)體襯底(12)之上形成互連層(15),其中所述互連層(15)包含介電層、互連線和過(guò)孔。16.根據(jù)權(quán)利要求15的方法，其中由所述村底(12)形成所述半導(dǎo)體芯片(10A/10B),在所述半導(dǎo)體襯底(12)的所述頂表面(18)之上形成具有所述互連層(15)的所述半導(dǎo)體芯片(10A/10B);形成具有周界(110)的所述半導(dǎo)體芯片(10A/10B)和所述互連層(15);形成所述阻擋結(jié)構(gòu)(50B)，所述阻擋結(jié)構(gòu)(50B)的邊緣選自止裂件阻擋結(jié)構(gòu)(50B)和所述周界(110)，在所述周界(110)上為切割邊緣；以及在所述周界(110)上的所述切割邊緣與所述阻擋結(jié)構(gòu)(50B)之間的所述半導(dǎo)體芯片(10A/10B)中形成所述溝槽切口(60B)。17.根據(jù)權(quán)利要求14、15或16的方法，其中在所述溝槽切口(60B)的外側(cè)，所述互連層(15)向下凹陷到所述襯底(12)。18.根據(jù)權(quán)利要求15、16或17的方法，其中所述阻擋結(jié)構(gòu)(50B)延伸穿過(guò)所述互連層(15)且至少與所述半導(dǎo)體襯底(12)接觸；以及所述溝槽切口(60B)至少部分延伸穿過(guò)所述半導(dǎo)體層。19.根據(jù)權(quán)利要求15、16、17或18的方法，包括在所述產(chǎn)品之上形成底填層(140)，所述底填層(140)覆蓋所述互連層(15)且填充所述溝槽切口(60B)。20.Noimage.21.才艮據(jù)權(quán)利要求16、17、18、19或20的方法，其中所述溝槽切口(60B)相對(duì)于所述襯底(12)的所述頂表面(18)橫向地分隔；以及所述溝槽切口(60B)延伸穿過(guò)且進(jìn)入所述襯底(12)的所述頂表面(18)，并且與所述芯片(10A/10B)的所述周界(110)上的所述切割邊緣分隔。22.根據(jù)權(quán)利要求15、16、17、18、19、20或21的方法，其中在所述溝槽切口(60B)的外側(cè)，所述互連層(15)向下凹陷到所述村底(12)。23.才艮據(jù)4又利要求14、15、16、17、18、19、20、21或22的方法，其中形成具有這樣的底部的所述溝槽切口(60D)，所述底部包括向外展開的槽溝(120)。24.才艮據(jù)權(quán)利要求14、15、16、17、18、19、20、21、22或23的方法，其中多個(gè)溝槽切口(60B，61B,62B)依照溝槽切口(60B，61B，62B)橫向尺寸漸增的順序一個(gè)嵌套在另一個(gè)內(nèi)側(cè)地形成，并且切入位于所述周界(110)與所述阻擋結(jié)構(gòu)(50B)之間且圍繞所述阻擋結(jié)構(gòu)(50B)的所述半導(dǎo)體芯片(10A/10B)的所述頂表面(18)中而形成。25.才艮據(jù)斥又利要求14、15、16、17、18、19、20、21、22、23或24的方法，其中所述溝槽切口(60E)相對(duì)于所述頂表面(18)傾斜一角度。26.根據(jù)權(quán)利要求14、15、16、17、18、19、20、21、22、23或24的方法，其中所述互連層(15)包含低k介電材料。27.才艮據(jù)4又利要求14、15、16、17、18、19、20、21、22、23或24的方法，其中所述互連層(15)包含低k介電材料，所述低k介電材料包括多孔的氫化氧碳化硅(pSiCOH)。全文摘要一種半導(dǎo)體產(chǎn)品包括具有頂表面和底表面并包括半導(dǎo)體芯片的半導(dǎo)體襯底。半導(dǎo)體襯底具有頂表面和周界。阻擋結(jié)構(gòu)形成于周界內(nèi)的芯片上。極深隔離溝槽(UDIT)切入芯片頂表面中且在其中向下延伸到周界與阻擋層之間。在形成阻擋層和UDIT之前，在襯底上形成具有低k的pSiCOH介電層與硬掩模層的ILD結(jié)構(gòu)。在UDIT的外側(cè)，ILD結(jié)構(gòu)的互連結(jié)構(gòu)被向下凹陷到襯底。文檔編號(hào)H01L23/10GK101681890SQ200880015377公開日2010年3月24日申請(qǐng)日期2008年4月29日優(yōu)先權(quán)日2007年5月10日發(fā)明者I·D·W·梅爾維爾,M·G·法魯克,M·W·萊恩,R·漢農(nóng),T·M·肖,劉小虎申請(qǐng)人:國(guó)際商業(yè)機(jī)器公司